CN111966012A - 一种多通道同步低频振动数据采集装置 - Google Patents
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Abstract
一种多通道同步低频振动数据采集装置，属于多通道同步低频振动数据采集装置技术领域。技术要点是：包括：模拟信号处理及模数转换器、中心主控CPU、数据通讯***；所述模拟信号处理及模数转换器与所述中心主控CPU连接，所述中心主控CPU与所述数据通讯***连接。有益效果：本发明根据大型结构健康监测的实际情况，现有监控方式是台式数据采集方式一般同步数据采集一台一般最多16或者32通道数据采集，当测点很多的时候就无法实现同步采集的问题，结构监测同步数据采集在结构监测数据分析上是非常重要的，这里采用的集中监控方式的同步方案可以有效解决数据同步采集的要求；同步数据采集的数据有效的获取，对于确保大型结构运行安全极其重要。
Description
技术领域
本发明涉及多通道同步低频振动数据采集装置技术领域，特别涉及一种土木工程结构健康监测***中进行同步数据采集的低频振动数据采集装置。
背景技术
多通道同步低频振动数据采集装置主要应用在核电厂、大坝、桥梁、大型建筑等土木工程结构健康诊断的数据信号采集中。国内大型建筑结构日益增多，这些结构的安全性越来越受到重视，结构健康诊断项目越来越多，因此，振动信号采集器的市场份额日益扩大。具有自主知识产权的多通道同步低频振动数据采集装置将为我国土木工程结构的安全监测提供助力，同时将创造良好的经济效益和社会效益。
当前国内土木工程结构健康监测***使用的数据采集器大多以国外进口设备为主，普遍存在采集通道数量少、同步采集误差大、低频性能差的缺点；特别是进口设备都普遍具有功耗大、***格昂贵，维护和售后服务费用高等问题；另外，关键的结构监测数据需要具有自主技术的数据采集设备完成，不能完全受制于人。
发明内容
为了解决目前土木工程结构健康监测***中数据采集的采集通道数量少、同步采集误差大、低频性能差、功耗大、***格高、维护和售后服务费用高等问题，本发明提供一种满足低频振动信号数据采集与信号处理的多通道同步低频振动数据采集装置，该装置采集通道达到120个(单台采集器8通道)，完全同步，使用低频线性滤波技术仪器低频性能提高，满足低频振动信号数据采集与信号处理的要求。
技术方案如下：
一种多通道同步低频振动数据采集装置，包括：模拟信号处理及模数转换器、中心主控CPU、数据通讯***；所述模拟信号处理及模数转换器与所述中心主控CPU连接，所述中心主控CPU与所述数据通讯***连接。
所述模拟信号处理及模数转换器包括模拟信号的前置处理模块、模数转换模块、数据锁存模块，所述前置处理模块与所述模数转换模块连接，所述模数转换模块与所述数据锁存模块连接；
所述中心主控CPU包括DSP数字信号处理器、相关周边电路、大规模逻辑控制器、同步主从逻辑控制器，所述DSP数字信号处理器分别与相关周边电路、大规模逻辑控制器、同步主从逻辑控制器连接；
所述数据通讯***包括上位计算机通信控制器。
进一步的，所述模拟信号处理及模数转换器包括每通道两个片运算放大器U1、U2、U3，U4及其配套阻容器件，所述多通道同步低频振动数据采集装置每台模拟输入共8个通道，第一通道信号输入经电阻R1和R2与运算放大器U1的3脚相连，同时3脚对地连接电容C1，R1和R2电阻中间与运算放大器U1的输出6脚跨接电容C2；
运算放大器U1用于正负12V电源供电，电源上分别连接电阻R3和对地电容C3进行电源耦合滤波；运算放大器U1后面连接相同的二阶压控低通滤波电路，将信号进行第二次低通滤波；
8个通道的输入信号分别经过两级滤波后分别送人集成模拟开关U2，U2的1脚和27脚分别是正负12V电源,18脚是正5V，将不用的输入管脚4到11与地相连；28脚是信号输出，15,16,17是8通道选择管脚与大规模可编程逻辑控制器U10对应连接；
模拟开关U2信号输出与运算放大器U1的3脚相连接，运算放大器U1的2脚对地接电阻R4，2脚与4脚间跨接电阻R5和电位器T1，运算放大器U1的1脚和8脚间连接电位器T2，运算放大器U1的7脚和4脚分别是正负12V电源脚，分别接电阻R3和对地接电容C3进行电源耦合滤波处理；
运算放大器U1的输出接电阻R6送模数转换器U3的1脚；模数转换器U3的1脚与4脚跨接电阻R7，3脚和4脚分别对地连接电容C4，2脚、5脚、14脚和23脚接地；
模数转换器U3的27脚和28脚是正5V电源引脚，对地接电容C3，26脚接数据锁存器U4和U5的11脚，作为锁存器的锁存时钟信号,24脚是模数转换器的启动控制，管脚接大规矩可编程逻辑控制器U10，进行模数转换器的启动控制；
模数转换器U3的6脚到13脚和22到15脚分别是送模数转换器U3转换结束后数字信号输出脚，1个模拟信号转换变成16位数字信号，所述16位数字信号送数据锁存器U4和U5的输入端；
数据锁存器U4和U5是模数转换器U3与中心主控CPU U6进行数据读写数据锁存和电平转换的中间器件，管脚1相连接同时与大规模可编程逻辑控制器U10相接；
管脚11与模数转换器U3的26脚转换结束输出输出控制相接；数据锁存器U4和U5的数据输出与中心主控CPU U6的数据总线相接。
进一步的，所述的中心主控CPU由芯片U6、U7、U8、U10、U11及周边配套电路组成，所述中心主控CPU的芯片U6、U7、U8、JTAG接口及配套的阻容晶振电路配合确保主控CPU芯片U6的基本功能；
主控CPU的U6的管脚2、9、18、25、34、40、45、49、56、63、72、80、89、97、105、112、118、122、126、130、134、140接地，管脚6、1523、31、43、53、60、69、77、86、94、108、115、121、129、135、136、143接3.3V，管脚12、28、46、66、83、101、123、137接1.8V，管脚47、50、51、52、54、55、57、58、59、61、62、64、65、67、68、70、71、125、128、138、139接上拉10K电阻与3.3V相连接，管脚131接电阻BR7与1.8V相连接，同时对地接电容BC9和BC10，管脚XIN与XOUT跨接晶振G1和电阻R72，XIN对地接起振电容C44，晶振的另一端接起振电容C45，管脚127是***复位脚，对地接电容C43，同时对3.3V接上拉电阻R71，管脚73、74、75、76、78、79、81、82、84、85、87、88、90、91、92、93是***的数据总线；
管脚30、29、27、26、24、22、21、20、19、17、16、14、13、11、10、8是***地址的低16位地址线，与程序存储器U7的地址线相连接，管脚144、142、141、30、29、27***的高3位地址和低3位地址线与可编程逻辑芯片U10相接进行***地址线译码，进行***地址分配，30、29、27管脚同时与通讯芯片U9的31、30、29对应相连接作为通讯芯片内部寄存器小地址操作；
管脚41、42与大规模可编程逻辑控制器U10相接作为***读写操作逻辑编程使用；管脚95、96、98、99、100、102、103是DSP芯片软件程序调试接口管脚，JTAG接口，95、96管脚对3.3V上拉电阻R53和R54；
管脚119、120接大规模可编程逻辑控制器U10；晶振G1使用20MHz，DSP芯片的135、136管脚接+3.3V，使用芯片本身内部锁相环；
中心主控CPU的芯片U7是主控DSP芯片U6的电源芯片，提供U6所需要的1.8V和3.3V电源，同时芯片U7的22脚提供主控DSP芯片U6的***复位功能；中心主控CPU的芯片U8是主控DSP芯片的程序存储器，程序存储空间64K，数据总线8位，地址总线16位，分别对应于主控DSP芯片U6的数据线和地址线相接；管脚20片选接地，管脚22输出使能脚接可编程逻辑芯片U10，编译程序装载地址0X01000，同时***主控芯片U6的122脚INT0接地；
中心主控CPU的芯片U10是大规模可编程逻辑控制芯片，完成多通道同步低频振动数据采集装置的全套逻辑操作，同时输出接4个LED指示灯，分别完成同步指示、模式指示、通讯指示、自检指示功能，通过***主控DSP芯片U6进行操作和控制；
中心主控CPU的芯片U11是非门驱动器，大规模可编程逻辑控制芯片U10同步输出SYN_OUT接U11的9脚，8脚接5脚，6脚接电阻R12，另一端接三极管Q1的基极，射极接地，集电极接上拉电阻R13，同时接输出电阻R14，然后同步输出SYNOUT Port，SYNIN Port接电阻R11，输出接上拉电阻R10，同时接到U11的13脚，12脚和11脚直连，10脚接大规模可编程逻辑控制芯片U10同步输入SYN_IN脚。
进一步的，所述上位计算机通信控制器包括芯片U9、U12及***配套电路组成；
所述上位计算机通信控制器芯片U9是装置与上位计算机通讯的芯片，管脚2到9是数据总线，与***主控芯片U6的数据总线相接；
管脚11和13是TTL电平的数据输入和输出管脚，与电平转换芯片U12对应相接，管脚14、15、44脚接电源3.3V，管脚16、21、22、25、28接地，管脚10与管脚17直接相连；管脚20、24、29、30、31、33、39对应于可编程逻辑芯片U10相接；管脚18、19是芯片通讯波特率晶振管脚，19脚接电阻R8，另一端接接晶振一端同时对地接起振电容C5，另外与18脚跨接电阻R9，18脚接晶振同时对地连接电容C5；
芯片U12是电平转换芯片，芯片管脚1和3,4和5，跨接电容C6，2脚和6脚分别对地接电容C6，16脚接3.3V，同时对地接电容C6，15脚接地；10脚接U9的13脚，9脚接U9的11脚，7脚和8脚接上位计算机的串行端口对应管脚。
进一步的，整个采集装置的电路采用多层电路板设计。
进一步的，整个装置选用超低功耗通用工业级的电子元器件。
本发明所述的多通道同步低频振动数据采集装置现有技术相比，本发明具有以下有益效果：
1、本发明根据大型结构健康监测的实际情况，现有监控方式是台式数据采集方式一般同步数据采集一台一般最多16或者32通道数据采集，当测点很多的时候就无法实现同步采集的问题，结构监测同步数据采集在结构监测数据分析上是非常重要的，这里采用的集中监控方式的同步方案可以有效解决数据同步采集的要求。同步数据采集的数据有效的获取，对于确保大型结构运行安全极其重要。
2、本发明的同步设计方式成本极低，现有的一些实现同步数据采集的方式很多的是使用高精度GPS同步脉冲，高精度GPS的使用，大大增加了结构监测的成本费用，同时GPS受制于人，还增加了维护费用。
3、本发明的数据采集同步同时采集通道最多达到120个，集中采集经过测算比现有的监测方式在整体费用和维护成本上都降低了很多。仪器选用市场上通用、低功耗、小巧电子元器件，设计适于现场安装和拆卸的机械辅助结构，适合大批量生产，整体上控制设备成本，提高装置的稳定性。多通道同步低频振动数据采集装置将是结构监测数据采集领域的精品代表。
4、本发明可以通过改变算法为其他重大工程结构健康监测以及量大面广的单体结构进行健康状况评估。
附图说明
图1是本发明的模拟信号处理电路示意图；
图2是本发明的中心主控CPU信号处理电路示意图；
图3本发明的数据通讯电路示意图。
具体实施方式
下面结合附图1-3对多通道同步低频振动数据采集装置做进一步说明。
实施例1
本发明的技术方案是：多通道同步低频振动数据采集装置是一台8个通道同步进行数据采集与信号处理器，结构健康诊断***可以根据现场测试的要求由多个多通道同步低频振动数据采集装置进行级联网络采集，这些台多通道同步低频振动数据采集装置中有一台装置是工作在主模式下，其他工作在从模式下，通过主模式发出同步信号进行***同步采集。
所述的多通道同步低频振动数据采集装置的硬件部分包括模拟信号处理及模数转换器、中心主控CPU、数据通讯***。
所述的模拟信号处理及模数转换包括模拟信号的前置处理模块、模数转换模块、数据锁存模块；
所述的中心主控CPU包括DSP数字信号处理器及相关周边电路、大规模逻辑控制器、同步主从逻辑控制器；
所述的数据通讯包括上位计算机通信控制器；
进一步地，所述的模拟信号处理及模数转换器包括每通道两个片运算放大器U1、U2、U3，U4及配套阻容器件组成。多通道同步低频振动数据采集装置每台模拟输入共8个通道(模拟信号来源于结构监测的振动传感器)，每个通道的技术原理与参数是一样的。第一通道信号输入经电阻R1和R2与运算放大器U1的3脚相连，同时3脚对地连接电容C1，R1和R2电阻中间与运算放大器U1的输出6脚跨接电容C2。运算放大器U1是正负12V电源供电，电源上分别连接电阻R3和对地电容C3进行电源耦合滤波。这个电路是一个二阶压控低通滤波电路，将输入的信号进行低通滤波。运算放大器U1后面连接的是同样的一个二阶压控低通滤波电路，将信号进行第二次低通滤波，使得输入信号满足结构健康诊断对低频信号的要求，如不满足，可以在DSP内部执行数字滤波算法。***采样率最高设定在100Hz(满足实际要求),低通滤波的截止频率设定在20Hz以内就可以了，实际桥梁健康诊断***有效频率成分一般在15Hz以下。
8个通道的输入信号分别经过两级滤波后分别送人集成模拟开关U2，U2是16选一的集成模拟开关，U2的1脚和27脚分别是正负12V电源,18脚是正5V，将不用的输入管脚4到11与地相连。由于只用8个输入通道，负责高八位通道选择的A3接地。28脚是信号输出。15,16,17是8通道选择管脚与大规模可编程逻辑控制器U10对应连接，大规模可编程逻辑控制器通过主控CPU软件控制实现1到8通道的通道切换。
模拟开关U2信号输出与运算放大器U1的3脚相连接，运算放大器U1的2脚对地接电阻R4，2脚与4脚间跨接电阻R5和电位器T1，T1的作用是进行放大倍数满度调整，运算放大器U1的1脚和8脚间连接电位器T2，作用是进行***信号零点调整，运算放大器U1的7脚和4脚分别是正负12V电源脚，分别接电阻R3和对地接电容C3进行电源耦合滤波处理。运算放大器U1的输出接电阻R6送模数转换器U3的1脚。模数信号转换器芯片U3是一款16位高精度、高速、低功耗模数信号转换器，采用逐次逼近式工作原理，单一+5V供电，单通道输入，输入电压范围+/-10V。模数转换器U3的1脚与4脚跨接电阻R7，3脚和4脚分别对地连接电容C4，2脚、5脚、14脚和23脚接地。模数转换器U3的27脚和28脚是正5V电源引脚，对地接电容C3，26脚接数据锁存器U4和U5的11脚，作为锁存器的锁存时钟信号,24脚是模数转换器的启动控制，管脚接大规矩可编程逻辑控制器U10，进行模数转换器的启动控制。模数转换器U3的6脚到13脚和22到15脚分别是送模数转换器U3转换结束后数字信号输出脚，共16位，也就是1个模拟信号转换变成16位数字信号，这16位数字信号送数据锁存器U4和U5的输入端。
数据锁存器U4和U5是模数转换器U3与中心主控CPU U6进行数据读写数据锁存和电平转换的中间器件，管脚1相连接同时与大规模可编程逻辑控制器U10相接。管脚11与模数转换器U3的26脚转换结束输出输出控制相接。数据锁存器U4和U5的数据输出与中心主控CPU U6的数据总线相接。
所述的数据锁存器的工作方法如下：
中心主控CPU通过大规模可编程逻辑控制器产生模数转换器U3启动转换的RC信号；模数信号转换器芯片U3完成转换后，将在工作状态控制线BUSY上发出数据转换完成脉冲，直接发给数据锁存器芯片U4、U5的锁存时钟信号CLK，数据锁存器芯片U4、U5将模数信号转换器芯片U3转换完成的数据锁存到数据锁存器芯片U4、U5；中心主控CPU芯片U6再次通过大规模可编程逻辑控制器产生逻辑控制信号OC，读取数据锁存器的数据从而完成数据的读写操作；
进一步地，所述的中心主控CPU由芯片U6、U7、U8、U10、U11及周边配套电路组成，通过中心主控CPU的软件程序完成多通道同步低频振动数据采集装置整体逻辑操作。
中心主控CPU的芯片U6、U7、U8、JTAG接口及配套的阻容晶振电路配合确保主控CPU芯片U6的基本功能。主控CPU的U6的管脚2、9、18、25、34、40、45、49、56、63、72、80、89、97、105、112、118、122、126、130、134、140接地，管脚6、1523、31、43、53、60、69、77、86、94、108、115、121、129、135、136、143接3.3V，管脚12、28、46、66、83、101、123、137接1.8V，管脚47、50、51、52、54、55、57、58、59、61、62、64、65、67、68、70、71、125、128、138、139接上拉10K电阻与3.3V相连接，管脚131接电阻BR7与1.8V相连接，同时对地接电容BC9和BC10，管脚XIN与XOUT跨接晶振G1和电阻R72，XIN对地接起振电容C44，晶振的另一端接起振电容C45，管脚127是***复位脚，对地接电容C43，同时对3.3V接上拉电阻R71，管脚73、74、75、76、78、79、81、82、84、85、87、88、90、91、92、93是***的数据总线，主要完成的功能是进行数据的读写和通讯的数据交互。管脚30、29、27、26、24、22、21、20、19、17、16、14、13、11、10、8是***地址的低16位地址线与程序存储器U7的地址线相连接，管脚144、142、141、30、29、27***的高3位地址和低3位地址线与可编程逻辑芯片U10相接进行***地址线译码，进行***地址分配，30、29、27管脚同时与通讯芯片U9的31、30、29对应相连接作为通讯芯片内部寄存器小地址操作。管脚41、42与大规模可编程逻辑控制器U10相接作为***读写操作逻辑编程使用。管脚95、96、98、99、100、102、103是DSP芯片软件程序调试接口管脚，连接方法如JTAG接口，95、96管脚对3.3V上拉电阻R53和R54。管脚119、120接大规模可编程逻辑控制器U10，是***中断操作引脚。这里晶振G1使用20MHz，DSP芯片的135、136管脚接+3.3V，使用芯片本身内部锁相环，实现外部小频率晶振转成适合多通道同步低频振动数据采集装置需要的主频，由于中心主控CPU的DSP芯片需要完成主从控制、数据采集与计算、数据传输等逻辑控制同时根据仪器可能的二次功能开发的需求，装置DSP***主频设计100MHz。
中心主控CPU的芯片U7是主控DSP芯片U6的电源芯片，提供U6所需要的1.8V和3.3V电源，同时芯片U7的22脚提供主控DSP芯片U6的***复位功能。
中心主控CPU的芯片U8是主控DSP芯片的程序存储器，程序存储空间64K，数据总线8位，地址总线16位，分别对应于主控DSP芯片U6的数据线和地址线相接。管脚20片选接地，管脚22输出使能脚接可编程逻辑芯片U10，编译程序装载地址0X01000，同时***主控芯片U6的122脚INT0接地。
中心主控CPU的芯片U10是大规模可编程逻辑控制芯片，完成多通道同步低频振动数据采集装置的全套逻辑操作，同时输出接4个LED指示灯，分别完成同步指示、模式指示、通讯指示、自检指示功能，通过***主控DSP芯片U6进行操作和控制。
中心主控CPU的芯片U11是非门驱动器，大规模可编程逻辑控制芯片U10同步输出SYN_OUT接U11的9脚，8脚接5脚，6脚接电阻R12，另一端接三极管Q1的基极，射极接地，集电极接上拉电阻R13，同时接输出电阻R14，然后同步输出SYNOUT Port。SYNIN Port接电阻R11，输出接上拉电阻R10，同时接到U11的13脚，12脚和11脚直连，10脚接大规模可编程逻辑控制芯片U10同步输入SYN_IN脚。
当本板设置成主模式工作时，此时主模式板输出同步信号，从模式板只要接收到同步信号后才能开始采集和数据传输通信工作，否则从模式板处于静止等待低功耗状态。
所述的数据通讯包括上位计算机通信控制器，包括芯片U9、U12及***配套电路组成。
上位计算机通信控制器芯片U9是装置与上位计算机通讯的芯片，通讯波特率达115200bps。管脚2到9是数据总线，与***主控芯片U6的数据总线相接。管脚11和13是TTL电平的数据输入和输出管脚，也电平转换芯片U12对应相接。管脚14、15、44脚接电源3.3V，管脚16、21、22、25、28接地，管脚10与管脚17直接相连。管脚20、24、29、30、31、33、39对应于可编程逻辑芯片U10相接。管脚18、19是芯片通讯波特率晶振管脚，19脚接电阻R8，另一端接接晶振一端同时对地接起振电容C5，另外与18脚跨接电阻R9，18脚接晶振同时对地连接电容C5，按照这个参数***通讯波特率至少达到115200bps。
芯片U12是电平转换芯片，U9发送数据给上位计算机时将TTL电平转换成RS232电平，当U9接收上位计算机发来的数据时将RS232电平转换成U9所用的TTL电平。芯片管脚1和3,4和5，跨接电容C6，2脚和6脚分别对地接电容C6，16脚接3.3V，同时对地接电容C6，15脚接地。10脚接U9的13脚，9脚接U9的11脚，7脚和8脚接上位计算机的串行端口对应管脚。
进一步地，整个装置的电路采用多层电路板设计。
进一步地，整个装置选用超低功耗通用工业级的电子元器件。
本发明的工作原理如下：
多通道同步低频振动数据采集装置是针对桥梁等大型结构进行健康诊断要求传感器布点多、布点相对很集中进行集中健康的特点研发的。多通道同步低频振动数据采集装置的特点主要有集中一次采集通道多(初步程序设计可达120通道限制)、主从通道数据采集模数使得同步误差极小(同步误差就是电子器件同步脉冲的传输延迟时间误差，精确测试同步误差ns级)。多通道同步低频振动数据采集装置采取的是8通道一个采集单元作为主模式数据采集，主模式采集单元完成本身8个通道的数据采集通过串口通讯的方式与上位计算机进行数据通讯，同时主模式采集单元发出同步采集脉冲，当其他采集单元接受到同步采集脉冲信号后立即启动本单元的数据采集工作，同时通过串口通讯的方式进行与上位计算机进行数据通讯，整个过程可以最多实现1个主模式采集单元、14个从模式采集单元，一共实现共120个数据采集通道，实现这些数据通道集中采集的设计方案几乎可以实现现有结构监测的需要。
实施例2
具体实施电路如如图1所示所述的模拟信号处理及模数转换包括8路相同参数和配置的模拟信号处理，每路由两片运算放大器U1组成，通过模拟开关U2进行信号通道的选择送模数转换芯片U3，转换完成的数字量信号送数据锁存器U4、U5。所述的模数信号转换与数据锁存器包括模数信号转换器U2和数据锁存器U3和U4，具体电路如图2所述的中心主控CPU包括DSP数字信号处理器及相关周边电路、大规模逻辑控制器、同步主从逻辑控制器，DSP数字信号处理器及相关周边电路包括DSP数字信号处理器及相关周边电路U6、JTAG仿真调试接口、电源转换芯片U7,程序存储器U8、大规模逻辑控制器U10、同步主从逻辑控制器U11组成。具体电路如图3所示所述的数据通讯包括上位计算机通信控制器，上位计算机通信控制器包括上位计算机通讯控制芯片U9、逻辑电平转换芯片U12组成。
本发明所有的元器件及接插件均可以从电子市场购买，详见表1，有利于大大降低制造成本，并提高数据采集***的性能。
表1：元器件标号电路板的正反面统一排序(一块电路板)
实施例3
一种多通道同步低频振动数据采集方法，步骤如下：
S1、采用多通道同步低频振动数据采集装置，每台模拟输入共8个通道，通道信号输入前置处理模块，将输入的信号进行两次低通滤波，然后将信号输入模数信号转换器；
S2、模数信号转换器将1个模拟信号转换变成16位数字信号，并将16位数字信号转入数据锁存器，同时发出锁存时钟信号(BUSY)；
S3、数据锁存器对信号进行锁存处理。
进一步的，步骤S3中数据锁存器处理信号具体步骤如下：
S3.1中心主控CPU通过大规模可编程逻辑控制器产生模数转换器U3启动转换的RC信号；
S3.2、模数信号转换器芯片U3完成转换后，将在工作状态控制线BUSY上发出数据转换完成脉冲，直接发给数据锁存器芯片U4、U5的锁存时钟信号CLK，数据锁存器芯片U4、U5将模数信号转换器芯片U3转换完成的数据锁存到数据锁存器芯片U4、U5；
S3.3、中心主控CPU芯片U6再次通过大规模可编程逻辑控制器产生逻辑控制信号OC，读取数据锁存器的数据从而完成数据的读写操作。
进一步的，所述通道信号通过结构监测的振动传感器采集。
进一步的，上位计算机通信控制器芯片U9发送数据给上位计算机时将TTL电平转换成RS232电平，当上位计算机通信控制器芯片U9接收上位计算机发来的数据时将RS232电平转换成U9所用的TTL电平。
进一步的，当本板设置成主模式工作时，此时主模式板输出同步信号，从模式板只要接收到同步信号后才能开始采集和数据传输通信工作，否则从模式板处于静止等待低功耗状态。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。
Claims (6)
1.一种多通道同步低频振动数据采集装置，其特征在于，包括：模拟信号处理及模数转换器、中心主控CPU、数据通讯***；所述模拟信号处理及模数转换器与所述中心主控CPU连接，所述中心主控CPU与所述数据通讯***连接；
所述模拟信号处理及模数转换器包括模拟信号的前置处理模块、模数转换模块、数据锁存模块，所述前置处理模块与所述模数转换模块连接，所述模数转换模块与所述数据锁存模块连接；
所述中心主控CPU包括DSP数字信号处理器、相关周边电路、大规模逻辑控制器、同步主从逻辑控制器，所述DSP数字信号处理器分别与相关周边电路、大规模逻辑控制器、同步主从逻辑控制器连接；
所述数据通讯***包括上位计算机通信控制器。
2.如权利要求1所述的多通道同步低频振动数据采集装置，其特征在于，所述模拟信号处理及模数转换器包括每通道两个片运算放大器U1、U2、U3，U4及其配套阻容器件，所述多通道同步低频振动数据采集装置每台模拟输入共8个通道，第一通道信号输入经电阻R1和R2与运算放大器U1的3脚相连，同时3脚对地连接电容C1，R1和R2电阻中间与运算放大器U1的输出6脚跨接电容C2；
运算放大器U1用于正负12V电源供电，电源上分别连接电阻R3和对地电容C3进行电源耦合滤波；运算放大器U1后面连接相同的二阶压控低通滤波电路，将信号进行第二次低通滤波；
8个通道的输入信号分别经过两级滤波后分别送人集成模拟开关U2，U2的1脚和27脚分别是正负12V电源,18脚是正5V，将不用的输入管脚4到11与地相连；28脚是信号输出，15,16,17是8通道选择管脚与大规模可编程逻辑控制器U10对应连接；
模拟开关U2信号输出与运算放大器U1的3脚相连接，运算放大器U1的2脚对地接电阻R4，2脚与4脚间跨接电阻R5和电位器T1，运算放大器U1的1脚和8脚间连接电位器T2，运算放大器U1的7脚和4脚分别是正负12V电源脚，分别接电阻R3和对地接电容C3进行电源耦合滤波处理；
运算放大器U1的输出接电阻R6送模数转换器U3的1脚；模数转换器U3的1脚与4脚跨接电阻R7，3脚和4脚分别对地连接电容C4，2脚、5脚、14脚和23脚接地；
模数转换器U3的27脚和28脚是正5V电源引脚，对地接电容C3，26脚接数据锁存器U4和U5的11脚，作为锁存器的锁存时钟信号,24脚是模数转换器的启动控制，管脚接大规矩可编程逻辑控制器U10，进行模数转换器的启动控制；
模数转换器U3的6脚到13脚和22到15脚分别是送模数转换器U3转换结束后数字信号输出脚，1个模拟信号转换变成16位数字信号，所述16位数字信号送数据锁存器U4和U5的输入端；
数据锁存器U4和U5是模数转换器U3与中心主控CPU U6进行数据读写数据锁存和电平转换的中间器件，管脚1相连接同时与大规模可编程逻辑控制器U10相接；
管脚11与模数转换器U3的26脚转换结束输出输出控制相接；数据锁存器U4和U5的数据输出与中心主控CPU U6的数据总线相接。
3.如权利要求1所述的多通道同步低频振动数据采集装置，其特征在于，所述的中心主控CPU由芯片U6、U7、U8、U10、U11及周边配套电路组成，所述中心主控CPU的芯片U6、U7、U8、JTAG接口及配套的阻容晶振电路配合确保主控CPU芯片U6的基本功能；
主控CPU的U6的管脚2、9、18、25、34、40、45、49、56、63、72、80、89、97、105、112、118、122、126、130、134、140接地，管脚6、1523、31、43、53、60、69、77、86、94、108、115、121、129、135、136、143接3.3V，管脚12、28、46、66、83、101、123、137接1.8V，管脚47、50、51、52、54、55、57、58、59、61、62、64、65、67、68、70、71、125、128、138、139接上拉10K电阻与3.3V相连接，管脚131接电阻BR7与1.8V相连接，同时对地接电容BC9和BC10，管脚XIN与XOUT跨接晶振G1和电阻R72，XIN对地接起振电容C44，晶振的另一端接起振电容C45，管脚127是***复位脚，对地接电容C43，同时对3.3V接上拉电阻R71，管脚73、74、75、76、78、79、81、82、84、85、87、88、90、91、92、93是***的数据总线；
管脚30、29、27、26、24、22、21、20、19、17、16、14、13、11、10、8是***地址的低16位地址线，与程序存储器U7的地址线相连接，管脚144、142、141、30、29、27***的高3位地址和低3位地址线与可编程逻辑芯片U10相接进行***地址线译码，进行***地址分配，30、29、27管脚同时与通讯芯片U9的31、30、29对应相连接作为通讯芯片内部寄存器小地址操作；
管脚41、42与大规模可编程逻辑控制器U10相接作为***读写操作逻辑编程使用；管脚95、96、98、99、100、102、103是DSP芯片软件程序调试接口管脚，JTAG接口，95、96管脚对3.3V上拉电阻R53和R54；
管脚119、120接大规模可编程逻辑控制器U10；晶振G1使用20MHz，DSP芯片的135、136管脚接+3.3V，使用芯片本身内部锁相环；
中心主控CPU的芯片U7是主控DSP芯片U6的电源芯片，提供U6所需要的1.8V和3.3V电源，同时芯片U7的22脚提供主控DSP芯片U6的***复位功能；中心主控CPU的芯片U8是主控DSP芯片的程序存储器，程序存储空间64K，数据总线8位，地址总线16位，分别对应于主控DSP芯片U6的数据线和地址线相接；管脚20片选接地，管脚22输出使能脚接可编程逻辑芯片U10，编译程序装载地址0X01000，同时***主控芯片U6的122脚INT0接地；
中心主控CPU的芯片U10是大规模可编程逻辑控制芯片，完成多通道同步低频振动数据采集装置的全套逻辑操作，同时输出接4个LED指示灯，分别完成同步指示、模式指示、通讯指示、自检指示功能，通过***主控DSP芯片U6进行操作和控制；
中心主控CPU的芯片U11是非门驱动器，大规模可编程逻辑控制芯片U10同步输出SYN_OUT接U11的9脚，8脚接5脚，6脚接电阻R12，另一端接三极管Q1的基极，射极接地，集电极接上拉电阻R13，同时接输出电阻R14，然后同步输出SYNOUT Port，SYNIN Port接电阻R11，输出接上拉电阻R10，同时接到U11的13脚，12脚和11脚直连，10脚接大规模可编程逻辑控制芯片U10同步输入SYN_IN脚。
4.如权利要求1所述的多通道同步低频振动数据采集装置，其特征在于，所述上位计算机通信控制器包括芯片U9、U12及***配套电路组成；
所述上位计算机通信控制器芯片U9是装置与上位计算机通讯的芯片，管脚2到9是数据总线，与***主控芯片U6的数据总线相接；
管脚11和13是TTL电平的数据输入和输出管脚，与电平转换芯片U12对应相接，管脚14、15、44脚接电源3.3V，管脚16、21、22、25、28接地，管脚10与管脚17直接相连；管脚20、24、29、30、31、33、39对应于可编程逻辑芯片U10相接；管脚18、19是芯片通讯波特率晶振管脚，19脚接电阻R8，另一端接接晶振一端同时对地接起振电容C5，另外与18脚跨接电阻R9，18脚接晶振同时对地连接电容C5；
芯片U12是电平转换芯片，芯片管脚1和3,4和5，跨接电容C6，2脚和6脚分别对地接电容C6，16脚接3.3V，同时对地接电容C6，15脚接地；10脚接U9的13脚，9脚接U9的11脚，7脚和8脚接上位计算机的串行端口对应管脚。
5.如权利要求1所述的多通道同步低频振动数据采集装置，其特征在于，整个采集装置的电路采用多层电路板设计。
6.如权利要求1所述的多通道同步低频振动数据采集装置，其特征在于，整个装置选用超低功耗通用工业级的电子元器件。
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