CN111913902B - 应用于SoC芯片的控制总线时序的装置 - Google Patents

Abstract

本申请实施例提供一种应用于SoC芯片的控制总线时序的装置，用以解决共享总线长距离、高扇出的问题，涉及SoC芯片技术领域。该方法中，在信息生成模块中克隆相同的物理地址、写数据、写有效逻辑产生电路，通过增加触发器模块的数量，产生每一路的业务处理模块所需要的专属的物理地址、写数据、写有效信号，在分别与输出给各个业务处理模块专属的选通信号，组合在一起形成新的CTL总线输出信号，在触发器模块与业务处理模块之间增加管道延迟模块，对信息生成模块生成的业务处理模块的专属信息进行管道延迟操作，信息采集模块采集业务处理模块的读数据请求，该读数据请求由协议转换模块转换成OCP协议。

Description

应用于SoC芯片的控制总线时序的装置

技术领域

本申请涉及大规模SoC芯片中控制总线高速时序设计物理实现技术领域，特别涉及种应用于SoC芯片的控制总线时序的装置。

背景技术

在SoC芯片领域中，通常使用地址核标准(Open Core Protocol，OCP)总线，由于芯片中有大量的自研的视频后处理模块，需要进行高效同步寄存器配置，所以现有技术中采用了由OCP主机总线经过控制总线转换为星型共享控制总线的方法，该方法的传输距离长，会引入高扇出和时序违例等物理实现问题，从而影响时序收敛时间，造成实际项目时间变长，增加成本。

发明内容

本申请的目的是提供一种应用于SoC芯片的控制总线时序的装置。用以解决以下问题：在尽量少的修改下，来解决传输距离长时引入的高扇出和时序违例等物理实现问题。

本申请实施例提供一种应用于SoC芯片的控制总线时序的装置，CTL总线上设置有信息生成模块、信息采集模块、协议转换模块、触发器模块、第一管道延迟模块、与所述触发器模块一一对应的业务处理模块，其中：

所述信息生成模块，用于生成所述业务处理模块的专属信息，并将所述专属信息存储到所述触发器模块，所述专属信息包括物理地址、写数据、写有效和选通信号；

所述第一管道延迟模块设置在所述触发器模块和所述业务处理模块之间，用于将所述专属信息进行管道延迟操作后发送给所述业务处理模块；

所述业务处理模块，用于获取所述专属信息执行相应的业务操作，并在需要执行读操作时，发送CTL协议的读数据请求给所述信息采集模块；

所述信息采集模块，用于采集所述业务处理模块的所述读数据请求并将所述读数据请求传输给所述协议转换模块；

所述协议转换模块，用于将所述读数据请求转换成OCP协议的请求后输出到OCP协议总线上。

在一个实施例中，所述信息生成模块、所述信息采集模块、所述触发器模块，以及所述协议转换模块设置在第一单元中，所述CTL总线上还设置有，内部寄存器模块和第二管道延迟模块，其中：

所述内部寄存器模块，与所述第一单元通信连接，用于与所述第一单元进行信息交互；

所述第二管道延迟模块，设置在所述第一单元和所述内部寄存器模块之间，用于将所述第一单元传输给所述内部寄存器模块的数据进行管道延迟操作。

在一个实施例中，所述内部寄存器模块采用通信协议为CTL通信协议；所述内部寄存器模块与所述信息采集模块具有相同的CTL协议接口。

在一个实施例中，当所述装置具有多个所述业务处理模块时，各业务处理模块对应的所述第一管道延迟模块与所述第二管道延迟模块的管道延迟参数均相同。

在一个实施例中，在所述CTL总线上各个所述业务处理模块与所述CTL总线之间采用点对点的拓扑结构，各个所述业务处理模块物理传输距离均相等。

在一个实施例中，其特征在于所述管道延迟参数为所述业务处理模块和相应的触发器模块之间的物理传输距离与一级管道延迟所传输的距离的比值。

在一个实施例中，当所述装置具有多个所述业务处理模块时，针对每个业务处理模块，所述业务处理模块对应的所述第一管道延迟模块的管道延迟参数为所述业务处理模块和相应的触发器模块之间的物理传输距离与所述一级管道延迟所传输的距离的比值；

所述第二管道延迟模块的管道延迟参数为Q，且Q为所述第二管道延迟模块和相应的触发器模块之间的物理传输距离与一级管道延迟所传输的距离的比值。

在一个实施例中，所述触发器模块内包括P个触发器，所述P为正整数，且与所述物理地址所占用的比特位数、所述写数据所占用的比特位数、所述写有效所占用的比特位数以及所述选通信号所占用的比特位数均正相关。

在一个实施例中，所述P为所述物理地址所占用的比特位数、所述写数据所占用的比特位数、所述写有效所占用的比特位数以及所述选通信号所占用的比特位数的累加和。

在一个实施例中，所述物理地址所占用的比特位数为32位、14位、9位或7位。

本申请实施例，与现有技术方案相比，本申请实施例在信息生成模块和业务处理模块之间增加了触发器模块，在触发器模块和业务处理模块之间增加了第一管道延迟模块，信息采集模块采集业务处理模块的读数据请求，该读数据请求由协议转换模块转换成OCP协议，解决了高扇出和时序违例等物理实现问题，减少了工程化的迭代次数，达到了快速收敛的目的，使实际项目时间变短，降低了成本。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的应用于SoC芯片的控制总线时序的装置的结构示意图；

图2为本申请实施提供的应用于SoC芯片的控制总线时序的装置的示意图；

图3为本申请实施提供的应用于SoC芯片的控制总线时序的装置的点对点的拓扑结构图；

图4为本申请实施提供的现有技术CTL总线写时序的波形图；

图5为本申请实施提供的现有技术CTL总线读时序的波形图；

图6为本申请实施提供的SoC芯片的CTL总线写时序的波形图；

图7为本申请实施提供的SoC芯片的CTL总线读时序的波形图。

具体实施方式

发明人研究发现，在SoC芯片领域中，通常会使用AMBA总线或者Open core的 OCP总线。OCP总线作为的混合型，支持单发，批量传输应用，可以***，在通常 SoC芯片架构中作为首选。

发明人研究发现，8K4K画质显示SoC芯片需要基于已经量产的4K2K120hz画质显示SoC芯片进行功能升级而进行研发设计的。由于芯片中有大量的自研的视频后处理模块，需要进行高效同步寄存器配置，所以原设计中采用了由OCP主机总线经过CTL模块转换为星型共享控制总线(自定义的内部寄存器配置总线，在此简称CTL总线)，这个CTL总线星型共享拓扑结构在TSMC 40nm LP工艺的芯片(芯片面积约140平方毫米)中可以正常工作在315Mhz。

但是由于需要支持8K120hz分辨率在相同帧率情况下需要两倍4K2K的设计面积，同时工作频率提升1倍(633Mhz)，才能满足基本需求，同时需要支持更多的新功能video IP引入。考虑到芯片在TSMC 22nm ULP工艺规模增大(大于160平方毫米)，工作时钟周期减少一半(3.17ns减少到1.57ns)，在315Mhz工作时钟下的2个时钟周期所传输的距离，在633Mhz时钟下至少需要4个时钟周期，(信号传输距离与时长成正比例关系，传输越长需要的时钟周期越多)。原来的星型共享拓扑结构已经不再适合，同时还会引入的高扇出和时序违例等物理实现问题，从而影响时序收敛时间，造成实际项目时间变长，增加成本。

本申请实施例提出一种优化后的OCP总线设计方案，可以在大量重用已经量产验证设计同时，在尽量少的修改下，以解决实际时序收敛的问题。从而减少了工程化的迭代次数，达到快速收敛时序的目的。

在应用于SoC芯片的控制总线时序的装置中，现有技术采用由OCP主机总线经过CTL 总线转换为星型共享控制总线，信息传输距离长，影响时序收敛，故此，本申请的发明构思为：根据面积换速度的理念，现在优化方案：在信息生成模块中克隆相同的物理地址、写数据、写有效逻辑产生电路，通过增加触发器模块的数量，产生每一路的业务处理模块所需要的专属的理地址、写数据、写有效信号，在分别与输出给各个业务处理模块专属的选通信号，组合在一起形成新的CTL总线输出信号，在触发器模块与业务处理模块之间增加管道延迟模块，对信息生成模块生成的业务处理模块的专属信息进行管道延迟操作，信息采集模块采集业务处理模块的读数据请求，该读数据请求由协议转换模块转换成OCP协议。

此外，为了解决由于各个业务处理模块的物理位置不同造成的共享总线长距离，高扇出的情况，本申请实施例中进一步的在CTL总线与业务模块之间采用点对点的设计方式。

本申请提供的应用于SoC芯片的控制总线时序的装置适用于各种电子设备，如包括但不限于计算机、笔记本电脑、平板电脑等，或是其它类型的电子设备。

在一些实施例中，为了便于理解，例如，将本申请的私有总线命名为控制总线(Contrl bus，CTL)，且该CTL总线控制协议为第一总线协议将地址核标准(Open CoreProtocol， OCP)总线命名为第二总线协议。

下面结合附图对本申请实施例中的应用于SoC芯片的控制总线时序的装置进行详细说明。

在一些实施例中，如图1所示，为本申请实施例提供的应用于SoC芯片的控制总线时序的装置的结构示意图，CTL总线上设置有信息生成模块201、信息采集模块202、协议转换模块203、触发器模块204、第一管道延迟模块205、与该触发器模块204一一对应的业务处理模块206，其中：

信息生成模块201，用于生成业务处理模块206的专属信息，并将专属信息存储到触发器模块204，专属信息包括物理地址、写数据、写有效和选通信号；

第一管道延迟模块205设置在触发器模块204和业务处理模块206之间，用于将专属信息进行管道延迟操作后发送给业务处理模块206；

业务处理模块206，用于获取专属信息执行相应的业务操作，并在需要执行读操作时，发送CTL协议的读数据请求给信息采集模块202；

信息采集模块202，用于采集业务处理模块206的读数据请求并将读数据请求传输给协议转换模块203；

协议转换模块203，用于将读数据请求转换成数据库认证专家协议OCP协议的请求后输出到OCP协议总线上。

本申请实施例在信息生成模块201和业务处理模块206之间增加了触发器模块204，在触发器模块204和业务处理模块206之间增加了第一管道延迟模块205，使信息生成模块201生成业务处理模块206的专属信息，并对该专属信息进行管道延迟操作；提高了SoC芯片控制总线的传输性能，使SoC芯片控制总线更适用于高工作频率大规模芯片的场景。

在一些实施例中，如图2所示，将信息生成模块201、信息采集模块202、协议转换模块203、触发器模块204、第一管道延迟模块205设置到第一单元中，也即信息生成模块201、信息采集模块202、协议转换模块203、触发器模块204、第一管道延迟模块205 构成第一单元，本申请实施例中还包括内部寄存器模块207，如图2所示，内部寄存器模块207与第一单元通信连接，用于与第一单元进行信息交互。且该内部寄存器模块207与信息采集模块202具有相同的CTL协议接口。为了便于管理内部寄存器模块207的时序和处理逻辑，装置还包括第二管道延迟模块208，该第二管道延迟模块208设置第一单元和内部寄存器模块207之间，用于将第一单元传输给内部寄存器模块207的数据进行管道延迟操作。

在一个实施例中，为本申请实施例提供的应用于SoC芯片的控制总线时序的装置运行过程如下：

信息生成模块201生成业务处理模块206的专属信息；

在一个实施例中，业务处理模块206的专属信息包括：物理地址、写数据、写有效和选通信号；

触发器模块204存储该专属信息；

在一个实施例中，触发器模块204内包括P个触发器，P为正整数，且P与物理地址所占用的比特位数、写数据所占用的比特位数、写有效所占用的比特位数以及选通信号所占用的比特位数呈正相关。也即触发器的数量与各信息所需的比特位的数量来设计，以满足各信息的需求。

基于上述正相关关系，根据物理地址所占用的比特位数、写数据所占用的比特位数、写有效所占用的比特位数以及选通信号所占用的比特位数确定触发器模块204内包括的触发器的数量，可实施为以下方式，包括：

P＝物理地址所占用的比特位数+写数据所占用的比特位数+写有效所占用的比特位数 +选通信号所占用的比特位数。

实际中物理地址为32比特，包含了4GB空间，但是通常配置的寄存器为64KB空间，所以可以做相应的减少，仅需要使用14比特；

在一个实施例中，当存储信息为地址索引的时候，可以降低需要的比特数量，仅需使用9位地址索引模式，如果使用直接访问，9位模式最大可以访问512(2∧9)Byte空间，配置一个8位索引地址后(256(2∧8)个256Byte＝64KB空间)，可以间接访问256byte 空间，从而实现对于一个64KB的空间。如果总线是32bit(4byte对齐)则有额外2位空闲，因此9位模式可以再优化为7位。

所以该物理地址所占用的比特位数可以为32位、14位、9位或7位。当然，为了减少触发器的数量，采用其他方式也适用于本申请实施例。

现有技术方案中，多个业务处理模块与信息生成模块之间仅由一个触发器模块相连，各个业务处理模块共享物理地址、写数据以及写有效；本申请实施例中在信息生成模块201 与业务处理模块206之间增加触发器模块204的数量，使信息生成模块201生成每一路业务处理模块206专属的物理地址、写数据、写有效。与现有技术相比更适用于高频率大规模芯片中。

第一管道延迟模块205对该专属信息进行管道延迟操作；该第一管道延迟模块205设置在触发器模块204与业务处理模块206之间，对信息生成模块201生成的专属信息进行管道延迟操作，并将管道延迟后的专属信息发送给业务处理模块206；

当装置中有多个业务处理 模块206时，各个业务处理 模块206与第一管道延迟模块205一一对应，本申请实施例中，管道延迟模块基于管道延迟参数进行管道延迟操作。实施时，不同管道延迟模块的管道延迟参数可以相同也可以不同。

在一个实施例中，一种简单的设计情况下，例如CTL总线与各个业务处理模块206之间为如图3所示的点对点设计时，与各个业务处理模块206一一对应的第一管道延迟模块205和第二管道延迟模块208的管道延迟参数是相同的。例如，一共包括5个业务处理模块，分别命名为VID0、VID1、VID2、VID3、VID4，各业务处理模块对应的管道延迟模块分别命名为PB0、PB1、PB2、PB3、PB4；内部寄存器对应的管道延迟模块命名为PB5；则PB0、PB1、PB2、PB3、PB4、PB5的管道延迟参数相同。

点对点的设计解决了实际时序无法达到633Mhz，甚至修复由于TSMC 22nm物理单元库的时延违例(transaction violation)造成的时序违例，而且这样的设计也有利于后续介绍的在传输路径上***提高定时的管道延迟模块设计，提高灵活度。

实施时，该管道延迟参数为业务处理模块206和相应的触发器模块204之间的物理传输距离与一级管道延迟模块所传输的距离的比值；例如业务处理模块206和相应的触发器模块204之间的物理传输距离为6000微米，每一级管道延迟模块所传输的距离为2000 微米，则管道延迟参数为6000/2000＝3。

在另一实施例中，各个业务处理模块206一一对应的第一管道延迟模块205和第二管道延迟模块208的管道延迟参数不一定相同，在应用中，根据自动布局布线(automaticplace and route)，APR)试运行后的时序结果适当调整第一管道延迟模块205和第二管道延迟模块208的管道延迟参数，实现时序的快速收敛。

业务处理模块206获取管道延迟操作后的专属信息；

在一个实施例中，业务处理模块206获取管道延迟操作后的专属信息，执行相应的业务操作，并在需要执行读操作时，发送CTL协议的读数据请求给信息采集模块202；信息采集模块202采集业务处理模块206的读数据请求；

在一个实施例中，信息采集模块202采集业务处理模块206的读数据请求，并将该读数据请求传输给协议转换模块203。

协议转换模块203将该读数据请求转换成OCP协议；

在一个实施例中，协议转换模块203接收读命令，写数据，返回读数据，进行协议转换。第二管道延迟模块208对第一单元传输的信息进行管道延迟操作；

在一个实施例中，第二管道延迟模块208，设置在第一单元和内部寄存器模块207之间，将第一单元传输给内部寄存器模块207的信息进行管道延迟操作。

为了便于理解本申请提供的技术方案，下面对该方案进行举例说明。

下面对315Mhz的情况进行改进后，得到的满足633Mhz的情况进行对比，通过对比两种不同情况对本申请实施例提供的应用于SoC芯片的控制总线时序的装置进行进一步说明。

在一个实施例中，本申请描述的方案考虑到现有技术中工作频率在315Mhz的情况下存在的问题：对于芯片中传输同样的距离，在工作频率提高一倍的情况下，至少需要2倍时钟周期才能完成传输。在CTL总线输出信号端通过增加管道延迟模块来增加N级延迟管道参数(设延迟管道参数为N，N可以配置)来传输信号到达业务处理模块206的距离的目标。根据上述方法灵活配置延迟参数，从而达到633Mhz的设计需求。

同样对于各个业务处理模块206反馈的读数据回到CTL总线，也需要增加N级管道延迟参数时间，来补偿彼此之间的传输距离。反馈回来的读数据的周期应当设置为2+N个时钟周期，在实际应用中，也可以根据APR试运行后的结果适当调整N值，从而能够实现时序的快速收敛。

在一个实施例中，如图4所示为现有技术的控制总线的写时序波形图，可以看到OCP 总线的地址(ctlTMAddr)/写数据(ctlTMData)和写命令(ctlTMCmd)有效后，1个 clockcycle延迟后，CTL主线输出物理地址/写数据/写有效/选通信号给外部业务处理模块206。在4个时钟周期延迟后，反馈ctlTSCmdAccept完成，结束当前这笔写交易，整个 OCP总线写交易需要5个时钟周期。

在一个实施例中，如图5所示为现有技术的控制总线的读时序波形图，可以看到OCP 总线的地址(ctlTMAddr)和读命令(ctlTMCmd)有效后，1个时钟周期延迟后，CTL总线输出物理地址/选通信号给外部业务处理模块206。在4个时钟周期延迟后，反馈ctlTSCmdAccept完成，同时返回数据(ctlTSdata)和响应(ctlTSResp)，结束当前这笔读交易，整个OCP总线写交易需要5个时钟周期。

现有技术的控制总线的写时序如图4所示，读时序如图5所示，读写时序均为5个时钟周期的同步总线设计，其中读数据允许有为2的多周期定时异常。

在一个实施例中，如图6中所示为本申请实施例提供的技术方案的CTL总线写时序，可以看到OCP总线的物理地址(ctlTMAddr)写数据(ctlTMData)和写命令(ctlTMCmd) 有效后，1+N个clock cycle延迟后，CTL总线输出物理地址、写数据、写有效、选通信号给外部业务处理模块206。在4+N个时钟周期延迟后，反馈ctlTSCmdAccept完成，结束当前这笔写交易。与现有技术相比优化了选通信号的产生位置方便后续优化写时序，整个OCP总线交易需要5+N个时钟周期。

在一个实施例中，如图7中所示为本申请方案设计的CTL总线读时序，可以看到OCP总线的物理地址(ctlTMAddr)和读命令(ctlTMCmd)有效后，1+N个时钟周期延迟后， CTL总线输出物理地址、选通信号给外部业务处理模块206。在4+2N个时钟周期延迟后，反馈ctlTSCmdAccept完成，同时返回数据(ctlTSdata)和响应(ctlTSResp)，结束当前这笔读交易，整个OCP总线交易需要5+2N个时钟周期。

通过对比上述波形图，可以看出本申请提供的装置与现有技术相比，优化了写有效的产生位置。

根据现有技术的设计方案应用，在315Mhz情况下，根据现有技术中的CTL总线写时序和现有技术中的CTL总线读时序，在不考虑实际总线交易中的空闲等待时间，需要每5 个周期完成一笔32bit(4Byte)读写交易传输，如此可以得到实际的读写效率是315/5＊4 ＝252MB。

那么对于本申请提供的方案，在一个实施例中，设N＝1的基本方案，根据如图6所示本申请提供的方案的CTL总线写时序，如图7为本申请提供的方案的CTL总线读时序，读时序为7个时钟周期的同步总线设计，其中读数据允许有为3的多周期时序异常 (multi-cycle timing exception)。

在633Mhz的情况下，如果能在7个时钟周期下完成同样一笔32bit(4Byte)读交易传输，6个时钟周期下完成写交易，实际读效率是633/7＊4＝360MB，相较于原设计方案效率提升约为(360/252-100％＝42％)；实际写效率是633/6＊4＝422MB，效率提升约为(422/252-100％＝67％)。

在另一个实施例中，如果需要达到与之前项目同样的传输距离的优化方案，可以设N＝2，写时序为7个时钟周期，读时序将为9个时钟周期，其中读数据允许有为N+2＝4的多周期时序异常(multi-cycle timing exception)，可以达到之前芯片项目中达到同样的传输距离，但是实际读效率为633/9＊4＝281MB，效率提升约为(281/252-100％＝11％)；实际写效率为633/7＊4＝360MB，效率提升约为(360/252-100％＝42％)。

通过以上的举例，详细说明了本专利的参数化设计非常适合在超大规模SoC集成电路设计实现中，配合后端进行APR物理布局布线和时序检查，符合在较短的时间能进行快速迭代需求，仅增加较少合理的逻辑面积，从而又能大幅提升读写访问性能，满足预期的设计要求。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种应用于SoC芯片的控制总线时序的装置，其特征在于，第一总线协议总线上设置有信息生成模块、信息采集模块、协议转换模块、触发器模块、第一管道延迟模块、与所述触发器模块一一对应的业务处理模块，所述第一总线协议总线为控制总线CTL，其中：

所述信息生成模块，用于生成所述业务处理模块的专属信息，并将所述专属信息存储到所述触发器模块，所述专属信息包括物理地址、写数据、写有效和选通信号；

所述第一管道延迟模块设置在所述触发器模块和所述业务处理模块之间，用于将所述专属信息进行管道延迟操作后发送给所述业务处理模块；

所述业务处理模块，用于获取所述专属信息执行相应的业务操作，并在需要执行读操作时，发送第一总线协议的读数据请求给所述信息采集模块；

所述信息采集模块，用于采集所述业务处理模块的所述读数据请求并将所述读数据请求传输给所述协议转换模块；

所述协议转换模块，用于将所述读数据请求转换成第二总线协议的请求后输出到第二总线协议总线上，所述第二总线协议总线为地址核标准总线OCP。

2.根据权利要求1所述的装置，其特征在于，所述信息生成模块、所述信息采集模块、所述触发器模块，以及所述协议转换模块设置在第一单元中，所述第一总线协议总线上还设置有，内部寄存器模块和第二管道延迟模块，其中：

所述内部寄存器模块，与所述第一单元通信连接，用于与所述第一单元进行信息交互；

所述第二管道延迟模块，设置在所述第一单元和所述内部寄存器模块之间，用于将所述第一单元传输给所述内部寄存器模块的数据进行管道延迟操作。

3.根据权利要求2所述的装置，其特征在于，所述内部寄存器模块与所述信息采集模块具有相同的第一总线协议接口。

4.根据权利要求2所述的装置，其特征在于，当所述装置具有多个所述业务处理模块时，各业务处理模块对应的所述第一管道延迟模块与所述第二管道延迟模块的管道延迟参数均相同。

5.根据权利要求4所述的装置，其特征在于，在所述第一总线协议总线上各个所述业务处理模块与所述第一总线协议总线之间采用点对点的拓扑结构，各个所述业务处理模块物理传输距离均相等。

6.根据权利要求4所述的装置，其特征在于所述管道延迟参数为所述业务处理模块和相应的触发器模块之间的物理传输距离与一级管道延迟所传输的距离的比值。

7.根据权利要求2所述的装置，其特征在于，当所述装置具有多个所述业务处理模块时，针对每个业务处理模块，所述业务处理模块对应的所述第一管道延迟模块的管道延迟参数为所述业务处理模块和相应的触发器模块之间的物理传输距离与一级管道延迟所传输的距离的比值；

所述第二管道延迟模块的管道延迟参数为Q，且Q为所述第二管道延迟模块和相应的触发器模块之间的物理传输距离与一级管道延迟所传输的距离的比值。

8.根据权利要求1所述的装置，其特征在于，所述触发器模块内包括P个触发器，所述P为正整数，且与所述物理地址所占用的比特位数、所述写数据所占用的比特位数、所述写有效所占用的比特位数以及所述选通信号所占用的比特位数均正相关。

9.根据权利要求8所述的装置，其特征在于，所述P为所述物理地址所占用的比特位数、所述写数据所占用的比特位数、所述写有效所占用的比特位数以及所述选通信号所占用的比特位数的累加和。

10.根据权利要求8所述的装置，其特征在于，所述物理地址所占用的比特位数为32位、14位、9位或7位。

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