CN111913829B - 数据读取方法、存储控制器与存储装置 - Google Patents

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Abstract

本发明提供一种数据读取方法、存储控制器与存储装置。所述方法包括：使用对应读取操作的预设读取电压来读取目标实体页面，以获得读取码字的读取码字校验子；使用第一调整读取电压再次读取所述目标实体页面，以获得第一调整码字的第一调整码字校验子；根据所述读取码字与第一调整码字产生所述目标实体页面的多个目标存储单元各自的软信息；根据上述校验子之间的大小相对关系识别目标信心表，以从所述目标信心表查找所述多个目标存储单元各自的信心度；以及根据所述多个软信息与所述多个信心度执行已调整的预设解码操作，以获得有效码字，进而完成所述读取操作。

Description

数据读取方法、存储控制器与存储装置
技术领域
本发明涉及一种数据读取方法，尤其涉及一种适用于配置有可复写式非易失性存储器模块的存储装置及其存储控制器的数据读取方法、存储控制器。
背景技术
一般来说，当对从可复写式非易失性存储器模块的实体面所读取的码字所执行迭代解码操作(如，低密度奇偶检查码解码操作)失败时，存储装置的存储控制器会根据验证数据(如，预先存入至可复写式非易失性存储器模块的已知数据)来尝试校正对应所述迭代解码操作的对数似然比表，以利用校正后的对数似然比表来重新对所读取的码字执行迭代解码操作。
然而，由于传统方法需要额外准备已知的验证数据(即，将所述已知的验证数据存储至可复写式非易失性存储器模块的多个字线中)，传统方法会使用可复写式非易失性存储器模块的闲置空间来存储所述验证数据，而减少了可复写式非易失性存储器模块的剩余可用空间，进而导致了存储装置的运作效率会因减少的剩余可用空间而降低(因为存储装置的许多管理运作会需要使用剩余可用空间)。
此外，另一种传统方法会在解码失败，利用对应预设读取电压的调整后读取电压来执行读取重试操作，以重新读取原本所读取的实体页面。接着，对经由所述调整后读取电压所读取出的调整码字来执行解码操作，以尝试获得解码成功的有效码字。然而，在上述传统方法中，若读取重试操作失败(即，不能经由所述调整后读取电压所读取出的码字所执行的解码操作来获得有效码字)，所述传统方法会丢弃原有已经获得的调整码字，并且再次对所述实体页面执行不同调整后读取电压的另一个读取重试操作。也就是说，所述传统方法会因为执行多次的读取重试操作而降低了数据读取的效率。特别是，上述的读取重试操作所获得的调整码字皆不会用来改善存储装置的解码能力，而造成了运算资源的浪费。
因此，如何在不需要准备验证数据的情况下，有效率地使用其他方式来取代传统的对应所述迭代解码操作的对数似然比表，并且善用读取重试操作的机制，以改善传统作法的缺陷，提升解码操作的性能且增进可复写式非易失性存储器模块的数据读取效率，是本领域人员研究的课题之一。
发明内容
本发明提供一种数据读取方法、存储控制器及存储装置，可在不需要准备已验证数据的情况下，利用不同的读取电压来多次读取目标实体页面，以对应地获得的多个码字与对应所述多个码字的多个校验子。接着，再根据所述多个校验子之间的相对关系与所述多个码字来产生所述目标实体页面的多个目标存储单元各自的软信息，以从对应所述相对关系与目标实体页面的信心表查找出所述多个目标存储单元的多个信心度，进而根据所述多个信心度来执行调整后的迭代解码操作，以强化解码能力且改善读取操作的效率。
本发明的一实施例提供适用于配置有一可复写式非易失性存储器模块的一存储装置的一种数据读取方法。所述可复写式非易失性存储器模块具有多个字线，其中所述多个字线的每一个字线耦接至多个存储单元，其中所述多个存储单元中的每一个存储单元包括多个实体页面，并且所述多个实体页面中的每一个实体页面用以被程序化为一比特值。所述方法包括：选择目标字线的目标实体页面，以对所述目标实体页面所存储的目标码字执行读取操作，其中所述目标实体页面的多个目标存储单元用以分别存储所述目标码字的多个目标比特值；使用对应所述目标实体页面的预设读取电压来读取所述目标实体页面，以获得对应所述目标实体页面的读取码字，并且对所述读取码字执行预设解码操作，以获得对应所述读取码字的多个读取码字校验子，其中所述读取码字被存储于码字缓冲区，并且所述多个读取码字校验子中的最先者被存储于校验子缓冲区；反应于判定所述多个读取码字校验子中的最后者的多个比特值不皆为零，使用对应所述预设读取电压的第一调整读取电压来再次读取所述目标实体页面，以获得对应所述目标实体页面的第一调整码字，并且对所述第一调整码字执行所述预设解码操作，以获得对应所述第一调整码字的多个第一调整码字校验子，其中所述第一调整码字被存储于所述码字缓冲区，并且所述多个第一调整码字校验子中的最先者被存储于所述校验子缓冲区；反应于判定所述多个第一调整码字校验子中的最后者的多个比特值不皆为零，根据所述码字缓冲区中对应所述读取操作的多个码字来产生所述多个目标存储单元各自的软信息；根据所述校验子缓冲区中的多个校验子之间的大小相对关系从对应所述目标实体页面的多个信心表中识别对应所述大小相对关系的目标信心表，其中所述多个信心表分别对应多个态样的大小相对关系，并且多个信心表各自具有分别对应多个软信息态样的多个预设信心度；根据所述多个目标存储单元的多个软信息从所述目标信心表查找所述多个目标存储单元各自的信心度；以及将所述多个目标存储单元的多个信心度替代所述预设解码操作中的对应所述多个目标存储单元的多个对数似然比值，并且对所述多个软信息执行具有所述已替代的多个对数似然比值的所述已调整的预设解码操作，以获得对应所述目标实体页面的有效码字，并且完成所述读取操作。
本发明的一实施例提供用于控制配置有可复写式非易失性存储器模块的存储装置的一种存储控制器。所述存储控制器包括：连接接口电路、存储器接口控制电路、读取辅助电路单元、错误检查与校正电路以及处理器。连接接口电路用以耦接至主机***。存储器接口控制电路用以耦接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个字线，其中所述多个字线的每一个字线耦接至多个存储单元，其中所述多个存储单元中的每一个存储单元包括多个实体页面，并且所述多个实体页面中的每一个实体页面用以被程序化为一比特值。处理器耦接至所述连接接口电路、所述存储器接口控制电路、所述读取辅助电路单元及所述错误检查与校正电路。其中所述处理器用以选择目标字线的目标实体页面，以对所述目标实体页面所存储的目标码字执行读取操作，其中所述目标实体页面的多个目标存储单元用以分别存储所述目标码字的多个目标比特值。所述处理器还用以使用对应所述目标实体页面的预设读取电压来读取所述目标实体页面，以获得对应所述目标实体页面的读取码字，其中所述错误检查与校正电路用以对所述读取码字执行预设解码操作，以获得对应所述读取码字的多个读取码字校验子，其中所述读取辅助电路单元用以存储所述读取码字于码字缓冲区，并且存储所述多个读取码字校验子中的最先者于校验子缓冲区。反应于判定所述多个读取码字校验子中的最后者的多个比特值不皆为零，所述处理器还用以使用对应所述预设读取电压的第一调整读取电压来再次读取所述目标实体页面，以获得对应所述目标实体页面的第一调整码字，其中所述错误检查与校正电路还用以对所述第一调整码字执行所述预设解码操作，以获得对应所述第一调整码字的多个第一调整码字校验子，其中所述读取辅助电路单元还用以存储所述第一调整码字于所述码字缓冲区，并且存储所述多个第一调整码字校验子中的最先者于所述校验子缓冲区。反应于判定所述多个第一调整码字校验子中的最后者的多个比特值不皆为零，所述读取辅助电路单元还用以根据所述码字缓冲区中对应所述读取操作的多个码字来产生所述多个目标存储单元各自的软信息。接着，所述读取辅助电路单元还用以根据所述校验子缓冲区中的多个校验子之间的大小相对关系从对应所述目标实体页面的多个信心表中识别对应所述大小相对关系的目标信心表，其中所述多个信心表分别对应多个态样的大小相对关系，并且多个信心表各自具有分别对应多个软信息态样的多个预设信心度。所述读取辅助电路单元还用以根据所述多个目标存储单元的多个软信息从所述目标信心表查找所述多个目标存储单元各自的信心度，将所述多个目标存储单元的多个信心度替代所述预设解码操作中的对应所述多个目标存储单元的多个对数似然比值，并且所述错误检查与校正电路还用以对所述多个软信息执行具有所述已替代的多个对数似然比值的所述已调整的预设解码操作，以获得对应所述目标实体页面的有效码字，并且完成所述读取操作。
本发明的一实施例提供一种存储装置。所述存储装置包括可复写式非易失性存储器模块、存储器接口控制电路及处理器。可复写式非易失性存储器模块具有多个字线，其中所述多个字线的每一个字线耦接至多个存储单元，其中所述多个存储单元中的每一个存储单元包括多个实体页面，并且所述多个实体页面中的每一个实体页面用以被程序化为一比特值。存储器接口控制电路用以耦接至该可复写式非易失性存储器模块。处理器耦接至该存储器接口控制电路，其中该处理器载入且执行读取辅助程序码模块，以实现数据读取方法。所述数据读取方法包括：选择目标字线的目标实体页面，以对所述目标实体页面所存储的目标码字执行读取操作，其中所述目标实体页面的多个目标存储单元用以分别存储所述目标码字的多个目标比特值；使用对应所述目标实体页面的预设读取电压来读取所述目标实体页面，以获得对应所述目标实体页面的读取码字，并且对所述读取码字执行预设解码操作，以获得对应所述读取码字的多个读取码字校验子，其中所述读取码字被存储于码字缓冲区，并且所述多个读取码字校验子中的最先者被存储于校验子缓冲区；反应于判定所述多个读取码字校验子中的最后者的多个比特值不皆为零，使用对应所述预设读取电压的第一调整读取电压来再次读取所述目标实体页面，以获得对应所述目标实体页面的第一调整码字，并且对所述第一调整码字执行所述预设解码操作，以获得对应所述第一调整码字的多个第一调整码字校验子，其中所述第一调整码字被存储于所述码字缓冲区，并且所述多个第一调整码字校验子中的最先者被存储于所述校验子缓冲区；反应于判定所述多个第一调整码字校验子中的最后者的多个比特值不皆为零，根据所述码字缓冲区中对应所述读取操作的多个码字来产生所述多个目标存储单元各自的软信息；根据所述校验子缓冲区中的多个校验子之间的大小相对关系从对应所述目标实体页面的多个信心表中识别对应所述大小相对关系的目标信心表，其中所述多个信心表分别对应多个态样的大小相对关系，并且多个信心表各自具有分别对应多个软信息态样的多个预设信心度；根据所述多个目标存储单元的多个软信息从所述目标信心表查找所述多个目标存储单元各自的信心度；以及将所述多个目标存储单元的多个信心度替代所述预设解码操作中的对应所述多个目标存储单元的多个对数似然比值，并且对所述多个软信息执行具有所述已替代的多个对数似然比值的所述已调整的预设解码操作，以获得对应所述目标实体页面的有效码字，并且完成所述读取操作。
基于上述，本发明实施例所提供的数据读取方法、存储控制器及存储装置，可在不需要准备已验证数据的情况下，利用对目标实体页面所执行的预设读取操作(使用预设读取电压)与读取重试操作(使用第一调整读取电压)来获得对应目标实体页面的多个码字，并且对所述多个码字执行预设解码操作以获得对应的多个校验子。接着，反应于读取重试操作失败(读取重试操作的码字的校验子不为零)，再根据所述多个校验子之间的相对关系与所述多个码字来产生所述目标实体页面的多个目标存储单元各自的软信息，以从对应所述相对关系与目标实体页面的信心表查找出所述多个目标存储单元的多个信心度，进而根据所述多个信心度来执行调整后的迭代解码操作。如此一来，可经由具有较强解码能力的调整后的迭代解码操作来解码出所述目标实体页面的有效码字，进而可在读取重试操作失败后获得正确的有效码字，增进从所述目标字线所读取数据的正确性与可靠度，降低了读取重试操作失败的负面效应，节省了读取操作获得有效码字的整体时间，进而增进了数据读取操作整体的效率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一实施例所示出的主机***及存储装置的方块示意图。
图2是根据本发明的一实施例所示出的数据读取方法的流程图。
图3A为根据本发明的一实施例所示出的第一读取电压态样(1/2/4)的对应多个实体页面的多个转换读取电压及多个存储状态的示意图。
图3B为根据本发明的一实施例所示出的第二读取电压态样(2/3/2)的对应多个实体页面的多个转换读取电压及多个存储状态的示意图。
图4A为根据本发明的一实施例所示出的为第一下降态样的多个校验子的大小相对关系的示意图。
图4B为根据本发明的一实施例所示出的为第一上升态样的多个校验子的大小相对关系的示意图。
图4C为根据本发明的一实施例所示出的为水平态样的多个校验子的大小相对关系的示意图。
图5A为根据本发明的一实施例所示出的为第二下降态样的多个校验子的大小相对关系的示意图。
图5B为根据本发明的一实施例所示出的为第二上升态样的多个校验子的大小相对关系的示意图。
图5C为根据本发明的一实施例所示出的为勾状态样的多个校验子的大小相对关系的示意图。
图6A为根据本发明的一实施例所示出的设定对应第一下降态样与具有1个转换读取电压的目标实体页面的多个预设信心度的示意图。
图6B为根据本发明的一实施例所示出的设定对应第一下降态样与具有2个转换读取电压的目标实体页面的多个预设信心度的示意图。
图6C为根据本发明的一实施例所示出的设定对应第一下降态样与具有3个转换读取电压的目标实体页面的多个预设信心度的示意图。
图6D为根据本发明的一实施例所示出的设定对应第一下降态样与具有4个转换读取电压的目标实体页面的多个预设信心度的示意图。
图6E为根据本发明的一实施例所示出的多种目标实体页面的对应第一下降态样的多个信心表的示意图。
图7A为根据本发明的一实施例所示出的设定对应第一上升态样与具有1个转换读取电压的目标实体页面的多个预设信心度的示意图。
图7B为根据本发明的一实施例所示出的设定对应第一上升态样与具有2个转换读取电压的目标实体页面的多个预设信心度的示意图。
图7C为根据本发明的一实施例所示出的多种目标实体页面的对应第一上升态样的多个信心表的示意图。
图8A为根据本发明的一实施例所示出的设定对应水平态样与具有1个转换读取电压的目标实体页面的多个预设信心度的示意图。
图8B为根据本发明的一实施例所示出的设定对应水平态样与具有2个转换读取电压的目标实体页面的多个预设信心度的示意图。
图8C为根据本发明的一实施例所示出的多种目标实体页面的对应水平态样的多个信心表的示意图。
图9A为根据本发明的一实施例所示出的设定对应第二下降态样与具有1个转换读取电压的目标实体页面的多个预设信心度的示意图。
图9B～图9D为根据本发明的一实施例所示出的设定对应第二下降态样与具有2个转换读取电压的目标实体页面的多个预设信心度的示意图。
图9E为根据本发明的一实施例所示出的多种目标实体页面的对应第二下降态样的多个信心表的示意图。
图10为根据本发明的一实施例所示出的多种目标实体页面的对应第二上升态样的多个信心表的示意图。
图11A为根据本发明的一实施例所示出的设定对应勾状态样与具有1个转换读取电压的目标实体页面的多个预设信心度的示意图。
图11B为根据本发明的另一实施例所示出的设定对应勾状态样与具有1个转换读取电压的目标实体页面的多个预设信心度的示意图。
图11C为根据本发明的一实施例所示出的多种目标实体页面的对应勾状态样的多个信心表的示意图。
图12A是根据本发明的一实施例所示出的计算偏移数目差值的示意图。
图12B为根据本发明的一实施例所示出的用以记录偏移数目差值与偏移数目差值总和的统计表的示意图。
图13为根据本发明的一实施例所示出的经由偏移数目差值总和排序多个读取电压组的示意图。
【符号说明】
10：主机***
20：存储装置
110、211：处理器
120：主机存储器
130：数据传输接口电路
210：存储控制器
212：数据管理电路
213：存储器接口控制电路
214：错误检查与校正电路
215：读取辅助电路单元
2151：软信息管理电路
2152：信心表管理电路
218：缓冲存储器
219：电源管理电路
220：可复写式非易失性存储器模块
230：连接接口电路
S21、S22、S23、S24、S25、S26、S27：数据读取方法的流程步骤
V(1)1～V(1)7、V(i)1～V(i)7：读取电压
L：下实体页面的比特值
M：中实体页面的比特值
U：上实体页面的比特值
G1～G8、R61～R63：临界电压分布区域/格雷码态样
SL1、SL2、SL3：下实体页面的存储状态
SM1、SM2、SM3、SM4：中实体页面的存储状态
SU1、SU2、SU3、SU4、SU5：上实体页面的存储状态
411、412、421、422、431、432、441、442、451、452、461、462、511、512、513、521、522、523、531、532、533、541、542、543、551、552、553、561、562、563：校验子
600、700、800、900、1000、1100、1200、1210、1300：表
C(1)G1G2、C(1)G2G3、C(1)G3G4、C(1)G4G5、C(1)G5G6、C(1)G6G7、C(1)G7G8、C(1)G2G1、C(1)G3G2、C(1)G4G3、C(1)G5G4、C(1)G6G5、C(1)G7G6、C(1)G8G7：偏移计数值
D(1)1～D(1)7、D(2)1～D(2)7、D(X)1～D(X)7：偏移数目差值
SD(1)～SD(X)：偏移数目差值总和
具体实施方式
在本实施例中，存储装置包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与存储装置控制器(亦称，存储控制器或存储控制电路)。此外，存储装置是与主机***一起使用，以使主机***可将数据写入至存储装置或从存储装置中读取数据。
图1是根据本发明的一实施例所示出的主机***及存储装置的方块示意图。
请参照图1，主机***(Host System)10包括处理器(Processor)110、主机存储器(Host Memory)120及数据传输接口电路(Data Transfer Interface Circuit)130。在本实施例中，数据传输接口电路130耦接(亦称，电性连接)至处理器110与主机存储器120。在另一实施例中，处理器110、主机存储器120与数据传输接口电路130之间利用***总线(System Bus)彼此耦接。
存储装置20包括存储控制器(Storage Controller)210、可复写式非易失性存储器模块(Rewritable Non-Volatile Memory Module)220及连接接口电路(ConnectionInterface Circuit)230。其中，存储控制器210包括处理器211、数据管理电路(DataManagement Circuit)212与存储器接口控制电路(Memory Interface Control Circuit)213。
在本实施例中，主机***10是通过数据传输接口电路130与存储装置20的连接接口电路230耦接至存储装置20来进行数据的存取操作。例如，主机***10可经由数据传输接口电路130将数据存储至存储装置20或从存储装置20中读取数据。
在本实施例中，处理器110、主机存储器120及数据传输接口电路130可设置在主机***10的主机板上。数据传输接口电路130的数目可以是一或多个。通过数据传输接口电路130，主机板可以经由有线或无线方式耦接至存储装置20。存储装置20可例如是U盘、存储卡、固态硬盘(Solid State Drive，SSD)或无线存储器存储装置。无线存储器存储装置可例如是近距离无线通讯(Near Field Communication，NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板也可以通过***总线耦接至全球定位***(Global Positioning System，GPS)模块、网络接口卡、无线传输装置、键盘、屏幕、喇叭等各式I/O装置。
在本实施例中，数据传输接口电路130与连接接口电路230是相容于高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准的接口电路。并且，数据传输接口电路130与连接接口电路230之间是利用快速非易失性存储器接口标准(Non-Volatile Memory express，NVMe)通讯协定来进行数据的传输。
然而，必须了解的是，本发明不限于此，数据传输接口电路130与连接接口电路230亦可以是符合并行高级技术附件(Parallel Advanced Technology Attachment，PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers，IEEE)1394标准、串行高级技术附件(Serial Advanced Technology Attachment，SATA)标准、通用串行总线(Universal Serial Bus，USB)标准、SD接口标准、超高速一代(UltraHigh Speed-I，UHS-I)接口标准、超高速二代(Ultra High Speed-II，UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi Media Card，MMC)接口标准、eMMC接口标准、通用快闪存储器(UniversalFlash Storage，UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics，IDE)标准或其他适合的标准。此外，在另一实施例中，连接接口电路230可与存储控制器210封装在一个芯片中，或者连接接口电路230是布设于一包含存储控制器210的芯片外。
在本实施例中，主机存储器120用以暂存处理器110所执行的指令或数据。例如，在本范例实施例中，主机存储器120可以是动态随机存取存储器(Dynamic Random AccessMemory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)等。然而，必须了解的是，本发明不限于此，主机存储器120也可以是其他适合的存储器。
存储控制器210用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机***10的指令在可复写式非易失性存储器模块220中进行数据的写入、读取与抹除等运作。
更详细来说，存储控制器210中的处理器211为具备运算能力的硬件，其用以控制存储控制器210的整体运作。具体来说，处理器211具有多个控制指令，并且在存储装置20运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。
值得一提的是，在本实施例中，处理器110与处理器211例如是中央处理单元(Central Processing Unit，CPU)、微处理器(micro-processor)、或是其他可程序化的处理单元(Microprocessor)、数字信号处理器(Digital Signal Processor，DSP)、可程序化控制器、特殊应用集成电路(Application Specific Integrated Circuits，ASIC)、可程序化逻辑装置(Programmable Logic Device，PLD)或其他类似电路元件，本发明并不限于此。
在一实施例中，存储控制器210还具有只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储控制器210被致能时，处理器211会先执行此开机码来将存储于可复写式非易失性存储器模块220中的控制指令载入至存储控制器210的随机存取存储器中。之后，处理器211会运转此些控制指令以进行数据的写入、读取与抹除等运作。在另一实施例中，处理器211的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块220的特定区域，例如，可复写式非易失性存储器模块220中专用于存放***数据的实体存储单元中。
在本实施例中，如上所述，存储控制器210还包括数据管理电路212与存储器接口控制电路213。应注意的是，存储控制器210各部件所执行的操作亦可视为存储控制器210所执行的操作。
其中，数据管理电路212耦接至处理器211、存储器接口控制电路213与连接接口电路230。数据管理电路212用以接受处理器211的指示来进行数据的传输。例如，经由连接接口电路230从主机***10(如，主机存储器120)读取数据，并且将所读取的数据经由存储器接口控制电路213写入至可复写式非易失性存储器模块220中(如，根据来自主机***10的写入指令来进行写入操作)。又例如，经由存储器接口控制电路213从可复写式非易失性存储器模块220的一或多个实体单元中读取数据(数据可读取自一或多个实体单元中的一或多个存储单元)，并且将所读取的数据经由连接接口电路230写入至主机***10(如，主机存储器120)中(如，根据来自主机***10的读取指令来进行读取操作)。在另一实施例中，数据管理电路212亦可整合至处理器211中。
存储器接口控制电路213用以接受处理器211的指示，配合数据管理电路212来进行对于可复写式非易失性存储器模块220的写入(亦称，程序化，Programming)操作、读取操作或抹除操作。
举例来说，处理器211可执行写入指令序列，以指示存储器接口控制电路213将数据写入至可复写式非易失性存储器模块220中；处理器211可执行读取指令序列，以指示存储器接口控制电路213从可复写式非易失性存储器模块220的对应读取指令的一或多个实体单元(亦称，目标实体单元)中读取数据；处理器211可执行抹除指令序列，以指示存储器接口控制电路213对可复写式非易失性存储器模块220进行抹除操作。写入指令序列、读取指令序列及抹除指令序列可分别包括一或多个程序码或指令码并且用以指示对可复写式非易失性存储器模块220执行相对应的写入、读取及抹除等操作。在一实施例中，处理器211还可以下达其他类型的指令序列给存储器接口控制电路213，以对可复写式非易失性存储器模块220执行相对应的操作。
此外，欲写入至可复写式非易失性存储器模块220的数据会经由存储器接口控制电路213转换为可复写式非易失性存储器模块220所能接受的格式。具体来说，若处理器211要存取可复写式非易失性存储器模块220，处理器211会传送对应的指令序列给存储器接口控制电路213以指示存储器接口控制电路213执行对应的操作。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变预设读取电压组的多个预设读取电压值以进行读取操作或读取辅助操作，或执行垃圾回收程序等等)的相对应的指令序列。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
可复写式非易失性存储器模块220是耦接至存储控制器210(存储器接口控制电路213)并且用以存储主机***10所写入的数据。可复写式非易失性存储器模块220可以是单阶存储单元(Single Level Cell，SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell，MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple LevelCell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quadruple Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、三维NAND型快闪存储器模块(3D NAND flashmemory module)或垂直NAND型快闪存储器模块(Vertical NAND flash memory module)等其他快闪存储器模块或其他具有相同特性的存储器模块。可复写式非易失性存储器模块220中的存储单元是以阵列的方式设置。
在本实施例中，可复写式非易失性存储器模块220具有多个字线，其中所述多个字线的每一个字线耦接至多个存储单元。同一条字线上的多个存储单元会组成一或多个实体程序化单元。此外，多个实体程序化单元可组成一个实体单元(实体区块或实体抹除单元)。在本实施例中，以三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块做例子来说明，即，在下述的实施例中，会将一个可存储3个比特值的存储单元作为一个实体程序化单元(即，在每次程序化操作中，会对一个实体程序化单元接着一个实体程序化单元来施加程序化电压以程序化数据)，其中每一个存储单元可区分为各自可存储一个比特值的下实体页面(Lower Physical Page)、中实体页面(Middle Physical Page)与上实体页面(Upper Physical Page)。
在本实施例中，是以存储单元作为写入(程序化)数据的最小单位。实体单元为抹除的最小单位，即，每一实体单元含有最小数目的一并被抹除的存储单元。
以下的实施例是以三阶存储单元型快闪存储器模块为例，来进行的读取辅助操作(对特定字线所具有的多个存储单元来执行读取辅助操作)。所述读取辅助操作所使用的数据读取方法亦会说明如下。然，本发明的实施例所提供的读取辅助操作与数据读取方法亦可应用至其他类型的快闪存储器模块。
存储控制器210会配置多个逻辑单元给可复写式非易失性存储器模块220。主机***10是通过所配置的逻辑单元来存取存储在多个实体单元中的使用者数据。在此，每一个逻辑单元可以是由一或多个逻辑地址组成。例如，逻辑单元可以是逻辑区块(LogicalBlock)、逻辑页面(Logical Page)或是逻辑扇区(Logical Sector)。一个逻辑单元可以是映射至一或多个实体单元，其中实体单元可以是一或多个实体地址、一或多个实体扇、一或多个实体程序化单元或者一或多个实体抹除单元。在本实施例中，逻辑单元为逻辑区块，并且逻辑子单元为逻辑页面。每一逻辑单元具有多个逻辑子单元。
此外，存储控制器210会建立逻辑转实体地址映射表(Logical To Physicaladdress mapping table)与实体转逻辑地址映射表(Physical To Logical addressmapping table)，以记录配置给可复写式非易失性存储器模块220的逻辑单元(如，逻辑区块、逻辑页面或逻辑扇区)与实体单元(如，实体抹除单元、实体程序化单元、实体扇区)之间的地址映射关系。换言之，存储控制器210可通过逻辑转实体地址映射表来查找一逻辑单元所映射的实体单元，并且存储控制器210可通过实体转逻辑地址映射表来查找一实体单元所映射的逻辑单元。然而，上述有关逻辑单元与实体单元映射的技术概念为本领域技术人员的惯用技术手段且非本发明所欲阐述的技术方案，不再赘述于此。
在本实施例中，错误检查与校正电路214是耦接至处理器211并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当处理器211从主机***10中接收到写入指令时，错误检查与校正电路214会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code，ECC)和/或错误检查码(error detecting code，EDC)，并且处理器211会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块220中。之后，当处理器211从可复写式非易失性存储器模块220中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路214会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正程序。此外，在错误检查与校正程序后，若成功解码所读取的数据，错误检查与校正电路214可回传错误比特数给处理器211。
在本实施例中，错误检查与校正电路214所执行的是使用低密度奇偶检查码(lowdensity parity code，LDPC)算法的迭代解码操作(亦称，LDPC迭代解码操作)。具体来说，在接收到欲解码的所述码字(亦称，目标码字或原始码字)之后，错误检查与校正电路214会开始对所接收的所述码字进行迭代解码操作，识别所接收码字的多个软信息(Softinformation)，根据所述多个软信息来查询对应的对数似然比(Log Likelihood Ratio，LLR)表(亦称，LLR表)以获得对应多个软信息的多个对数似然比值，并且经由所述对数似然比值及对应所述码字的软信息来对所述码字执行一轮的迭代解码操作。所述经由所述对数似然比值及对应所述码字的软信息来对所述码字所执行的迭代解码操作亦可称为软解码(Soft decoding)操作。应注意的是，经由硬比特码字与对应硬比特码字的多个预定对数似然比值来对所述硬比特码字所执行的迭代解码操作可称为硬解码(Hard decoding)操作。
在本实施例中，每当错误检查与校正电路214完成对一笔所述码字所执行的一轮迭代解码操作，错误检查与校正电路214可获得对应所述码字的已解码码字与对应所述已解码码字的校验子。错误检查与校正电路214可根据校验子来判断当下所执行的所述迭代解码操作是解码成功或解码失败。
若解码失败，错误检查与校正电路214可根据所统计的对所述码字所执行的迭代解码操作的总次数与预设迭代次数门槛值来判断是否需再次执行后续的一或多次的迭代操作。若所述总次数大于所述迭代次数门槛值，错误检查与校正电路214会判定所述码字的预设解码操作(预设解码操作可包括一或多个迭代解码操作)是失败的，并且输出最后所获得的已解码码字与对应的校验子；若所述总次数不大于所述预设迭代次数门槛值，错误检查与校正电路214会利用所获得的已解码码字与对应的校验子来再次执行新一轮的迭代解码操作。厂商可根据需求自行设定迭代次数门槛值，本发明不限于此。
在每一次(每一轮)的迭代解码操作的最后，错误检查与校正电路214会计算对应当前最新获得的已解码码字的校验子，以判断此次的迭代解码操作是否成功。若解码成功(解码后所产生的码字为正确，即，有效码字)，则结束本次的迭代操作并且也结束对此码字的预设解码操作；若解码失败(解码后所产生的码字为错误，即，无效码字)，则在所述总次数不大于所述预设迭代次数门槛值的情况下，结束本次的迭代操作并且重新开始新的一次(下一轮)的迭代操作。
更详细来说，于每次迭代解码操作中，错误检查与校正电路214会判断对应所述已解码码字的校验子的多个比特值是否皆为零。若所述校验子的多个比特值皆为零(即，“0”)，错误检查与校正电路214判定所述已解码码字为正确的，完成本次的迭代解码操作，完成对应所述码字的预设解码操作，并且输出为有效码字的所述已解码码字，进而完成对应所述原始码字的读取操作。
反之，若所述校验子的所述多个比特值不皆为零(即，具有一或多个为“1”的比特值)，错误检查与校正电路214判定所述已解码码字为错误的，并且结束本次的迭代解码操作及所述码字的预设解码操作。
在本实施例中，错误检查与校正电路214还会根据每个校验子的比特值“1”的总数目(亦可称，第一比特值总数；第一比特值为“1”)来识别每个校验子的大小。换句话说，错误检查与校正电路214会识别具有越大第一比特值总数的校验子为越大的校验子。在一实施例中，错误检查与校正电路214会识别校验子缓冲区中的多个校验子各自的比特值“1”的总数目(第一比特值总数)，以找出所述多个校验子中具有最小第一比特值总数的最小校验子。所述校验子缓冲区可被规划于缓冲存储器218中，或是被规划于读取辅助电路单元215或错误检查与校正电路214的缓冲存储器中。
应注意的是，上述的说明仅用于解释原始码字、已解码码字与对应的校验子的对应关系，其他关于低密度奇偶检查码算法的迭代解码操作、原始码字、校验子、已解码码字的细节并非本发明的技术方案，不赘述于此。
在一实施例中，存储控制器210还包括缓冲存储器218与电源管理电路219。缓冲存储器是耦接至处理器211并且用以暂存来自于主机***10的数据与指令、来自于可复写式非易失性存储器模块220的数据或其他用以管理存储装置20的***数据(如，对数似然比表、信心表)，以让处理器211可快速地从缓冲存储器218中存取所述数据、指令或***数据。电源管理电路219是耦接至处理器211并且用以控制存储装置20的电源。
在本实施例中，读取辅助电路单元215包括软信息管理电路2151与信心表管理电路2152。所述读取辅助电路单元215用以对多个字线的特定实体页面来执行读取辅助操作。更具体来说，处理器211可在特定的时间点来选择可复写式非易失性存储器模块220的属于多个实体单元的多个字线的其中的一个字线(亦称，目标字线)，并且指示读取辅助电路单元215来对此目标字线进行读取辅助操作。
举例来说，所述特定的时间点包括但不限于：(1)解码操作失败时；(2)对物理状态较差的字线(例如，抹除次数较多、读取次数较多、久存时间(retention time)较长或错误比特数较多的字线)进行读取操作时；(3)从一字线所读取的数据的错误比特数超过一错误比特数门槛值时；(4)执行对目标字线的一般读取操作时。
为了方便说明本发明可利用读取重试操作(Read retry operation)的结果及对应的技术手段与益处，以下的实施例是假设目标字线的目标实体页面被存储控制器210所选择，以执行一般读取操作且对应地执行后续的读取重试操作。应注意的是，被选择的目标字线已存储数据，即，已被程序化数据。在本实施例中，所述已存储数据并非厂商或是***预先设定的已知数据或验证数据。例如，所述已存储数据为使用者数据。
在本实施例中，读取辅助电路单元215可对目标字线的目标实体页面执行一般读取操作或是读取重试操作，以经由使用对应一般读取操作的预设读取电压(亦称，预设转换读取电压)获得所述目标字线的多个目标存储单元各自的目标实体页面的存储状态。一个实体页面的预设读取电压为用以区分所述实体页面的多个存储单元的存储状态的预设转换读取电压。一般来说，理想上的预设转换读取电压会比特所述实体页面的所有存储单元的多个临界电压分布的交界处。
读取辅助电路单元215可对所述目标实体页面执行读取重试操作，以经由使用对应所述预设读取电压的调整读取电压(亦称，调整转换读取电压)获得所述目标字线的多个目标存储单元各自的目标实体页面的另一存储状态。所述调整读取电压与所述预设读取电压之间具有电压差。所述调整读取电压可根据读取重试操作的读取重试索引码与所述预设读取电压而被预先设计。所述调整读取电压亦可根据预设电压偏离值与所述预设取电压来产生，其中所述调整读取电压可为所述预设读取电压减去所述预设电压偏离值或加上所述预设电压偏离值。以下说明每个实体页面的存储状态与对应的转换读取电压的概念。
在本实施例中，如上所述，目标字线的存储有数据。具体来说，每个字线的多个存储单元可具有一或多个实体页面(每个实体页面存储一个比特值)，并且每个存储单元用以被程序化以存储对应不同的多个格雷码(Gray Code)态样的其中之一的比特值，并且所述格雷码态样的总数为P，其中每一个格雷码态样所存储的比特值的总数目会等于每一个存储单元所具有的实体页面的总数目。P为大于2的一第一预定正整数，并且P的数值会依据所述可复写式非易失性存储器模块220的类型而被预先设定。例如，若可复写式非易失性存储器模块220为MLC，则P＝4，并且每一个格雷码态样所存储的比特值的总数目会等于2；若可复写式非易失性存储器模块220为SLC，则P＝2，并且每一个格雷码态样所存储的比特值的总数目会等于1；若可复写式非易失性存储器模块220为QLC，则P＝16，并且每一个格雷码态样所存储的比特值的总数目会等于4。
为了统一说明，本实施例是以三阶存储单元型快闪存储器模块为例，并且目标字线的多个存储单元可存储有分别对应8个格雷码态样(P＝8)的比特值，并且每一个格雷码态样所存储的比特值的总数目会等于3。以下先配合图3A来说明所述多个格雷码态样的细节。
图3A为根据本发明的一实施例所示出的第一读取电压态样(1/2/4)的临界电压分布及对应的格雷码态样的示意图。由于本实施例是以为三阶存储单元NAND型快闪存储器模块的可复写式非易失性存储器模块220做例子来说明，其中P等于8(即，23)。三阶存储单元NAND型快闪存储器模块的每一存储单元具有三个实体页面来分别存储比特数据，所述每一存储单元包括各自可存储一个比特值的下实体页面(Lower Physical Page，L)、中实体页面(Middle Physical Page，M)与上实体页面(Upper Physical Page，U)。假设处理器211经由预设读取电压组V(i)的多个转换读取电压V(i)1～V(i)7读取三阶存储单元NAND型快闪存储器模块的目标字线的多个存储单元(多个目标存储单元)，并且藉此识别出所述多个存储单元所存储的不同比特值(分别对应不同格雷码态样的比特值)。每一存储单元中的栅极电压可依据预设读取电压组V(i)中的转换读取电压V(i)1～V(i)7而区分为8种格雷码态样，如“L:1M:1U:1”、“L:1M:1U:0”、“L:1M:0U:0”、“L:1M:0U:1”、“L:0M:0U:1”、“L:0M:0U:0”、“L:0M:1U:0”与“L:0M:1U:1”的8种格雷码态样(“L:”表示下实体页面的比特值；“M:”表示中实体页面的比特值；“U:”表示上实体页面的比特值)。所述8种格雷码态样亦可表示为“111”、“110”、“100”、“101”、“001”、“000”、“010”与“011”，8种比特值组合，其中每个比特值组合中的比特值的先后排序是依据下、中、上实体页面的顺序。也就是说，经由分别施加读取电压组V(i)的不同电压值的读取电压V(i)1～V(i)7至目标字线的一个存储单元上，处理器211可根据判断所述存储单元的通道是否导通而分别判定出所述存储单元所存储的比特值(亦称，比特数据或读取比特值)对应不同的多个格雷码态样(“111”、“110”、“100”、“101”、“001”、“000”、“010”与“011”)的其中之一(即，经由使用预设读取电压组V(i)来从目标字线的一个存储单元读取出读取比特值)。
在本实施例中，字线的临界电压分布可依据对应的转换读取电压来被划分为多个临界电压分布区域。所述多个临界电压分布区域与所述多个格雷码态样为一对一的映射关系。请参照图3A，临界电压分布区域G1对应格雷码态样“111”；临界电压分布区域G2对应格雷码态样“110”；临界电压分布区域G3对应格雷码态样“100”；临界电压分布区域G4对应格雷码态样“101”；临界电压分布区域G5对应格雷码态样“001”；临界电压分布区域G6对应格雷码态样“000”；临界电压分布区域G7对应格雷码态样“010”；临界电压分布区域G8对应格雷码态样“011”。此外，在本实施例中，若一个存储单元的存储状态所对应的格雷码态样为“011”，此存储单元可被视为属于临界电压分布区域G8，或此存储单元的临界电压分布可被视为属于临界电压分布区域G8。
应注意的是，根据可复写式非易失性存储器模块220的存储单元可具有的多个格雷码态样的总数目(在此例子中，为8)，处理器211可决定预设读取电压组的所述多个转换读取电压的总数目，其中预设读取电压组的所述多个转换读取电压的总数目为所述多个格雷码态样的总数目减一(在此例子，为7，即，P-1＝8-1＝7)。此外，所述多个临界电压分布区域的总数目也等于所述多个格雷码态样的总数目。
更详细来说，一个存储单元所存储的对应一种格雷码态样的存储状态(亦称，格雷码)可经由所述存储单元的下实体页面的存储状态(SL)、下实体页面的存储状态(SM)与上实体页面的存储状态(SU)来依序组合而成(如，图3A的多个箭头所示)。
在本实施例中，转换读取电压V(i)4用以区分下实体页面的存储状态SL1(“1”)与SL2(“0”)；转换读取电压V(i)2与V(i)6用以区分中实体页面的存储状态SM1(“1”)、SM2(“0”)与SM3(“1”)；转换读取电压V(i)1、V(i)3、V(i)5、V(i)7用以区分上实体页面的存储状态SU1(“1”)、SU2(“0”)、SU3(“1”)、SU4(“0”)与SU5(“1”)。
在本实施例中，字线的临界电压分布可依据对应的转换读取电压来被划分为多个临界电压分布区域。所述多个临界电压分布区域与所述多个格雷码态样为一对一的映射关系。请参照图3A，临界电压分布区域G1对应格雷码态样“111”；临界电压分布区域G2对应格雷码态样“110”；临界电压分布区域G3对应格雷码态样“100”；临界电压分布区域G4对应格雷码态样“101”；临界电压分布区域G5对应格雷码态样“001”；临界电压分布区域G6对应格雷码态样“000”；临界电压分布区域G7对应格雷码态样“010”；临界电压分布区域G8对应格雷码态样“011”。此外，在本实施例中，若一个存储单元的存储状态所对应的格雷码态样为“011”，此存储单元可被视为属于临界电压分布区域G8，或此存储单元的临界电压分布可被视为属于临界电压分布区域G8。
处理器211(或读取辅助电路单元215)可使用预设读取电压组中对应下实体页面、中实体页面与上实体页面的转换读取电压来依序读取字线，以获得所述字线的多个存储单元的下实体页面、中实体页面与上实体页面的存储状态，进而获得所述多个存储单元的格雷码。举例来说，假设处理器211(或读取辅助电路单元215)使用预设读取电压组V(i)来读取字线以获得所述字线的多个存储单元的多个格雷码。处理器211(或读取辅助电路单元215)先经由使用转换读取电压V(i)4来识别出所有存储单元的下实体页面的存储状态是存储状态SL1或存储状态SL2；接着，处理器211(或读取辅助电路单元215)再经由使用转换读取电压V(i)2、V(i)6来识别出此些存储单元的中实体页面的存储状态是存储状态SM1、存储状态SM2或存储状态SM3；接着，处理器211(或读取辅助电路单元215)再经由使用转换读取电压V(i)1、V(i)3、V(i)5、V(i)7来识别出此些存储单元的上实体页面的存储状态是存储状态SU1、存储状态SU2、存储状态SU3、存储状态SU4或存储状态SU5。如此一来，处理器211(或读取辅助电路单元215)可识别出所有存储单元的下实体页面、中实体页面及上实体页面的存储状态，进而识别出所有存储单元所存储的格雷码。
此外，具有上述多个实体页面与对应的转换读取电压数目的特性的可复写式非易失性存储器模块220亦可被视为具有第一读取电压态样(1/2/4)的可复写式非易失性存储器模块220(三阶存储单元NAND型快闪存储器模块)。所述“1/2/4”分别对应至“下实体页面/中实体页面/上实体页面”所具有的转换读取电压的总数目。本发明并不限定于第一读取电压态样的可复写式非易失性存储器模块220，本发明所提供的数据读取方法、存储控制器与存储装置亦可适用于其他读取电压态样的可复写式非易失性存储器模块220。以下利用图3B来说明。
图3B为根据本发明的一实施例所示出的第二读取电压态样(2/3/2)的临界电压分布及对应的格雷码态样的示意图。请参照图3B，针对为第二读取电压态样(2/3/2)的可复写式非易失性存储器模块220(三阶存储单元NAND型快闪存储器模块)，读取电压V(i)1与V(i)5用以区分下实体页面的存储状态SL1(“1”)、SL2(“0”)与SL3(“1”)；读取电压V(i)2、V(i)4与V(i)6用以区分中实体页面的存储状态SM1(“1”)、SM2(“0”)、SM3(“1”)与SM4(“0”)；读取电压V(i)3与V(i)7用以区分上实体页面的存储状态SU1(“1”)、SU2(“0”)与SU3(“1”)。所述“2/3/2”分别对应至“下实体页面/中实体页面/上实体页面”所具有的转换读取电压的总数目。
第二读取电压态样(2/3/2)的可复写式非易失性存储器模块220的每一存储单元中的栅极电压可依据预设读取电压组V(i)中的转换读取电压V(i)1～V(i)7而区分为8种格雷码态样，如“L:1M:1U:1”、“L:0M:1U:1”、“L:0M:0U:1”、“L:0M:0U:0”、“L:0M:1U:0”、“L:1M:1U:0”、“L:1M:0U:0”与“L:1M:0U:1”的8种格雷码态样。所述8种格雷码态样亦可表示为“111”、“110”、“100”、“101”、“001”、“000”、“010”与“011”，8种比特值组合，其中每个比特值组合中的比特值的先后排序是依据存储单元的下、中、上实体页面的存储状态的顺序。
此外，请参照图3B，临界电压分布区域G1对应格雷码态样“111”；临界电压分布区域G2对应格雷码态样“011”；临界电压分布区域G3对应格雷码态样“001”；临界电压分布区域G4对应格雷码态样“000”；临界电压分布区域G5对应格雷码态样“010”；临界电压分布区域G6对应格雷码态样“110”；临界电压分布区域G7对应格雷码态样“100”；临界电压分布区域G8对应格雷码态样“101”。此外，在本实施例中，若一个存储单元的存储状态所对应的格雷码态样为“011”，此存储单元可被视为属于临界电压分布区域G8，或此存储单元的临界电压分布可被视为属于临界电压分布区域G2。
在本实施例中，字线的多个存储单元的实体页面的临界电压分布相较于预设的临界电压分布可能会发生偏移的现象。由于临界电压分布的偏移，原本对应于多个实体页面的预设的临界电压的预设的转换读取电压已经不再适合用以区分对应的实体页面的存储状态。换言之，在此情况下，原本所读取且识别的实体页面的多个存储单元所存储的多个读取比特值(亦称，读取码字)会失真，并且会导致对应的解码操作失败。此时，处理器211会执行读取重试操作，以使用不同于预设读取电压的调整读取电压来读取所述实体页面且获得所述实体页面的多个读取比特值(亦称，调整码字)，并且尝试去解码所述调整码字。若对应所述调整码字的解码操作失败(如，对应所述调整码字的)，读取辅助电路单元215可利用所述读取码字与所述调整码字以及对应所述读取码字与所述调整码字的多个校验子来识别所述实体页面的所述多个存储单元的软信息与对应的信心度，并且错误检查与校正电路214可通过所述多个存储单元各自的信心度与软信息来进行预设解码操作(低密度奇偶检查码解码操作)。以下利用图2来详细说明。
图2是根据本发明的一实施例所示出的数据读取方法的流程图。请参照图2，在步骤S21中，处理器211选择目标字线的目标实体页面，以对所述目标实体页面所存储的目标码字执行读取操作。具体来说，目标实体页面的选择方式与时机点已经详述于上，不赘述于此。在一实施例中，处理器211可根据从主机***10所接收的读取指令所指示的逻辑地址来查找对应所述逻辑地址的实体地址，并且选择对应所述实体地址的所述目标实体页面来执行读取操作。
接着，在步骤S22中，读取辅助电路单元215(或软信息管理电路2151)使用对应所述目标实体页面的预设读取电压来读取所述目标实体页面，以获得对应所述目标实体页面的读取码字，并且所述错误检查与校正电路214对所述读取码字执行预设解码操作，以获得对应所述读取码字的多个读取码字校验子，其中所述读取码字被存储于码字缓冲区，并且所述多个读取码字校验子中的最先者被存储于校验子缓冲区。
举例来说，假设目标实体页面为下实体页面，如图3A所示，读取辅助电路单元215(或软信息管理电路2151)可使用对应所述下实体页面的预设读取电压V(1)4来读取所述下实体页面，以获得目标字线的多个目标存储单元各自的下实体页面的存储状态。所述多个目标存储单元的下实体页面的多个存储状态可构成对应所述下实体页面的读取码字。
接着，所述错误检查与校正电路214对所述读取码字执行预设解码操作。如上述，所述错误检查与校正电路214对所述读取码字执行多个迭代解码操作，并且获得对应所述多个迭代解码操作的多个校验子(亦称，读取码字校验子)。所述多个迭代解码操作的总数目不超过迭代次数门槛值。所述错误检查与校正电路214可依据所述多个迭代解码操作的执行顺序而依序获得所述多个读取码字校验子。所述读取辅助电路单元215(或软信息管理电路2151)可将所述多个读取码字校验子中排序最前的读取码字校验子(所述多个读取码字校验子中的最先者)存储至校验子缓冲区，并且将所述读取码字存储至码字缓冲区。所述多个读取码字校验子中的最先者为对所述读取码字执行第一次迭代解码操作后所获得的校验子。本发明并不限定于所述校验子缓冲区与所述码字缓冲区的配置位置。例如，在一实施例中，所述校验子缓冲区或所述码字缓冲区可被配置于所述读取辅助电路单元215的缓冲存储器中。
此外，如上述，所述错误检查与校正电路214可根据判断所述多个读取码字校验子中的最后者(所述多个读取码字校验子中排序最后的读取码字校验子)的多个比特值是否皆为零来判断对应所述读取码字的预设解码操作是否成功。
在步骤S23中，反应于判定所述多个读取码字校验子中的最后者的多个比特值不皆为零，所述处理器211使用对应所述预设读取电压的第一调整读取电压来再次读取所述目标实体页面，以获得对应所述目标实体页面的第一调整码字，并且所述错误检查与校正电路214对所述第一调整码字执行所述预设解码操作，以获得对应所述第一调整码字的多个第一调整码字校验子，其中所述第一调整码字被存储于所述码字缓冲区，并且所述多个第一调整码字校验子中的最先者被存储于所述校验子缓冲区。
具体来说，反应于判定所述多个读取码字校验子中的最后者的多个比特值不皆为零(即，判定对应所述读取码字的预设解码操作失败/不成功)，所述处理器211执行对应所述目标实体页面的读取重试操作。在所述读取重试操作中，所述处理器211使用对应所述预设读取电压的第一调整读取电压来再次读取所述目标实体页面，以获得对应所述目标实体页面的第一调整码字。
接着，所述错误检查与校正电路214对所述第一调整码字执行预设解码操作。如上述，所述错误检查与校正电路214对所述第一调整码字执行多个迭代解码操作，并且获得对应所述多个迭代解码操作的多个校验子(亦称，第一调整码字校验子)。所述错误检查与校正电路214可依据所述多个迭代解码操作的执行顺序而依序获得所述多个第一调整码字校验子。所述读取辅助电路单元215(或软信息管理电路2151)可将所述多个第一调整码字校验子中排序最前的校验子(所述多个第一调整码字校验子中的最先者)存储至校验子缓冲区，并且将所述第一调整码字存储至码字缓冲区。所述多个第一调整码字校验子中的最先者为对所述第一调整码字执行第一次迭代解码操作后所获得的校验子。此时，所述校验子缓冲区存储有对应所述第一调整码字的所述第一调整码字校验子与对应所述读取码字的所述读取码字校验子；所述码字缓冲区存储有所述第一调整码字与所述读取码字。应注意的是，在本实施例中，码字缓冲区用以存储每个读取电压所读取出的原始码字(尚未经过解码操作的码字)，并且校验子缓冲区用以存储对所述码字缓冲区中的多个原始码字执行第一次迭代解码操作所获得的多个校验子。
所述错误检查与校正电路214可根据判断所述多个第一调整码字校验子中的最后者(所述多个第一调整码字校验子中排序最后的第一调整码字校验子)的多个比特值是否皆为零来判断对应所述第一调整码字的预设解码操作是否成功。若皆为零，所述错误检查与校正电路214判定对应所述第一调整码字的预设解码操作为成功；若不皆为零，所述错误检查与校正电路214判定对应所述第一调整码字的预设解码操作为不成功(失败)(亦表示，所述读取重试操作失败)，并且执行步骤S24。
值得一提的是，反应于判定所述多个读取码字校验子中的所述最后者的所述多个比特值皆为零，所述错误检查与校正电路214识别对应所述多个读取码字校验子中的所述最后者的已解码读取码字为所述读取操作的所述有效码字，并且完成所述读取操作。此外，反应于判定所述多个第一调整码字校验子中的所述最后者的所述多个比特值皆为零，所述错误检查与校正电路214识别对应所述多个第一调整码字校验子中的所述最后者的已解码第一调整码字为对应所述读取操作的所述有效码字，并且完成所述读取操作。
在步骤S24中，反应于判定所述多个第一调整码字校验子中的最后者的多个比特值不皆为零，所述读取辅助电路单元215(或软信息管理电路2151)根据所述码字缓冲区中对应所述读取操作的多个码字来产生所述多个目标存储单元各自的软信息。
具体来说，在本实施例中，软信息管理电路2151识别所述校验子缓冲区的所述多个校验子中具有最小的比特值“1”的总数目的最小校验子。
接着，所述软信息管理电路2151选择所述码字缓冲区的所述多个码字中对应所述最小校验子的码字以设定所选择的所述码字为对应所述多个目标存储单元的所述硬比特码字，并且将所述码字缓冲区的所述多个码字中未被选择的剩余的码字设定为对应所述多个目标存储单元的所述软比特码字。
最后，软信息管理电路2151使用所述硬比特码字与所述软比特码字来组成所述多个目标存储单元各自的所述软信息。
图4A为根据本发明的一实施例所示出的为第一下降态样的多个校验子的大小相对关系的示意图。图6A为根据本发明的一实施例所示出的设定对应第一下降态样与具有1个转换读取电压的目标实体页面的多个预设信心度的示意图。
请参照图4A与图6A，假设目标实体页面为下实体页面，并且所述读取辅助电路单元215先使用了对应下实体页面的预设读取电压V(1)4来读取下实体页面，并且获得了读取码字与对应的读取码字校验子411；以及使用了对应预设读取电压V(1)4的第一调整读取电压V(2)4来读取下实体页面，并且获得了第一调整码字与对应的第一调整码字校验子412。所述读取码字校验子411与第一调整码字校验子412被存储在校验子缓冲区中。
此外，软信息管理电路2151可识别所述读取码字校验子411的第一比特值数目(比特值“1”的总数目)为“SN1”，以及所述第一调整码字校验子412的第一比特值数目为“SN2”(SN2>SN1)。
由于所述读取码字校验子411的第一比特值数目为最小的，软信息管理电路2151可选择/识别所述读取码字校验子411为最小校验子，并且将对应所述读取码字校验子411的读取码字设定为硬比特码字。接着，软信息管理电路2151将校验子缓冲区中的剩余的校验子，即，第一调整码字校验子412设定为软比特码字。
如图6A所示，软信息管理电路2151可将所述硬比特码字与所述软比特码字组合所述目标实体页面的多个目标存储单元读的多个软信息。也就是说，针对某一个存储单元，软信息管理电路2151可于硬比特码字中识别到对应此存储单元的读取比特值，并且将此读取比特值识别为此存储单元的硬比特值；于软比特码字中识别到对应此存储单元的读取比特值，将此读取比特值识别为此存储单元的软比特值。接着，软信息管理电路2151将所述硬比特值结合所述软比特值以获得所述存储单元的软信息。应注意的是，在一实施例中，若有多个软比特码字，软信息管理电路2151会依据所述软比特码字所对应的读取电压与硬比特码字的读取电压之间的绝对电压差，由小至大进行排序，并且依序选择所述多个软比特码字来组合软信息(如，对应最小绝对电压差的软比特码字会先被选择来组合软信息)。
在本实施例中，通过一个目标存储单元的软信息，软信息管理电路2151可识别出所述目标存储单元所属的临界电压分布区域与目标实体页面的转换读取电压之间的电压相对关系。
例如，假设软信息管理电路2151欲识别第一目标存储单元(其软信息为“1 0”)所属的临界电压分布区域以及所述第一目标存储单元与下实体页面的转换读取电压V(1)4之间的电压相对关系。软信息管理电路2151可通过识别第一目标存储单元的软信息“1 0”，识别所述第一目标存储单元属于读取电压V(1)4与读取电压V(2)4之间的临界电压分布区域R61。又例如，具有软信息“1 1”的另一目标存储单元会被识别为属于临界电压分布区域R62；具有软信息“0 0”的又另一目标存储单元会被识别为属于临界电压分布区域R63。在本实施例中，由于越接近转换读取电压的存储单元所存储的读取比特值具有较高的误判机率，最接近转换读取电压的存储单元的信心度会最低，并且最远离转换读取电压的存储单元的信心度会最高。在上述的临界电压分布区域R61～R63中，属于临界电压分布R61的第一目标存储单元，相较于属于临界电压分布区域R62的另一目标存储单元还接近转换读取电压V(1)4。基此，属于临界电压分布R61的第一目标存储单元(即，具有软信息“1 0”的存储单元)的信心度会被设定为较小的绝对值(如，|A|)；属于临界电压分布R62的另一目标存储单元(即，具有软信息“1 1”的存储单元)的信心度会被设定为较大的绝对值(如，|B|)。另一方面，因为具有软信息“0 0”的又另一目标存储单元所属的临界电压分布区域R63的范围是从转换读取电压V(1)4的电压值至无限大的电压值。软信息“0 0”的信心度的绝对值(如，|X|)可根据一个范围区间来被设定。所述范围区间的最大值为|B|，最小值为|A|。在一实施例中，X可被设定为A与B的平均值。应注意的是，由于软信息态样“0 1”并不属于对应转换读取电压V(1)4。所以软信息态样“0 1”不会被记录至对应的信心表中，或是软信息态样“0 1”所对应的预设信心度可直接被设定为“0”。
在获得所述多个目标存储单元各自的软信息后，在步骤S25中，读取辅助电路单元215(或信心表管理电路2152)可根据所述校验子缓冲区中的多个校验子之间的大小相对关系从对应所述目标实体页面的多个信心表中识别对应所述大小相对关系的目标信心表，其中所述多个信心表分别对应多个态样的大小相对关系，并且多个信心表各自具有分别对应多个软信息态样的多个预设信心度。
具体来说，在本实施例中，信心表管理电路2152(或软信息管理电路2151)可判断校验子缓冲区中的多个校验子之间的大小相对关系是否为多个态样的其中之一。所述多个态样还可依据校验子缓冲区中的所述多个校验子的总数目来进一步被分类。若所述多个校验子的总数目为2(如，对应读取码字的读取码字校验子与对应第一调整码字的第一调整码字校验子)，这2个校验子之间的大小相对关系的多个态样包括第一下降态样、第一上升态样与水平态样，其中所述2个校验子可被分类为对应经由较低读取电压所读取的码字的左校验子，以及对应经由较高读取电压所读取的码字的右校验子。更详细来说，若所述左校验子的比特值“1”的总数目大于所述右校验子的比特值“1”的总数目，所述大小相对关系被识别为所述第一下降态样，其中所述右校验子被识别为最小校验子；若所述右校验子的比特值“1”的总数目大于所述左校验子的比特值“1”的总数目，所述大小相对关系被识别为所述第一上升态样，其中所述左校验子被识别为最小校验子；若所述右校验子的比特值“1”的总数目与所述左校验子的比特值“1”的总数目之间的差值小于校验子差异门槛值，并且所述右校验子的比特值“1”的所述总数目与所述左校验子的比特值“1”的所述总数目皆小于校验子门槛值，所述大小相对关系被识别为所述水平态样，其中所具有较小的比特值“1”的总数目的校验子被识别为最小校验子。此外，信心表管理电路2152可设计分别对应所述第一下降态样、所述第一上升态样以及所述水平态样的多个信心表。
另一方面，若所述多个校验子的总数目为3(如，对应读取码字的读取码字校验子、对应第一调整码字的第一调整码字校验子与对应第二调整码字的第二调整码字校验子)，这3个校验子之间的大小相对关系的多个态样包括第二下降态样、第二上升态样与勾状态样，其中所述3个校验子可被分类为对应经由较低读取电压所读取的码字的左校验子、对应经由较高读取电压所读取的码字的右校验子，以及对应经由中间的读取电压所读取的码字的中间校验子。更详细来说，若所述左校验子的比特值“1”的总数目大于所述中间校验子的比特值“1”的总数目，并且所述中间校验子的比特值“1”的总数目大于所述右校验子的比特值“1”的总数目，所述大小相对关系被识别为所述第二下降态样，其中所述右校验子被识别为最小校验子；若所述右校验子的比特值“1”的总数目大于所述中间校验子的比特值“1”的总数目，并且所述中间校验子的比特值“1”的总数目大于所述左校验子的比特值“1”的总数目，所述大小相对关系被识别为所述第二上升态样，其中所述左校验子被识别为最小校验子；若所述中间校验子的比特值“1”的总数目少于所述左校验子的比特值“1”的总数目，并且所述中间校验子的比特值“1”的总数目少于所述右校验子的比特值“1”的总数目，所述大小相对关系被识别为所述勾状态样，其中所述中间校验子被识别为最小校验子。此外，信心表管理电路2152可设计分别对应所述第二下降态样、所述第二上升态样以及所述勾状态样的多个信心表。以下利用多个附图来进一步说明所述多个态样的判断/识别方式。
请参照图4A，如例子<EX41>所示，假设目标实体页面(如，下实体页面)具有1个转换读取电压(如，预设读取电压V(1)4)，软信息管理电路2151对目标实体页面进行两次读取(分别使用预设读取电压V(1)4与对应预设读取电压V(1)4所产生的向左调整的第一调整读取电压V(2)4)，并且经由对应的预设解码操作获得对应预设读取电压V(1)4的读取码字与读取码字校验子以及对应第一调整读取电压V(2)4的第一调整码字与第一调整码字校验子。此外，对应经由所述预设读取电压V(1)4所获得的读取码字的读取码字校验子412的比特值“1”的总数目(第一比特值总数)为“SN2”；对应经由所述第一调整读取电压V(2)4所获得的第一调整码字的第一调整码字校验子411的第一比特值总数为“SN1”，其中“SN2”大于“SN1”。由于在由左往右的方向中，校验子412、411的大小是呈现下降的趋势，信心表管理电路2152(或软信息管理电路2151)会判断校验子411、412的大小相对关系为第一下降态样。应注意的是，由于预设读取电压V(1)4较靠近两个临界电压分布的交界，对应的读取码字会更为正确(即，对应的校验子的第一比特值总数会较小)。
相似地，如例子<EX42>所示，假设目标实体页面(如，下实体页面)具有1个转换读取电压(如，预设读取电压V(1)4)，并且软信息管理电路2151进行两次读取(分别使用预设读取电压V(1)4与对应预设读取电压V(1)4所产生的向右调整的第一调整读取电压V(2)4)。对应经由所述预设读取电压V(1)4所获得的读取码字的读取码字校验子421的第一比特值总数为“SN1”；对应经由所述第一调整读取电压V(2)4所获得的第一调整码字的第一调整码字校验子422的第一比特值总数为“SN2”。由于在由左往右的方向中，校验子421、422的大小是呈现下降的趋势，信心表管理电路2152(或软信息管理电路2151)会判断校验子421、422的大小相对关系为第一下降态样。值得一提的是，在一实施例中，信心表管理电路2152(或软信息管理电路2151)会判断所述“SN2”与“SN1”之间的绝对差值是否大于差异门槛值。若大于差异门槛值，信心表管理电路2152(或软信息管理电路2151)再判断是否为第一上升态样或是第一下降态样。
图4B为根据本发明的一实施例所示出的为第一上升态样的多个校验子的大小相对关系的示意图。
请参照图4B，如例子<EX43>所示，假设软信息管理电路2151分别使用预设读取电压V(1)4与第一调整读取电压V(2)4对目标实体页面进行两次读取。此外，对应经由所述预设读取电压V(1)4所获得的读取码字的读取码字校验子431的第一比特值总数为“SN2”；对应经由所述第一调整读取电压V(2)4所获得的第一调整码字的第一调整码字校验子432的第一比特值总数为“SN1”，其中“SN2”大于“SN1”。由于在由左往右的方向中，校验子432、431的大小是呈现上升的趋势，信心表管理电路2152(或软信息管理电路2151)会判断校验子411、412的大小相对关系为第一上升态样。相似地，例子<EX44>是另外一个第一上升态样的例子。对应所述预设读取电压V(1)4的读取码字校验子441的第一比特值总数“SN1”小于对应所述第一调整读取电压V(2)4的第一调整码字校验子442的第一比特值总数“SN2”，读取码字校验子441与第一调整码字校验子442的大小是呈现上升的趋势。读取码字校验子441与第一调整码字校验子442会被识别为第一上升态样。
应注意的是，在一实施例中，若校验子缓冲区内的所述多个校验子各自的第一比特值总数之间的绝对差值不大于所述差异门槛值且皆小于校验子门槛值，信心表管理电路2152(或软信息管理电路2151)会判定所述多个校验子为水平态样。
图4C为根据本发明的一实施例所示出的为水平态样的多个校验子的大小相对关系的示意图。请参照图4C，如例子<EX45>所示，假设目标实体页面(如，下实体页面)具有1个转换读取电压(如，预设读取电压V(1)4)，软信息管理电路2151分别使用预设读取电压V(1)4与第一调整读取电压V(2)4对目标实体页面进行两次读取，并且经由对应的预设解码操作获得对应预设读取电压V(1)4的读取码字与读取码字校验子以及对应第一调整读取电压V(2)4的第一调整码字与第一调整码字校验子。此外，对应所述预设读取电压V(1)4的读取码字校验子451的第一比特值总数为“SN3”；对应所述第一调整读取电压V(2)4的第一调整码字校验子452的第一比特值总数为“SN1”。在此例子中，信心表管理电路2152识别“SN3”大于“SN1”，“SN3”与“SN1”之间的绝对差值不大于所述差异门槛值且“SN3”与“SN1”皆小于校验子门槛值。此时，信心表管理电路2152会判定所述读取码字校验子451与所述第一调整码字校验子452之间的大小相对关系为水平态样(上升或下降的趋势不明显)。应注意的是，在此例子中，信心表管理电路2152会推测所述读取码字校验子451所对应的预设读取电压V(1)4与第一调整码字校验子452所对应的第一调整读取电压V(1)2都接近了两个临界电压分布的交界，并且信心表管理电路2152会推测最佳转换读取电压应该被设定至预设读取电压V(1)4与第一调整读取电压V(1)2之间。
相似地，如例子<EX46>所示，对应所述预设读取电压V(1)4的读取码字校验子461的第一比特值总数“SN3”与对应所述第一调整读取电压V(2)4的第一调整码字校验子462的第一比特值总数“SN1”之间的绝对差值不大于所述差异门槛值，并且第一比特值总数“SN1”、“SN3”皆小于校验子门槛值。读取码字校验子461与第一调整码字校验子462会被识别为水平态样。
值得一提的是，对于水平态样的多个校验子，由于对应的多个读取电压会非常接近临界电压分布的交界，所以信心表管理电路2152会认为对应所述多个读取电压之间的临界电压分布区域的存储单元的读取比特值是不可靠的，并且信心表管理电路2152会将对应所述临界电压分布区域的软信息的预设信心度设定为特殊值(请见之后关于图8A的说明)。
上述的例子仅说明对应两个读取电压的两个校验子的大小相对关系的多个态样。此外，对于三个读取电压的三个校验子的大小相对关系的多个态样，将利用图5A～图5C来说明。
在一实施例中，上述步骤S24还可包括下列步骤：反应于判定所述多个第一调整码字校验子中的最后者的多个比特值不皆为零，所述读取辅助电路单元215(或软信息管理电路2151)根据所述预设读取电压、所述第一调整读取电压与对应的多个校验子来产生第二调整读取电压。软信息管理电路2151可计算所述第一调整读取电压减所述预设读取电压所获得的电压差值，其中反应于所述校验子缓冲区中的对应所述第一调整读取电压的校验子的比特值“1”的总数目小于对应所述预设读取电压的校验子的比特值“1”的总数目，所述读取辅助电路单元将所述第一调整读取电压加上所述电压差值以产生所述第二调整读取电压，其中反应于所述校验子缓冲区中的对应所述第一调整读取电压的校验子的比特值“1”的总数目大于对应所述预设读取电压的校验子的比特值“1”的总数目，所述读取辅助电路单元将所述预设读取电压减所述电压差值以产生所述第二调整读取电压。在一实施例中，反应于所述校验子缓冲区中的对应所述第一调整读取电压的校验子的比特值“1”的总数目与对应所述预设读取电压的校验子的比特值“1”的总数目之间的绝对差值小于差异门槛值，且所述校验子缓冲区中的对应所述第一调整读取电压的校验子的比特值“1”的总数目与对应所述预设读取电压的校验子的比特值“1”的总数目皆小于校验子门槛值，计算所述预设读取电压与所述第一调整读取电压的平均值为所述第二调整读取电压(因为所述预设读取电压与所述第一调整读取电压可能已经接近目标页面的最佳转换读取电压)。以下利用图5A来说明。
图5A为根据本发明的一实施例所示出的为第二下降态样的多个校验子的大小相对关系的示意图。更详细来说，请参照图5A，在例子<EX51>中，假设软信息管理电路2151已使用了预设读取电压V(1)4与第一调整读取电压V(2)4来读取目标实体页面，并且获得了对应的校验子513、512。反应于所述校验子513的比特值皆不为零且所述校验子缓冲区中的对应所述校验子513的第一比特值总数大于校验子511的第一比特值总数，软信息管理电路2151会判定往左调整预设读取电压V(1)4为第一调整读取电压会获得状况较差(第一比特值总数较大)的码字(即，第一调整码字)，并且软信息管理电路2151会往右调整预设读取电压V(1)4。也就是说，软信息管理电路2151会将预设读取电压V(1)4加上预设读取电压V(1)4与第一调整读取电压V(2)4之间的电压差值，以产生第二调整读取电压V(3)4。换句话说，软信息管理电路2151会根据所述预设读取电压与所述第一调整读取电压之间的电压大小相对关系，以及所述预设读取电压与所述第一调整读取电压各自所对应的校验子之间的大小关系来决定第二调整读取电压的电压值。简单来说，若经由使用一个电压调整方向所获得的调整读取电压会导致较差的解码结果(对应的校验子具有较大的第一比特值总数)，软信息管理电路2151会推测往反方向所产生的调整读取电压应可获得较佳的结果(对应的校验子具有较小的第一比特值总数)(如，图5A的例子<EX51>所示)；若经由使用一个电压调整方向所获得的调整读取电压会导致较佳的解码结果(对应的校验子具有较小的第一比特值总数)，软信息管理电路2151会推测继续往相同的调整方向所产生的调整读取电压应可获得较佳的结果(对应的校验子具有更小的第一比特值总数)(如，图5A的例子<EX52>所示)。
在获得第二调整读取电压后，软信息管理电路2151使用所述第二调整读取电压来读取所述目标实体页面，以获得对应所述目标实体页面的第二调整码字。也就是说，软信息管理电路2151还执行另一次的读取重试操作(使用所述第二调整读取电压)，以尝试获得目标实体页面的有效码字。所述错误检查与校正电路214对所述第二调整码字执行所述预设解码操作，以获得对应所述第二调整码字的多个第二调整码字校验子。所述软信息管理电路2151存储所述第二调整码字于所述码字缓冲区，并且存储所述多个第二调整码字校验子中的最先者于所述校验子缓冲区。应注意的是，此时校验子缓冲区存储有读取码字校验子、第一调整码字校验子与第二调整码字校验子，共三个校验子。
反应于判定所述多个第二调整码字校验子中的最后者的多个比特值不皆为零(即，对应本次的读取重试操作所获得的第二调整码字解码失败)，所述软信息管理电路2151根据所述码字缓冲区中对应所述读取操作的所有的码字来产生所述多个目标存储单元各自的所述软信息；反应于判定所述多个第二调整码字校验子中的所述最后者的所述多个比特值皆为零，所述错误检查与校正电路214识别对应所述多个第一调整码字校验子中的所述最后者的已解码第一调整码字为对应所述读取操作(或读取重试操作)的所述有效码字，并且所述处理器完成所述读取操作。
以下利用多个附图来进一步说明对应三个校验子的大小相对关系的多个态样的判断/识别方式。
请参照图5A，在例子<EX51>中，对应所述预设读取电压V(1)4的读取码字校验子511的第一比特值总数“SN2”小于对应所述第一调整读取电压V(2)4的第一调整码字校验子512的第一比特值总数“SN3”，以及对应所述第二调整读取电压V(3)4的第二调整码字校验子513的第一比特值总数“SN1”小于对应所述预设读取电压V(1)4的读取码字校验子511的第一比特值总数“SN2”。第一调整码字校验子512、读取码字校验子511与第二调整码字513的大小是呈现下降的趋势。第一调整码字校验子512、读取码字校验子511与第二调整码字校验子513之间的大小相对关系会被识别为第二下降态样。
相似地，在例子<EX52>中，读取码字校验子521、第一调整码字校验子522与第二调整码字523的大小是呈现下降的趋势。读取码字校验子521、第一调整码字校验子522与第二调整码字523之间的大小相对关系会被识别为第二下降态样。
图5B为根据本发明的一实施例所示出的为第二上升态样的多个校验子的大小相对关系的示意图。请参照图5B，在例子<EX53>中，第二调整码字校验子533、第一调整码字校验子532与读取码字校验子531的大小是呈现上升的趋势。第二调整码字校验子533、第一调整码字校验子532与读取码字校验子531会被识别为第二上升态样。相似地，在例子<EX54>中，第二调整码字校验子543、读取码字校验子541与第一调整码字校验子542的大小是呈现上升的趋势。第二调整码字校验子543、读取码字校验子541与第一调整码字校验子542之间的大小相对关系会被识别为第二上升态样。
图5C为根据本发明的一实施例所示出的为勾状态样的多个校验子的大小相对关系的示意图。请参照图5C，在例子<EX55>中，第一调整码字校验子552、读取码字校验子551与第二调整码字校验子553的大小是呈现勾状。即，在中间的读取码字校验子551的第一比特值总数是最小的。第一调整码字校验子552、读取码字校验子551与第一调整码字校验子553之间的大小相对关系会被识别为勾状态样。相似地，在例子<EX56>中，第二调整码字校验子563、读取码字校验子561与第一调整码字校验子562的大小是呈现勾状。第二调整码字校验子563、读取码字校验子561与第一调整码字校验子562之间的大小相对关系会被识别为勾状态样。应注意的是，在上述的实施例中，为最小校验子的校验子会被绘制为黑色，并且对应最小校验子的码字会被设定为硬比特码字。
在本实施例中，对应目标实体页面的多个信心表会对应不同的态样。每个信心表会具有多个预设信心度与对应的多个软信息态样。在本实施例中，一个信心表的的多个预设信心度各自的绝对值大小是根据所述信心表所对应的态样(即，经由读取所述目标实体页面所获得的多个校验子之间的大小相对关系的目标态样)所设定的。所述信心表的所述多个软信息态样根据是经由所述读取辅助电路单元215(或信心表管理电路2152)依序使用对应所述目标态样与所述目标实体页面的一或多个转换读取电压与对应所述一或多个转换读取电压的一或多个调整读取电压来读取所述目标实体页面所获得的。在所述多个软信息态样中越接近所述一或多个转换读取电压的一或多个软信息态样所对应的一或多个预设信心度的绝对值大小被设定为越小的值，其中在所述多个软信息态样中于所述一或多个转换读取电压中的其中之一与对应的调整读取电压之间的软信息态样所对应的预设信心度的绝对值大小被设定为最小的值。所述多个预设信心度的正负是根据所对应的软信息态样中的硬比特值所设定的，其中反应于所述多个预设信心度中的其中一个预设信心度所对应的软信息态样中的所述硬比特值为“1”，所述第一预设信心度会被设定为负值。此外，反应于所述预设信心度所对应的所述软信息态样中的所述硬比特值为“0”，所述第一预设信心度会被设定为正值。
请参照图6A，举例来说，假设目前要设定第一下降态样的下实体页面的信心表的多个预设信心度。读取辅助电路单元215使用对应下实体页面的转换读取电压V(1)4(如，预设读取电压)与调整读取电压V(2)4来读取下实体页面，可获得如图6A所示的软信息态样。应注意的是，由于为第一下降态样，对应所述转换读取电压V(1)4的码字为硬比特码字，并且对应所述调整读取电压V(2)4的码字为软比特码字。此外，如上述，对应在转换读取电压V(1)4与所述调整读取电压V(2)4之间的软信息态样“1 0”的预设信心度的绝对值会被设定为最小(如，|A|)，并且被设定为负值(因为对应的硬比特值为“1”)。|A|代表最接近于临界电压分布的交界处的转换读取电压的预设信心度，|A|例如为“|3|”。较远离转换读取电压V(1)4的软信息态样“1 1”的预设信心度的绝对值会被设定为大于|A|的值(如，|B|)，并且被设定为负值(因为对应的硬比特值为“1”)。B例如为“5”。然而，属于软信息态样“0 0”的存储单元可能很接近转换读取电压V(1)4或很远离转换读取电压V(1)4，因此，对应软信息态样“00”的预设信心度的绝对值会被设定为特定值(如，|X|)，所述特定值的设定范围是依据软信息态样“1 0”的预设信心度与软信息态样“1 1”的预设信心度而决定的。例如，|X|最大可被设定为|B|，最小可被设定为|A|。此外，对应软信息态样“0 0”的预设信心度会被设定为正值(因为对应的硬比特值为“0”)。应注意的是，所述多个软信息态样“1 1”、“1 0”与“0 0”可被视为对应转换读取电压V(1)4。
图6B为根据本发明的一实施例所示出的设定对应第一下降态样与具有2个转换读取电压的目标实体页面的多个预设信心度的示意图。请参照图6B，举例来说，假设目前要设定第一下降态样的具有两个转换读取电压的实体页面(如，中实体页面)的信心表的多个预设信心度。读取辅助电路单元215使用对应中实体页面的转换读取电压V(1)2与调整读取电压V(2)2来读取中实体页面，可获得如图6B所示的对应转换读取电压V(1)2的多个软信息态样；使用对应中实体页面的转换读取电压V(1)6与调整读取电压V(2)6来读取中实体页面，可获得如图6B所示的对应转换读取电压V(1)6的多个软信息态样。应注意的是，由于第一下降态样，对应所述转换读取电压V(1)2的码字为硬比特码字，并且对应所述调整读取电压V(2)4的码字为软比特码字；对应所述转换读取电压V(1)6的码字为硬比特码字，并且对应所述调整读取电压V(2)6的码字为软比特码字。此外，针对左侧的三个软信息态样，对应在转换读取电压V(1)2与所述调整读取电压V(2)2之间的软信息态样“1 0”的预设信心度的绝对值会被设定为最小(如，|A|)，并且被设定为负值。较远离转换读取电压V(1)2的软信息态样“11”的预设信心度的绝对值会被设定为大于|A|的值(如，|B|)，并且被设定为负值。对应软信息态样“0 0”的预设信心度的绝对值会被设定为特定值(如，|X|)，并且被设定为正值。相似地，针对右侧的三个软信息态样，对应在转换读取电压V(1)6与所述调整读取电压V(2)6之间的软信息态样“0 1”的预设信心度的绝对值会被设定为最小(如，|A|)，并且被设定为正值。较远离转换读取电压V(1)6的软信息态样“0 0”的预设信心度的绝对值会被设定为大于|A|的值(如，|B|)，并且被设定为正值。对应软信息态样“1 1”的预设信心度的绝对值会被设定为特定值(如，|X|)，并且被设定为负值。
应注意的是，上述左右两侧的两组的软信息态样会各自具有相同的软信息态样(但各自具有不同的预设信心度)。基此，信心表管理电路2152会以较小的预设信心度为基准来进行调整，以使相同的软信息态样可对应至相同的预设信心度。
举例来说，对应转换读取电压V(1)2的软信息态样组中的软信息态样“0 0”具有预设信心度“+X”，并且对应转换读取电压V(1)6的软信息态样组中的软信息态样“0 0”具有预设信心度“+B”。在此情形下，信心表管理电路2152会识别“+B”为较小的预设信心度，并且将对应转换读取电压V(1)2的软信息态样组中的软信息态样“0 0”的预设信心度从原本的“+X”调整为“+B”。相似地，信心表管理电路2152会将对应转换读取电压V(1)6的软信息态样组中的软信息态样“1 1”的预设信心度从原本的“-X”调整为“-B”。
图6C为根据本发明的一实施例所示出的设定对应第一下降态样与具有3个转换读取电压的目标实体页面的多个预设信心度的示意图。请参照图6C，针对具有三个转换读取电压的实体页面(如，对应第二读取电压态样的中实体页面)，信心表管理电路2152会将所有相同的软信息态样所对应的多个预设信心度调整为一致。如图6C所示，信心表管理电路2152会将对应转换读取电压V(1)2的软信息态样组中的软信息态样“0 0”的预设信心度从原本的“+X”调整为“+B”；将对应转换读取电压V(1)4的软信息态样组中的软信息态样“1 1”的预设信心度从原本的“-X”调整为“-B”；将对应转换读取电压V(1)6的软信息态样组中的软信息态样“0 0”的预设信心度从原本的“+X”调整为“+B”。
图6D为根据本发明的一实施例所示出的设定对应第一下降态样与具有4个转换读取电压的目标实体页面的多个预设信心度的示意图。请参照图6D，针对具有4个转换读取电压的实体页面(如，对应第一读取电压态样的上实体页面)，信心表管理电路2152会将所有相同的软信息态样所对应的多个预设信心度调整为一致。如图6D所示，信心表管理电路2152会将对应转换读取电压V(1)1的软信息态样组中的软信息态样“0 0”的预设信心度从原本的“+X”调整为“+B”；将对应转换读取电压V(1)3的软信息态样组中的软信息态样“1 1”的预设信心度从原本的“-X”调整为“-B”；将对应转换读取电压V(1)5的软信息态样组中的软信息态样“0 0”的预设信心度从原本的“+X”调整为“+B”；将对应转换读取电压V(1)7的软信息态样组中的软信息态样“1 1”的预设信心度从原本的“-X”调整为“-B”。
经由上述实施例的设定方式，信心表管理电路2152可设定出针对具有不同转换读取电压的多个实体页面各自的对应第一下降态样的信心表。
图6E为根据本发明的一实施例所示出的多种目标实体页面的对应第一下降态样的多个信心表的示意图。请参照图6E，举例来说，如表600所示，信心表管理电路2152可制作出对应不同实体页面的多个信心表，每个信心表具有多个预设信心度与对应的存储单元的多个软信息态样。尔后，信心表管理电路2152可通过所述多个信心表来查找相符于特定软信息态样的存储单元的信心度。如图2的步骤S26所述，根据所述多个目标存储单元的多个软信息从所述目标信心表查找所述多个目标存储单元各自的信心度。
具体来说，针对所述多个目标存储单元中的第一目标存储单元的第一软信息，所述读取辅助电路单元215(或信心表管理电路2152)根据所述第一软信息从所述目标信心表的多个软信息态样中查找相符于所述第一软信息的第一软信息态样，及对应所述第一软信息态样的第一预设信心度。信心表管理电路2152识别所述第一预设信心度为所述第一目标存储单元的对应所述目标实体页面的第一信心度。
例如，假设目标实体页面具有2个转换读取电压，并且第一目标存储单元的第一软信息为“1 0”。信心表管理电路2152识别相符于“1 0”的软信息态样所对应的预设信心度为“-A”，并且将“-A”识别为所述第一目标存储单元的信心度。
此外，反应于所述第一软信息不相符于所述目标信心表的所述多个软信息态样中的其中之一，所述读取辅助电路单元将对应所述第一软信息的所述第一预设信心度设定为预设值。
例如，假设目标实体页面具有1个转换读取电压，并且第一目标存储单元的第一软信息为“0 1”。信心表管理电路2152识别相符于“0 1”的软信息态样所对应的预设信心度为“空(Null)”(因为信心表管理电路2152并没有设定对应软信息态样“0 1”的预设信心度于所述信心表中。如，图6A所示，软信息态样“0 1”并不存在)，并且信心表管理电路2152将所述第一目标存储单元的信心度设定为预设值。在一实施例中，所述预设值可为“0”。在一实施例中，于设定信心表的多个预设信心度的过程中，在设定目前对应所有读取电压的多个软信息态样与对应所述多个软信息态样的多个预设信心度后，信心表管理电路2152可将其他未被设定的一或多个软信息态样(如，上述例子的第一软信息态样“0 1”)各自的预设信心度直接设定为所述预设值于对应的信心表中。
图7A为根据本发明的一实施例所示出的设定对应第一上升态样与具有1个转换读取电压的目标实体页面的多个预设信心度的示意图。请参照图7A，举例来说，假设目前要设定第一上升态样的下实体页面(如，具有1个转换读取电压的实体页面)的信心表的多个预设信心度。读取辅助电路单元215使用对应下实体页面的转换读取电压V(1)4与调整读取电压V(2)4来读取下实体页面，可获得如图7A所示的软信息态样。应注意的是，由于为第一上升态样，对应所述转换读取电压V(1)4的码字为硬比特码字，并且对应所述调整读取电压V(2)4的码字为软比特码字。此外，如上述，对应在转换读取电压V(1)4与所述调整读取电压V(2)4之间的软信息态样“0 1”的预设信心度的绝对值会被设定为最小(如，|A|)，并且被设定为正值(因为对应的硬比特值为“0”)。较远离转换读取电压V(1)4的软信息态样“0 0”的预设信心度的绝对值会被设定为大于|A|的值(如，|B|)，并且被设定为正值(因为对应的硬比特值为“1”)。然而，属于软信息态样“1 1”的存储单元可能很接近转换读取电压V(1)4或很远离转换读取电压V(1)4，因此，对应软信息态样“0 0”的预设信心度的绝对值会被设定为特定值(如，|X|)，所述特定值的设定范围是依据软信息态样“0 1”的预设信心度与软信息态样“0 0”的预设信心度而决定的。例如，|X|最大可被设定为|B|，最小可被设定为|A|。此外，对应软信息态样“1 1”的预设信心度会被设定为负值(因为对应的硬比特值为“1”)。应注意的是，所述多个软信息态样“1 1”、“0 1”与“0 0”可被视为对应转换读取电压V(1)4。
图7B为根据本发明的一实施例所示出的设定对应第一上升态样与具有2个转换读取电压的目标实体页面的多个预设信心度的示意图。请参照图7B，相似于前述的说明，软信息管理电路2151设定对应转换读取电压V(1)2的多个软信息态样；以及对应转换读取电压V(1)6的多个软信息态样。此外，为了使相同软信息态样所对应的预设信心度相同，最终所设定的多个预设信心度如图7B所示。对于具有2个以上的转换读取电压的实体页面的第一上升态样的信心表的设定过程相似于图6B～图6D中所说明的过程，不再赘述于此。
图7C为根据本发明的一实施例所示出的多种目标实体页面的对应第一上升态样的多个信心表的示意图。请参照图7C，如表700所示，信心表管理电路2152可制作出第一上升态样的对应不同实体页面的多个信心表，每个信心表具有多个预设信心度与对应的存储单元的多个软信息态样。
图8A为根据本发明的一实施例所示出的设定对应水平态样与具有1个转换读取电压的目标实体页面的多个预设信心度的示意图。请参照图8A，举例来说，假设目前要设定水平态样的下实体页面(如，具有1个转换读取电压的实体页面)的信心表的多个预设信心度。读取辅助电路单元215使用对应下实体页面的转换读取电压V(1)4与调整读取电压V(2)4来读取下实体页面，可获得如图8A所示的软信息态样。将具有较少第一比特值总数的调整读取电压V(2)4所对应的码字识别为硬比特码字，并且将转换读取电压V(1)4所对应的码字设定为软比特码字。此外，由于为水平态样，信心表管理电路2152会认为最佳转换读取电压的电压值应该在转换读取电压V(1)4与调整读取电压V(2)4之间。基此，对应在转换读取电压V(1)4与所述调整读取电压V(2)4之间的软信息态样“0 1”的预设信心度会是一个较模糊的值。例如，所述预设信心度的绝对值会被设定为一个较小的特定值(如，|Y|。|Y|<|X|)。Y例如为“2”。所述软信息态样“0 1”的预设信心度的正负值可依据硬比特码字而被设定为正值或负值。在另一实施例中，所述软信息态样“0 1”的预设信心度的正负值可依据软比特码字而被设定为正值(软比特码字为“1”，预设信心度为负值)或负值。
然而，转换读取电压V(1)4右侧的软信息态样“0 0”与调整读取电压V(2)4左侧的软信息态样“1 1”皆可被确认为较为远离最佳转换读取电压的软信息态样。基此，软信息态样“0 0”的预设信心度的绝对值会被设定为大于|A|的值(如，|B|)，并且被设定为正值(因为对应的硬比特值为“0”)；软信息态样“1 1”的预设信心度的绝对值会被设定为大于|A|的值(如，|B|)，并且被设定为负值(因为对应的硬比特值为“1”)。
图8B为根据本发明的一实施例所示出的设定对应水平态样与具有2个转换读取电压的目标实体页面的多个预设信心度的示意图。请参照图8B，相似于前述的说明，软信息管理电路2151设定对应转换读取电压V(1)2的多个软信息态样；以及对应转换读取电压V(1)6的多个软信息态样。接着，信心表管理电路2152如上述的方式设定了对应所述多个软信息态样的多个预设信心度(见图8B)，进而可产生对应的多个信心表(如，图8C所示的表800)。值得一提的是，在一实施例中，Y可被设定为0。在另一实施例中，Y可被设定为“-X”至“X”之间的随机值。
图9A为根据本发明的一实施例所示出的设定对应第二下降态样与具有1个转换读取电压的目标实体页面的多个预设信心度的示意图。请参照图9A，相似于图6A的第一下降态样的方式，软信息管理电路2151获得如图9A所示的软信息态样。对应所述转换读取电压V(3)4的码字为硬比特码字，并且对应所述调整读取电压V(1)4、V(2)4的码字为软比特码字。应注意的是，在组合软信息态样的过程中，较接近硬比特码字的读取电压V(3)4的读取电压V(2)4的软比特码字被排序在软信息态样中的较前方。最终，产生了软信息态样“111”、“110”、“100”、“000”。接着，对应的预设信心度会被设定为“-C”、“-B”、“-A”、“+X”。其中，|C|>|B|(因为软信息态样“111”被识别为相较于软信息态样“110”更远离转换读取电压V(3)4，对应的预设信心度的绝对值会更大)。由于软信息态样“000”所对应的存储单元的临界电压分布的范围是模糊的(可接近或远离转换读取电压V(3)4)，对应软信息态样“000”的预设信心度的绝对值会被设定为|X|，并且为正值。|X|的最大值为|C|，最小值为|A|，厂商可依据需求于|A|～|C|的范围内来设定|X|的具体数值。
图9B～图9D为根据本发明的一实施例所示出的设定对应第二下降态样与具有2个转换读取电压的目标实体页面的多个预设信心度的示意图。请先参照图9B，信心表管理电路2152设定对应转换读取电压V(1)2的软信息态样“111”、“110”、“100”、“000”的预设信心度为“-C”、“-B”、“-A”、“+X”；对应转换读取电压V(1)6的软信息态样“000”、“001”、“011”、“111”的预设信心度为“+C”、“+B”、“+A”、“-X”。在此实施例中，信心表管理电路2152会将相邻于硬比特码字的读取电压的预设信心度设定为相同的绝对值(以当前已经确认的值为基准)。
例如，信心表管理电路2152将相邻于读取电压V(3)2的软信息态样“000”的预设信心度由“+X”调整为“-A”；将相邻于读取电压V(3)6的软信息态样“111”的预设信心度由“-X”调整为“+A”。请参照图9C，在调整后，对应转换读取电压V(1)2的软信息态样“111”、“110”、“100”、“000”的预设信心度为“-C”、“-B”、“-A”、“-A”；对应转换读取电压V(1)6的软信息态样“000”、“001”、“011”、“111”的预设信心度为“+C”、“+B”、“+A”、“+A”。接着，信心表管理电路2152会将相同软信息态样的预设信心度调整为一致。例如，对应转换读取电压V(1)2的软信息态样“000”(具有预设信心度“+A”)相同于对应转换读取电压V(1)6的软信息态样“000”(具有预设信心度“+C”)，但是相同的软信息态样“000”不具有相同的预设信心度。在一实施例中，信心表管理电路2152会将此两个相同的软信息态样所对应的预设信心度的绝对值皆设定为中间值，所述中间值的绝对值例如是“|B|”。在一实施例中，信心表管理电路2152会将此两个相同的软信息态样所对应的预设信心度的绝对值皆设定为平均值，所述平均值为原本所对应的两个预设信心度的绝对值的平均(如，[(+A)+(+C)]/2＝D)。
请参照图9D，在调整预设信心度为一致后，信心表管理电路2152对于第二下降态样的具有2个转换读取电压的目标实体页面的信心表就设定完毕。对应转换读取电压V(1)2的软信息态样“111”、“110”、“100”、“000”的预设信心度为“-B”(或“-D”)、“-B”、“-A”、“+B”(或“+D”)；对应转换读取电压V(1)6的软信息态样“000”、“001”、“011”、“111”的预设信心度为“+B”(或“+D”)、“+B”、“+A”、“-B”(或“-D”)。所产生的对应第二下降态样的多个信心表，如图9E的表900所示。
依此类推，信心表管理电路2152可产生对应第二上升态样的多个信心表，如图10中的表1000所示。详细的设定方式与过程皆可从前述的多个实施例来得知，不赘述于此。
图11A为根据本发明的一实施例所示出的设定对应勾状态样与具有1个转换读取电压的目标实体页面的多个预设信心度的示意图。请参照图11A左侧的例子，在所述例子中，软信息管理电路2151先后使用了转换读取电压V(1)4、(向左调整)第一调整读取电压V(2)4与(向右调整)第二调整读取电压V(3)4来读取目标实体页面，并且获得对应的软信息态样“111”、“101”、“001”、“000”。信心表管理电路2152依据上述的方式，将软信息态样“101”、“001”的预设信心度设定为“-A”、“+A”；将软信息态样“111”、“000”的预设信心度设定为“-C”、“+C”。请参照图11A右侧的例子，在所述例子中，软信息管理电路2151先后使用了转换读取电压V(1)4、(向右调整)第一调整读取电压V(2)4与(向左调整)第二调整读取电压V(3)4来读取目标实体页面，并且获得对应的软信息态样“111”、“110”、“010”、“000”。信心表管理电路2152依据上述的方式，将软信息态样“110”、“010”的预设信心度设定为“-A”、“+A”；将软信息态样“111”、“000”的预设信心度设定为“-C”、“+C”。
在一实施例中，若软比特码字的总数目大于一(如，图9A的例子，为2)，软信息管理电路2151对所有的软比特码字执行XOR运算或XNOR运算，并且将所获得的对应所述XOR运算的第一运算结果或对应所述XNOR运算的第二运算结果作为所述多个目标存储单元各自的软比特值；根据所述硬比特码字识别所述多个目标存储单元各自的硬比特值；以及将所述多个目标存储单元各自的所述硬比特值结合所述多个目标存储单元各自的所述软比特值以组成所述多个目标存储单元各自的所述软信息。
图11B为根据本发明的另一实施例所示出的设定对应勾状态样与具有1个转换读取电压的目标实体页面的多个预设信心度的示意图。举例来说，请参照图11B，假设对应读取电压V(2)的软比特码字为“1110”，对应读取电压V(2)的软比特码字为“1000”。软信息管理电路2151对软比特码字“1110”与软比特码字“1000”执行XOR运算，并且将获得的结果“0110”作为软信息的软比特值。接着，软信息管理电路2151将硬比特值“1100”结合软比特值“0110”以产生软信息“10 11 01 00”(亦称，软信息态样“10 11 01 00”)。
接着，信心表管理电路2152依据上述的方式，将软信息态样“11”、“01”的预设信心度设定为“-A”、“+A”；将软信息态样“10”、“00”的预设信心度设定为“-C”、“+C”。所产生的对应勾状态样的多个信心表，如图11C的表1100所示。
请再回到图2，在获得所述多个目标存储单元的多个信心度后，在步骤S27中，将所述多个目标存储单元的多个信心度替代所述预设解码操作中的对应所述多个目标存储单元的多个对数似然比值，并且对所述多个软信息执行具有所述已替代的多个对数似然比值的所述已调整的预设解码操作，以获得对应所述目标实体页面的有效码字，并且完成所述读取操作。
具体来说，原本对应目标字线的预设解码操作是根据对应所述多个目标存储单元的多个对数似然比值与对应所述多个目标存储单元的原始软信息来执行多个迭代解码操作。所述原始软信息并不相同于步骤S24所产生的软信息。所述原始软信息是经由对应多个转换读取电压的多个辅助读取电压组而获得的，其中对应一个转换读取电压的一个辅助读取电压组具有成对的两个辅助读取电压，其中一个辅助读取电压小于所述转换读取电压一个电压偏差值，并且另一个辅助读取电压大于所述转换读取电压一个电压偏差值。
但，在步骤S26中，错误检查与校正电路214会将所述多个目标存储单元的多个对数似然比值由所述多个目标存储单元的多个信心度来替代，将经由步骤S24所产生的所述多个目标存储单元的多个软信息取代原始软信息，并且再次执行对于所述多个目标存储单元的所述多个软信息的预设解码操作(亦称，已调整的预设解码操作)。在完成所述已调整的预设解码操作后，错误检查与校正电路214可获得有效码字，并且完成对应所述目标字线的所述读取操作。所述有效码字会随着所述读取操作的完成而被输出，并且所述有效码字会被处理器211视为所读取出的正确的所述目标实体页面所存储的目标码字。
值得一提的是，在本实施例中，读取辅助电路单元215会利用读取已验证数据所获得的格雷码计数值来识别多个读取电压组的多个读取电压的大小相对关系。以下利用图12A、图12B、图13来说明。
图12A是根据本发明的一实施例所示出的计算偏移数目差值的示意图。在本实施例中，读取辅助电路单元215会经由使用一个读取电压组的多个读取电压来读取目标字线所存储的已验证数据，以获得所述一个读取电压组的所述多个读取电压值的偏移数目差值。请参照图12A，举例来说，假设目前读取辅助电路单元215使用读取电压组V(1)来读取已验证数据。读取电压组V(1)包括多个读取电压V(1)1～V(1)7。
由于读取辅助电路单元215已经知道存储在目标字线的多个存储单元的已验证数据的预设存储状态(预设格雷码)。因此，读取辅助电路单元215可直接识别每个存储单元的格雷码的偏移方向与对应的偏移数量。例如，若一个目标存储单元的预设格雷码为格雷码态样“111”(G1)且经由读取电压组V(1)所获得的格雷码为“110”(G2)，读取辅助电路单元215可识别此目标存储单元在对应读取电压V(1)的上实体页面的存储状态是向右偏移的，并且读取辅助电路单元215可累计对应的上实体页面的向右偏移的数目，以C(1)G1G2表示(亦称，右偏移计数值)。其中，“(1)”用以表示对应读取电压组V(1)，“G1G2”用以表示目标存储单元的存储状态从预设的格雷码态样G1“111”偏移至当前所读取的格雷码态样G2“110”(目标存储单元的上实体页面的存储状态发生右偏移)。此外，从“G1G2”又可理解所对应的读取电压V(1)1是在该读取电压组V(1)中用以区分格雷码态样G1与格雷码态样G2的读取电压，并且所述“G1G2”中“G1”与“G2”的顺序亦可表示偏移的方向是由G1往G2，即，往右偏移的方向。
也就是说，如表1200所示，读取电压V(1)1对应格雷码态样G1“111”与格雷码态样G2“110”；读取电压V(1)2对应格雷码态样G2“110”与格雷码态样G3“100”；读取电压V(1)3对应格雷码态样G3“100”与格雷码态样G4“101”；读取电压V(1)4对应格雷码态样G4“101”与格雷码态样G5“001”；读取电压V(1)5对应格雷码态样G5“001”与格雷码态样G6“000”；读取电压V(1)6对应格雷码态样G6“000”与格雷码态样G7“010”；读取电压V(1)7对应格雷码态样G7“010”与格雷码态样G8“011”。经由所述读取电压组V(1)的多个读取电压V(1)1～V(1)来读取目标字线中所存储的已验证数据，读取辅助电路单元215可记录/统计出对应的左偏移计数值与右偏移计数值。
举例来说，如表1200所示，针对读取电压V(1)1，读取辅助电路单元215可记录对应读取电压V(1)1的右偏移计数值C(1)G1G2与左偏移计数值C(1)G2G1。
在统计出对应读取电压组V(1)的所有读取电压的右偏移计数值与左偏移计数值后，读取辅助电路单元215可根据对应每个读取电压的右偏移计数值与左偏移计数值来计算出偏移数目差值。具体来说，偏移数目差值可为右偏移计数值减去左偏移计数值的差值。
举例来说，请参照图12A，针对读取电压V(1)1，读取辅助电路单元215可根据对应读取电压V(1)1的右偏移计数值C(1)G1G2与左偏移计数值C(1)G2G1计算出偏移数目差值D(1)1(即，D(1)1＝C(1)G1G2-C(1)G2G1)。
在本实施例中，读取辅助电路单元215会更进一步加总一个读取电压组中的所有的读取电压所对应的偏移数目差值，以获得对应所述一个读取电压组的偏移数目差值总和。接着，读取辅助电路单元215可利用多个读取电压组各自的偏移数目差值总和来判断所述多个读取电压组之间的电压大小的相对关系。
图12B为根据本发明的一实施例所示出的用以记录偏移数目差值与偏移数目差值总和的统计表的示意图。请参照图12B，如表1210所示，读取辅助电路单元215可记录多个读取电压组V(1)～V(X)各自的读取电压的偏移数目差值以及多个读取电压组V(1)～V(X)各自的偏移数目差值总和(即，偏移数目差值总和SD(1)～SD(X)。
在本实施例中，若第一读取电压组的第一偏移数目差值总和小于第二读取电压组的第二偏移数目差值总和，读取辅助电路单元215会判定此第一读取电压组的多个读取电压较小于第二读取电压组(如，读取电压V(1)1小于读取电压V(2)1)。反之，若第三读取电压组的第三偏移数目差值总和大于第四读取电压组的第四偏移数目差值总和，读取辅助电路单元215会判定此第三读取电压组的多个读取电压较大于第四读取电压组(如，读取电压V(3)1大于读取电压V(4)1)。
应注意的是，所述多个读取电压组的其中之一可为用以读取目标实体页面的预设读取电压组(所述预设读取电压组的预设读取电压用以读取目标实体页面)，所述多个读取电压组的其中另一可为用以读取目标实体页面的对应预设读取电压组的第一调整读取电压组(所述第一调整读取电压组的第一调整读取电压用以再次读取目标实体页面)。
图13为根据本发明的一实施例所示出的经由偏移数目差值总和排序多个读取电压组的示意图。请参照图13，读取辅助电路单元215可根据多个读取电压组的多个偏移数目差值总和的大小来排序所述多个读取电压组。
举例来说，如表1300所示，读取辅助电路单元215可根据读取电压组V(1)的多个读取电压V(1)1～V(1)7的偏移数目差值“-1,9,6,-4,-3,-2,0”来计算出读取电压组V(1)的偏移数目差值总和“5”。在计算出所有偏移数目差值总和后，读取辅助电路单元215可对所述多个读取电压组V(1)～V(16)进行排序。尔后，读取辅助电路单元215可根据所述多个读取电压组V(1)～V(16)的排序直接判断所述多个读取电压组V(1)～V(16)之间的读取电压的大小关系。
例如，假设预设读取电压组为读取电压组V(13)，其具有排序值“1”，并且对应预设读取电压组为读取电压组V(13)的第一调整读取电压组V(12)具有排序值“10”。读取辅助电路单元215会判定预设读取电压组V(13)小于第一调整读取电压组V(12)(1<12)。即，读取辅助电路单元215会判定预设读取电压组V(13)的读取电压小于第一调整读取电压组V(12)的读取电压(如，预设读取电压V(13)4小于第一调整读取电压V(12)4)。
在另一实施例中，读取辅助电路单元215所计算的偏移数目差值可为右偏移计数值减去左偏移计数值的差值，并且相应地调整后续利用偏移数目差值总和来判断两个读取电压组的方法。如，在此另一实施例中，若第一读取电压组的第一偏移数目差值总和小于第二读取电压组的第二偏移数目差值总和，读取辅助电路单元215会判定此第一读取电压组的多个读取电压较“大于”第二读取电压组(如，读取电压V(1)1大于读取电压V(2)1)。
值得一提的是，在上述的多个实施例中，上述读取辅助电路单元215是以硬件电路的方式来实施，但本发明不限于此。例如，在一实施例中，读取辅助电路单元215可以软件的方式实施为具有读取辅助电路单元215的功能的读取辅助程序码模块。读取辅助程序码模块可包括软信息管理程序码模块与信心表管理程序码模块。所述软信息管理程序码模块为具有软信息管理电路2151的功能的程序码模块；所述信心表管理程序码模块为具有信心表管理电路2152的功能的程序码模块。所述处理器211可存取且执行读取辅助程序码模块(或软信息管理程序码模块与信心表管理程序码模块)来实施本发明所提供的数据读取方法(或读取辅助方法)。
综上所述，本发明实施例所提供的数据读取方法、存储控制器及存储装置，可在不需要准备已验证数据的情况下，利用对目标实体页面所执行的预设读取操作(使用预设读取电压)与读取重试操作(使用第一调整读取电压)来获得对应目标实体页面的多个码字，并且对所述多个码字执行预设解码操作以获得对应的多个校验子。接着，反应于读取重试操作失败(读取重试操作的码字的校验子不为零)，再根据所述多个校验子之间的相对关系与所述多个码字来产生所述目标实体页面的多个目标存储单元各自的软信息，以从对应所述相对关系与目标实体页面的信心表查找出所述多个目标存储单元的多个信心度，进而根据所述多个信心度来执行调整后的迭代解码操作。如此一来，可经由具有较强解码能力的调整后的迭代解码操作来解码出所述目标实体页面的有效码字，进而可在读取重试操作失败后获得正确的有效码字，增进从所述目标字线所读取数据的正确性与可靠度，降低了读取重试操作失败的负面效应，节省了读取操作获得有效码字的整体时间，进而增进了数据读取操作整体的效率。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (23)

1.一种数据读取方法，适用于配置有可复写式非易失性存储器模块的存储装置，其中所述可复写式非易失性存储器模块具有多个字线，其中所述多个字线的每一个字线耦接至多个存储单元，其中所述多个存储单元中的每一个存储单元包括多个实体页面，并且所述多个实体页面中的每一个实体页面用以被程序化为比特值，所述方法包括：
选择目标字线的目标实体页面，以对所述目标实体页面所存储的目标码字执行读取操作，其中所述目标实体页面的多个目标存储单元用以分别存储所述目标码字的多个目标比特值；
使用对应所述目标实体页面的预设读取电压来读取所述目标实体页面，以获得对应所述目标实体页面的读取码字，并且对所述读取码字执行预设解码操作，以获得对应所述读取码字的多个读取码字校验子，其中所述读取码字被存储于码字缓冲区，并且所述多个读取码字校验子中的最先者被存储于校验子缓冲区；
反应于判定所述多个读取码字校验子中的最后者的多个比特值不皆为零，使用对应所述预设读取电压的第一调整读取电压来再次读取所述目标实体页面，以获得对应所述目标实体页面的第一调整码字，并且对所述第一调整码字执行所述预设解码操作，以获得对应所述第一调整码字的多个第一调整码字校验子，其中所述第一调整码字被存储于所述码字缓冲区，并且所述多个第一调整码字校验子中的最先者被存储于所述校验子缓冲区；
反应于判定所述多个第一调整码字校验子中的最后者的多个比特值不皆为零，根据所述码字缓冲区中对应所述读取操作的多个码字来产生所述多个目标存储单元各自的软信息；
根据所述校验子缓冲区中的多个校验子之间的大小相对关系从对应所述目标实体页面的多个信心表中识别对应所述大小相对关系的目标信心表，其中所述多个信心表分别对应多个态样的大小相对关系，并且多个信心表各自具有分别对应多个软信息态样的多个预设信心度；
根据所述多个目标存储单元的多个软信息从所述目标信心表查找所述多个目标存储单元各自的信心度；以及
将所述多个目标存储单元的多个信心度替代所述预设解码操作中的对应所述多个目标存储单元的多个对数似然比值，并且对所述多个软信息执行具有已替代的多个对数似然比值的已调整的预设解码操作，以获得对应所述目标实体页面的有效码字，并且完成所述读取操作。
2.根据权利要求1所述的数据读取方法，其中所述预设解码操作包括应用低密度奇偶检查算法的多个迭代解码操作。
3.根据权利要求1所述的数据读取方法，所述方法还包括：
反应于判定所述多个读取码字校验子中的所述最后者的所述多个比特值皆为零，识别对应所述多个读取码字校验子中的所述最后者的已解码读取码字为所述读取操作的所述有效码字，并且完成所述读取操作；以及
反应于判定所述多个第一调整码字校验子中的所述最后者的所述多个比特值皆为零，识别对应所述多个第一调整码字校验子中的所述最后者的已解码第一调整码字为对应所述读取操作的所述有效码字，并且完成所述读取操作。
4.根据权利要求1所述的数据读取方法，其中若所述校验子缓冲区中的所述多个校验子的总数目等于2，并且所述多个校验子包括对应较低的读取电压的左校验子以及对应较高的读取电压的右校验子，其中所述大小相对关系包括下列多个态样的其中之一：
第一下降态样，其中若所述左校验子的比特值“1”的总数目大于所述右校验子的比特值“1”的总数目，所述大小相对关系被识别为所述第一下降态样，其中所述右校验子被识别为最小校验子；以及
第一上升态样，其中若所述右校验子的比特值“1”的总数目大于所述左校验子的比特值“1”的总数目，所述大小相对关系被识别为所述第一上升态样，其中所述左校验子被识别为最小校验子，
水平态样，其中若所述右校验子的比特值“1”的总数目与所述左校验子的比特值“1”的总数目之间的差值小于校验子差异门槛值，并且所述右校验子的比特值“1”的所述总数目与所述左校验子的比特值“1”的所述总数目皆小于校验子门槛值，所述大小相对关系被识别为所述水平态样，其中所具有较小的比特值“1”的总数目的校验子被识别为最小校验子，
其中对应所述目标实体页面的所述多个信心表分别对应所述第一下降态样、所述第一上升态样以及所述水平态样。
5.根据权利要求1所述的数据读取方法，所述反应于判定所述多个第一调整码字校验子中的最后者的多个比特值不皆为零，根据所述码字缓冲区中对应所述读取操作的多个码字来产生所述多个目标存储单元各自的所述软信息的步骤包括：
反应于判定所述多个第一调整码字校验子中的最后者的多个比特值不皆为零，根据所述预设读取电压、所述第一调整读取电压与对应的多个校验子来产生第二调整读取电压；
使用所述第二调整读取电压来读取所述目标实体页面，以获得对应所述目标实体页面的第二调整码字，并且对所述第二调整码字执行所述预设解码操作，以获得对应所述第二调整码字的多个第二调整码字校验子，其中所述第二调整码字被存储于所述码字缓冲区，并且所述多个第二调整码字校验子中的最先者被存储于所述校验子缓冲区；以及
反应于判定所述多个第二调整码字校验子中的最后者的多个比特值不皆为零，根据所述码字缓冲区中对应所述读取操作的所有的码字来产生所述多个目标存储单元各自的所述软信息。
6.根据权利要求5所述的数据读取方法，其中若所述校验子缓冲区中的所述多个校验子的总数目等于3，并且所述多个校验子包括对应最低的读取电压的左校验子、对应最高的读取电压的右校验子以及对应中间的读取电压的中间校验子，其中所述大小相对关系包括下列多个态样的其中之一：
第二下降态样，其中若所述左校验子的比特值“1”的总数目大于所述中间校验子的比特值“1”的总数目，并且所述中间校验子的比特值“1”的总数目大于所述右校验子的比特值“1”的总数目，所述大小相对关系被识别为所述第二下降态样，其中所述右校验子被识别为最小校验子；
第二上升态样，其中若所述右校验子的比特值“1”的总数目大于所述中间校验子的比特值“1”的总数目，并且所述中间校验子的比特值“1”的总数目大于所述左校验子的比特值“1”的总数目，所述大小相对关系被识别为所述第二上升态样，其中所述左校验子被识别为最小校验子；
勾状态样，其中若所述中间校验子的比特值“1”的总数目少于所述左校验子的比特值“1”的总数目，并且所述中间校验子的比特值“1”的总数目少于所述右校验子的比特值“1”的总数目，所述大小相对关系被识别为所述勾状态样，其中所述中间校验子被识别为最小校验子，
其中对应所述目标实体页面的所述多个信心表分别对应所述第二下降态样、所述第二上升态样以及所述勾状态样。
7.根据权利要求5所述的数据读取方法，其中所述根据所述预设读取电压、所述第一调整读取电压与对应的所述多个校验子来产生所述第二调整读取电压的步骤包括：
计算所述第一调整读取电压减所述预设读取电压所获得的电压差值；
反应于所述校验子缓冲区中的对应所述第一调整读取电压的校验子的比特值“1”的总数目小于对应所述预设读取电压的校验子的比特值“1”的总数目，将所述第一调整读取电压加上所述电压差值以产生所述第二调整读取电压；以及
反应于所述校验子缓冲区中的对应所述第一调整读取电压的校验子的比特值“1”的总数目大于对应所述预设读取电压的校验子的比特值“1”的总数目，将所述预设读取电压减所述电压差值以产生所述第二调整读取电压。
8.根据权利要求1所述的数据读取方法，所述根据所述码字缓冲区中对应所述读取操作的所述多个码字来产生所述多个目标存储单元各自的所述软信息的步骤包括：
识别所述校验子缓冲区的所述多个校验子中具有最小的比特值“1”的总数目的最小校验子，
选择所述码字缓冲区的所述多个码字中对应所述最小校验子的码字以设定所选择的所述码字为对应所述多个目标存储单元的硬比特码字，并且将所述码字缓冲区的所述多个码字中未被选择的剩余的码字设定为对应所述多个目标存储单元的软比特码字；以及
使用所述硬比特码字与所述软比特码字来组成所述多个目标存储单元各自的所述软信息。
9.根据权利要求8所述的数据读取方法，其中若所述软比特码字的总数目大于一，所述使用所述硬比特码字与所述软比特码字来组成所述多个目标存储单元各自的所述软信息的步骤包括：
对所有的软比特码字执行XOR运算或XNOR运算，并且将所获得的对应所述XOR运算的第一运算结果或对应所述XNOR运算的第二运算结果作为所述多个目标存储单元各自的软比特值；
根据所述硬比特码字识别所述多个目标存储单元各自的硬比特值；以及
将所述多个目标存储单元各自的所述硬比特值结合所述多个目标存储单元各自的所述软比特值以组成所述多个目标存储单元各自的所述软信息。
10.根据权利要求1所述的数据读取方法，其中所述根据所述多个目标存储单元的多个软信息从所述目标信心表查找所述多个目标存储单元各自的所述信心度的步骤包括：
针对所述多个目标存储单元中的第一目标存储单元的第一软信息，
根据所述第一软信息从所述目标信心表的多个软信息态样中查找相符于所述第一软信息的第一软信息态样，及对应所述第一软信息态样的第一预设信心度，其中反应于所述第一软信息不相符于所述目标信心表的所述多个软信息态样中的其中之一，将对应所述第一软信息的所述第一预设信心度设定为预设值；以及
识别所述第一预设信心度为所述第一目标存储单元的对应所述目标实体页面的第一信心度。
11.根据权利要求10所述的数据读取方法，其中在所述目标信心表中的多个预设信心度各自的绝对值大小是根据所述目标信心表所对应的所述大小相对关系的目标态样所设定的，
其中所述目标信心表的所述多个软信息态样是根据经由依序使用对应所述目标态样与所述目标实体页面的一或多个转换读取电压与对应所述一或多个转换读取电压的一或多个调整读取电压来读取所述目标实体页面所获得的，
其中在所述多个软信息态样中越接近所述一或多个转换读取电压的一或多个软信息态样所对应的一或多个预设信心度的绝对值大小被设定为越小的值，其中在所述多个软信息态样中于所述一或多个转换读取电压中的其中之一与对应的调整读取电压之间的软信息态样所对应的预设信心度的绝对值大小被设定为最小的值，
其中所述多个预设信心度的正负是根据所对应的软信息态样中的硬比特值所设定的，
其中反应于所述多个预设信心度中的其中一个预设信心度所对应的软信息态样中的所述硬比特值为“1”，所述第一预设信心度会被设定为负值，
其中反应于所述预设信心度所对应的所述软信息态样中的所述硬比特值为“0”，所述第一预设信心度会被设定为正值。
12.一种存储控制器，用于控制配置有可复写式非易失性存储器模块的存储装置，所述存储控制器包括：
连接接口电路，用以耦接至主机***；
存储器接口控制电路，用以耦接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个字线，其中所述多个字线的每一个字线耦接至多个存储单元，其中所述多个存储单元中的每一个存储单元包括多个实体页面，并且所述多个实体页面中的每一个实体页面用以被程序化为比特值；
读取辅助电路单元；
错误检查与校正电路；以及
处理器，耦接至所述连接接口电路、所述存储器接口控制电路、所述读取辅助电路单元及所述错误检查与校正电路，
其中所述处理器用以选择目标字线的目标实体页面，以对所述目标实体页面所存储的目标码字执行读取操作，其中所述目标实体页面的多个目标存储单元用以分别存储所述目标码字的多个目标比特值，
其中所述处理器还用以使用对应所述目标实体页面的预设读取电压来读取所述目标实体页面，以获得对应所述目标实体页面的读取码字，其中所述错误检查与校正电路用以对所述读取码字执行预设解码操作，以获得对应所述读取码字的多个读取码字校验子，其中所述读取辅助电路单元用以存储所述读取码字于码字缓冲区，并且存储所述多个读取码字校验子中的最先者于校验子缓冲区，
其中反应于判定所述多个读取码字校验子中的最后者的多个比特值不皆为零，所述处理器还用以使用对应所述预设读取电压的第一调整读取电压来再次读取所述目标实体页面，以获得对应所述目标实体页面的第一调整码字，其中所述错误检查与校正电路还用以对所述第一调整码字执行所述预设解码操作，以获得对应所述第一调整码字的多个第一调整码字校验子，其中所述读取辅助电路单元还用以存储所述第一调整码字于所述码字缓冲区，并且存储所述多个第一调整码字校验子中的最先者于所述校验子缓冲区，
其中反应于判定所述多个第一调整码字校验子中的最后者的多个比特值不皆为零，所述读取辅助电路单元还用以根据所述码字缓冲区中对应所述读取操作的多个码字来产生所述多个目标存储单元各自的软信息，
其中所述读取辅助电路单元还用以根据所述校验子缓冲区中的多个校验子之间的大小相对关系从对应所述目标实体页面的多个信心表中识别对应所述大小相对关系的目标信心表，其中所述多个信心表分别对应多个态样的大小相对关系，并且多个信心表各自具有分别对应多个软信息态样的多个预设信心度，
其中所述读取辅助电路单元还用以根据所述多个目标存储单元的多个软信息从所述目标信心表查找所述多个目标存储单元各自的信心度，
其中所述读取辅助电路单元还用以将所述多个目标存储单元的多个信心度替代所述预设解码操作中的对应所述多个目标存储单元的多个对数似然比值，并且所述错误检查与校正电路还用以对所述多个软信息执行具有已替代的多个对数似然比值的已调整的预设解码操作，以获得对应所述目标实体页面的有效码字，并且完成所述读取操作。
13.根据权利要求12所述的存储控制器，其中所述预设解码操作包括应用低密度奇偶检查算法的多个迭代解码操作。
14.根据权利要求12所述的存储控制器，其中
反应于判定所述多个读取码字校验子中的所述最后者的所述多个比特值皆为零，所述错误检查与校正电路识别对应所述多个读取码字校验子中的所述最后者的已解码读取码字为所述读取操作的所述有效码字，并且所述处理器完成所述读取操作；以及
反应于判定所述多个第一调整码字校验子中的所述最后者的所述多个比特值皆为零，所述错误检查与校正电路识别对应所述多个第一调整码字校验子中的所述最后者的已解码第一调整码字为对应所述读取操作的所述有效码字，并且所述处理器完成所述读取操作。
15.根据权利要求12所述的存储控制器，其中若所述校验子缓冲区中的所述多个校验子的总数目等于2，并且所述多个校验子包括对应较低的读取电压的左校验子以及对应较高的读取电压的右校验子，其中所述大小相对关系包括下列多个态样的其中之一：
第一下降态样，其中若所述左校验子的比特值“1”的总数目大于所述右校验子的比特值“1”的总数目，所述大小相对关系被识别为所述第一下降态样，其中所述右校验子被识别为最小校验子；以及
第一上升态样，其中若所述右校验子的比特值“1”的总数目大于所述左校验子的比特值“1”的总数目，所述大小相对关系被识别为所述第一上升态样，其中所述左校验子被识别为最小校验子，
水平态样，其中若所述右校验子的比特值“1”的总数目与所述左校验子的比特值“1”的总数目之间的差值小于校验子差异门槛值，并且所述右校验子的比特值“1”的所述总数目与所述左校验子的比特值“1”的所述总数目皆小于校验子门槛值，所述大小相对关系被识别为所述水平态样，其中所具有较小的比特值“1”的总数目的校验子被识别为最小校验子，
其中对应所述目标实体页面的所述多个信心表分别对应所述第一下降态样、所述第一上升态样以及所述水平态样。
16.根据权利要求12所述的存储控制器，在所述反应于判定所述多个第一调整码字校验子中的最后者的多个比特值不皆为零，根据所述码字缓冲区中对应所述读取操作的多个码字来产生所述多个目标存储单元各自的所述软信息的运作中，
反应于判定所述多个第一调整码字校验子中的最后者的多个比特值不皆为零，所述读取辅助电路单元根据所述预设读取电压、所述第一调整读取电压与对应的多个校验子来产生第二调整读取电压，
其中所述读取辅助电路单元使用所述第二调整读取电压来读取所述目标实体页面，以获得对应所述目标实体页面的第二调整码字，其中所述错误检查与校正电路对所述第二调整码字执行所述预设解码操作，以获得对应所述第二调整码字的多个第二调整码字校验子，其中所述读取辅助电路单元存储所述第二调整码字于所述码字缓冲区，并且存储所述多个第二调整码字校验子中的最先者于所述校验子缓冲区，
其中反应于判定所述多个第二调整码字校验子中的最后者的多个比特值不皆为零，所述读取辅助电路单元根据所述码字缓冲区中对应所述读取操作的所有的码字来产生所述多个目标存储单元各自的所述软信息。
17.根据权利要求16所述的存储控制器，其中若所述校验子缓冲区中的所述多个校验子的总数目等于3，并且所述多个校验子包括对应最低的读取电压的左校验子、对应最高的读取电压的右校验子以及对应中间的读取电压的中间校验子，其中所述大小相对关系包括下列多个态样的其中之一：
第二下降态样，其中若所述左校验子的比特值“1”的总数目大于所述中间校验子的比特值“1”的总数目，并且所述中间校验子的比特值“1”的总数目大于所述右校验子的比特值“1”的总数目，所述大小相对关系被识别为所述第二下降态样，其中所述右校验子被识别为最小校验子；
第二上升态样，其中若所述右校验子的比特值“1”的总数目大于所述中间校验子的比特值“1”的总数目，并且所述中间校验子的比特值“1”的总数目大于所述左校验子的比特值“1”的总数目，所述大小相对关系被识别为所述第二上升态样，其中所述左校验子被识别为最小校验子；
勾状态样，其中若所述中间校验子的比特值“1”的总数目少于所述左校验子的比特值“1”的总数目，并且所述中间校验子的比特值“1”的总数目少于所述右校验子的比特值“1”的总数目，所述大小相对关系被识别为所述勾状态样，其中所述中间校验子被识别为最小校验子，
其中对应所述目标实体页面的所述多个信心表分别对应所述第二下降态样、所述第二上升态样以及所述勾状态样。
18.根据权利要求16所述的存储控制器，其中在所述所述读取辅助电路单元根据所述预设读取电压、所述第一调整读取电压与对应的所述多个校验子来产生所述第二调整读取电压的运作中，
所述读取辅助电路单元计算所述第一调整读取电压减所述预设读取电压所获得的电压差值，
其中反应于所述校验子缓冲区中的对应所述第一调整读取电压的校验子的比特值“1”的总数目小于对应所述预设读取电压的校验子的比特值“1”的总数目，所述读取辅助电路单元将所述第一调整读取电压加上所述电压差值以产生所述第二调整读取电压，
其中反应于所述校验子缓冲区中的对应所述第一调整读取电压的校验子的比特值“1”的总数目大于对应所述预设读取电压的校验子的比特值“1”的总数目，所述读取辅助电路单元将所述预设读取电压减所述电压差值以产生所述第二调整读取电压。
19.根据权利要求12所述的存储控制器，其中在所述所述读取辅助电路单元根据所述码字缓冲区中对应所述读取操作的所述多个码字来产生所述多个目标存储单元各自的所述软信息的运作中，
所述读取辅助电路单元识别所述校验子缓冲区的所述多个校验子中具有最小的比特值“1”的总数目的最小校验子，
其中所述读取辅助电路单元选择所述码字缓冲区的所述多个码字中对应所述最小校验子的码字以设定所选择的所述码字为对应所述多个目标存储单元的硬比特码字，并且将所述码字缓冲区的所述多个码字中未被选择的剩余的码字设定为对应所述多个目标存储单元的软比特码字，
其中所述读取辅助电路单元使用所述硬比特码字与所述软比特码字来组成所述多个目标存储单元各自的所述软信息。
20.根据权利要求19所述的存储控制器，其中若所述软比特码字的总数目大于一，
所述读取辅助电路单元对所有的软比特码字执行XOR运算或XNOR运算，并且将所获得的对应所述XOR运算的第一运算结果或对应所述XNOR运算的第二运算结果作为所述多个目标存储单元各自的软比特值，
其中所述读取辅助电路单元根据所述硬比特码字识别所述多个目标存储单元各自的硬比特值，
其中所述读取辅助电路单元将所述多个目标存储单元各自的所述硬比特值结合所述多个目标存储单元各自的所述软比特值以组成所述多个目标存储单元各自的所述软信息。
21.根据权利要求12所述的存储控制器，其中在所述所述读取辅助电路单元根据所述多个目标存储单元的多个软信息从所述目标信心表查找所述多个目标存储单元各自的所述信心度的运作中，
针对所述多个目标存储单元中的第一目标存储单元的第一软信息，
所述读取辅助电路单元根据所述第一软信息从所述目标信心表的多个软信息态样中查找相符于所述第一软信息的第一软信息态样，及对应所述第一软信息态样的第一预设信心度，
其中反应于所述第一软信息不相符于所述目标信心表的所述多个软信息态样中的其中之一，所述读取辅助电路单元将对应所述第一软信息的所述第一预设信心度设定为预设值，
其中所述读取辅助电路单元识别所述第一预设信心度为所述第一目标存储单元的对应所述目标实体页面的第一信心度。
22.根据权利要求21所述的存储控制器，其中在所述目标信心表中的多个预设信心度各自的绝对值大小是根据所述目标信心表所对应的所述大小相对关系的目标态样所设定的，
其中所述目标信心表的所述多个软信息态样是根据经由所述读取辅助电路单元依序使用对应所述目标态样与所述目标实体页面的一或多个转换读取电压与对应所述一或多个转换读取电压的一或多个调整读取电压来读取所述目标实体页面所获得的，
其中在所述多个软信息态样中越接近所述一或多个转换读取电压的一或多个软信息态样所对应的一或多个预设信心度的绝对值大小被设定为越小的值，其中在所述多个软信息态样中于所述一或多个转换读取电压中的其中之一与对应的调整读取电压之间的软信息态样所对应的预设信心度的绝对值大小被设定为最小的值，
其中所述多个预设信心度的正负是根据所对应的软信息态样中的硬比特值所设定的，
其中反应于所述多个预设信心度中的其中一个预设信心度所对应的软信息态样中的所述硬比特值为“1”，所述第一预设信心度会被设定为负值，
其中反应于所述预设信心度所对应的所述软信息态样中的所述硬比特值为“0”，所述第一预设信心度会被设定为正值。
23.一种存储装置，所述存储装置包括：
可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个字线，其中每一所述多个字线耦接至多个存储单元，其中所述多个存储单元中的每一个存储单元包括多个实体页面，并且所述多个实体页面中的每一个实体页面用以被程序化为一比特值；
存储器接口控制电路，用以耦接至所述可复写式非易失性存储器模块；以及
处理器，耦接至所述存储器接口控制电路，其中所述处理器载入且执行读取辅助程序码模块，以实现数据读取方法，所述数据读取方法包括下列步骤：
选择目标字线的目标实体页面，以对所述目标实体页面所存储的目标码字执行读取操作，其中所述目标实体页面的多个目标存储单元用以分别存储所述目标码字的多个目标比特值；
使用对应所述目标实体页面的预设读取电压来读取所述目标实体页面，以获得对应所述目标实体页面的读取码字，并且对所述读取码字执行预设解码操作，以获得对应所述读取码字的多个读取码字校验子，其中所述读取码字被存储于码字缓冲区，并且所述多个读取码字校验子中的最先者被存储于校验子缓冲区；
反应于判定所述多个读取码字校验子中的最后者的多个比特值不皆为零，使用对应所述预设读取电压的第一调整读取电压来再次读取所述目标实体页面，以获得对应所述目标实体页面的第一调整码字，并且对所述第一调整码字执行所述预设解码操作，以获得对应所述第一调整码字的多个第一调整码字校验子，其中所述第一调整码字被存储于所述码字缓冲区，并且所述多个第一调整码字校验子中的最先者被存储于所述校验子缓冲区；
反应于判定所述多个第一调整码字校验子中的最后者的多个比特值不皆为零，根据所述码字缓冲区中对应所述读取操作的多个码字来产生所述多个目标存储单元各自的软信息；
根据所述校验子缓冲区中的多个校验子之间的大小相对关系从对应所述目标实体页面的多个信心表中识别对应所述大小相对关系的目标信心表，其中所述多个信心表分别对应多个态样的大小相对关系，并且多个信心表各自具有分别对应多个软信息态样的多个预设信心度；
根据所述多个目标存储单元的多个软信息从所述目标信心表查找所述多个目标存储单元各自的信心度；以及
将所述多个目标存储单元的多个信心度替代所述预设解码操作中的对应所述多个目标存储单元的多个对数似然比值，并且对所述多个软信息执行具有已替代的多个对数似然比值的已调整的预设解码操作，以获得对应所述目标实体页面的有效码字，并且完成所述读取操作。
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