CN111798889A - 数据读取方法、存储控制器与存储装置 - Google Patents

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CN111798889A CN201910274380.0A CN201910274380A CN111798889A CN 111798889 A CN111798889 A CN 111798889A CN 201910274380 A CN201910274380 A CN 201910274380A CN 111798889 A CN111798889 A CN 111798889A
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Abstract

本发明提供一种数据读取方法、存储控制器与存储装置。所述方法包括：对目标字线执行读取操作；读取所述目标字线的多个目标实体页面，以获得分别对应所述多个目标实体页面的多个硬比特码字；根据所述多个硬比特码字产生所述目标字线的多个目标存储单元各自的软信息；根据多个信心表与多个目标存储单元的多个软信息来识别所述多个目标存储单元各自对应所述多个目标实体页面的多个信心度；以及根据所述多个信心度与所述多个软信息执行已调整的预设解码操作，以获得分别对应所述多个目标实体页面的多个最终已解码码字，并且完成所述读取操作。

Description

数据读取方法、存储控制器与存储装置
技术领域
本发明涉及一种数据读取方法，尤其涉及一种适用于配置有可复写式非易失性存储器模块的存储装置及其存储控制器的数据读取方法。
背景技术
一般来说，当对从可复写式非易失性存储器模块的实体面所读取的码字所执行迭代解码操作(如，低密度奇偶检查码解码操作)失败时，存储装置的存储控制器会根据验证数据(如，预先存入至可复写式非易失性存储器模块的已知数据)来尝试校正对应所述迭代解码操作的对数似然比表，以利用校正后的对数似然比表来重新对所读取的码字执行迭代解码操作。
然而，由于传统方法需要额外准备已知的验证数据(即，将所述已知的验证数据存储至可复写式非易失性存储器模块的多个字线中)，传统方法会使用可复写式非易失性存储器模块的闲置空间来存储所述验证数据，而减少了可复写式非易失性存储器模块的剩余可用空间，进而导致了存储装置的运作效率会因减少的剩余可用空间而降低(因为存储装置的许多管理运作会需要使用剩余可用空间)。
因此，如何在不需要准备验证数据的情况下，有效率地使用其他方式来取代传统的对应所述迭代解码操作的对数似然比表，以改善传统作法的缺陷，提升解码操作的性能且增进可复写式非易失性存储器模块的数据读取效率，是本领域人员研究的课题之一。
发明内容
本发明提供一种数据读取方法、存储控制器及存储装置，可在不需要准备已验证数据的情况下，利用读取目标字线的多个目标实体页面以获得多个硬比特码字，并且利用所述多个硬比特码字来产生所述目标字线的多个目标存储单元各自的软信息且查找出多个目标存储单元的对应多个目标实体页面的多个信心度，进而根据所述多个信心度来执行调整后的迭代解码操作，以强化解码能力且改善读取操作的效率。
本发明的一实施例提供适用于配置有一可复写式非易失性存储器模块的一存储装置的一种数据读取方法。所述可复写式非易失性存储器模块具有多个字线，其中所述多个字线的每一个字线耦接至多个存储单元，其中所述多个存储单元中的每一个存储单元包括多个实体页面，并且所述多个实体页面中的每一个实体页面用以被程序化为一比特值。所述方法包括：选择目标字线，以对所述目标字线执行读取操作；使用预设读取电压组来读取所述目标字线的多个目标实体页面，以获得分别对应所述多个目标实体页面的多个硬比特码字；根据所述多个硬比特码字产生所述目标字线的多个目标存储单元各自的软信息；根据分别对应所述多个目标实体页面的多个信心表与多个目标存储单元的多个软信息来识别所述多个目标存储单元各自对应所述多个目标实体页面的多个信心度，其中所述多个信心表各自具有分别对应多个临界电压分布区域的多个预设信心度，其中所述多个临界电压分布区域对应多个葛雷码态样；以及将所述多个目标存储单元的所述多个信心度替代所述预设解码操作中对应所述多个目标存储单元的多个对数似然比值，并且对所述多个软信息执行具有所述已替代的多个对数似然比值的已调整的预设解码操作，以获得分别对应所述多个目标实体页面的多个最终已解码码字，并且完成所述读取操作。
本发明的一实施例提供用于控制配置有可复写式非易失性存储器模块的存储装置的一种存储控制器。所述存储控制器包括：连接接口电路、存储器接口控制电路、读取辅助电路单元、错误检查与校正电路以及处理器。连接接口电路用以耦接至主机***。存储器接口控制电路用以耦接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个字线，其中所述多个字线的每一个字线耦接至多个存储单元，其中所述多个存储单元中的每一个存储单元包括多个实体页面，并且所述多个实体页面中的每一个实体页面用以被程序化为一比特值。处理器耦接至所述连接接口电路、所述存储器接口控制电路、所述读取辅助电路单元及所述错误检查与校正电路。所述处理器用以选择所述可复写式非易失性存储器模块的所述多个字线中的一目标字线，以对所述目标字线执行读取操作。所述读取辅助电路单元用以使用所述预设读取电压组来读取所述目标字线的多个目标实体页面，以获得分别对应所述多个目标实体页面的多个硬比特码字，其中所述读取辅助电路单元还用以根据所述多个硬比特码字产生所述目标字线的多个目标存储单元各自的软信息，其中所述读取辅助电路单元还用以根据分别对应所述多个目标实体页面的多个信心表与多个目标存储单元的多个软信息来识别所述多个目标存储单元各自对应所述多个目标实体页面的多个信心度，其中所述多个信心表各自具有分别对应多个临界电压分布区域的多个预设信心度，其中所述多个临界电压分布区域对应多个葛雷码态样，其中所述错误检查与校正电路用以将所述多个目标存储单元的所述多个信心度替代所述预设解码操作中对应所述多个目标存储单元的多个对数似然比值，并且对所述多个软信息执行具有所述已替代的多个对数似然比值的已调整的预设解码操作，以获得分别对应所述多个目标实体页面的多个最终已解码码字，进而完成所述读取操作。
本发明的一实施例提供一种存储装置。所述存储装置包括可复写式非易失性存储器模块、存储器接口控制电路及处理器。可复写式非易失性存储器模块具有多个字线，其中所述多个字线的每一个字线耦接至多个存储单元，其中所述多个存储单元中的每一个存储单元包括多个实体页面，并且所述多个实体页面中的每一个实体页面用以被程序化为一比特值。存储器接口控制电路用以耦接至该可复写式非易失性存储器模块。处理器耦接至该存储器接口控制电路，其中该处理器载入且执行读取辅助程序码模块，以实现数据读取方法。所述数据读取方法包括：选择目标字线，以对所述目标字线执行读取操作；使用所述预设读取电压组来读取所述目标字线的多个目标实体页面，以获得分别对应所述多个目标实体页面的多个硬比特码字；根据所述多个硬比特码字产生所述目标字线的多个目标存储单元各自的软信息；根据分别对应所述多个目标实体页面的多个信心表与多个目标存储单元的多个软信息来识别所述多个目标存储单元各自对应所述多个目标实体页面的多个信心度，其中所述多个信心表各自具有分别对应多个临界电压分布区域的多个预设信心度，其中所述多个临界电压分布区域对应多个葛雷码态样；以及将所述多个目标存储单元的所述多个信心度替代所述预设解码操作中对应所述多个目标存储单元的多个对数似然比值，并且对所述多个软信息执行具有所述已替代的多个对数似然比值的已调整的预设解码操作，以获得分别对应所述多个目标实体页面的多个最终已解码码字，并且完成所述读取操作。
基于上述，本发明实施例所提供的数据读取方法、存储控制器及存储装置，可在不需要准备已验证数据的情况下，利用读取目标字线的多个目标实体页面以获得多个硬比特码字，并且利用所述多个硬比特码字来产生所述目标字线的多个目标存储单元各自的软信息。接着，本发明实施例所提供的数据读取方法、存储控制器及存储装置，更可使用多个软信息经由查找对应所述多个目标实体页面的多个信心表来获得多个目标存储单元的对应多个目标实体页面的多个信心度，进而根据多个目标存储单元的对应多个目标实体页面的多个信心度来执行调整后的迭代解码操作，以强化解码能力且改善读取操作的效率。如此一来，可增进从所述目标字线所读取数据的正确性与可靠度，以降低对所读取数据所执行的解码操作的负荷，进而增进了数据读取操作整体的效率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一实施例所示出的主机***及存储装置的方块示意图；
图2是根据本发明的一实施例所示出的数据读取方法的流程图；
图3A为根据本发明的一实施例所示出的第一读取电压态样(1/2/4)的临界电压分布及对应的葛雷码态样的示意图；
图3B为根据本发明的一实施例所示出的第二读取电压态样(2/3/2)的临界电压分布及对应的葛雷码态样的示意图；
图4A为根据本发明的一实施例所示出的设定第一读取电压态样(1/2/4)的信心表的示意图；
图4B为根据本发明的一实施例所示出的对应第一读取电压态样(1/2/4)的信心表的示意图；
图5A为根据本发明的一实施例所示出的设定第二读取电压态样(2/3/2)的信心表的示意图；
图5B为根据本发明的一实施例所示出的对应第二读取电压态样(2/3/2)的信心表的示意图。
附图标记说明
10：主机***
20：存储装置
110、211：处理器
120：主机存储器
130：数据传输接口电路
210：存储控制器
212：数据管理电路
213：存储器接口控制电路
214：错误检查与校正电路
215：读取辅助电路单元
2151：软信息管理电路
2152：信心表管理电路
218：缓冲存储器
219：电源管理电路
220：可复写式非易失性存储器模块
230：连接接口电路
S21、S22、S23、S24、S25：数据读取方法的流程步骤
V(1)1～V(i)7：读取电压
L：下实体页面的比特值
M：中实体页面的比特值
U：上实体页面的比特值
G1～G8：临界电压分布区域
SL1、SL2：下实体页面的存储状态
SM1、SM2、SM3：中实体页面的存储状态
SU1、SU2、SU3、SU4、SU5：上实体页面的存储状态
400、500：软信息
410、420、430、510、520、530：信心表
410(1)～410(8)、420(1)～420(8)、430(1)～430(8)、510(1)～510(8)、520(1)～520(8)、530(1)～530(8)：预设信心度
具体实施方式
在本实施例中，存储装置包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与存储装置控制器(亦称，存储控制器或存储控制电路)。此外，存储装置是与主机***一起使用，以使主机***可将数据写入至存储装置或从存储装置中读取数据。
图1是根据本发明的一实施例所示出的主机***及存储装置的方块示意图。
请参照图1，主机***(Host System)10包括处理器(Processor)110、主机存储器(Host Memory)120及数据传输接口电路(Data Transfer Interface Circuit)130。在本实施例中，数据传输接口电路130耦接(亦称，电性连接)至处理器110与主机存储器120。在另一实施例中，处理器110、主机存储器120与数据传输接口电路130之间利用***总线(System Bus)彼此耦接。
存储装置20包括存储控制器(Storage Controller)210、可复写式非易失性存储器模块(Rewritable Non-Volatile Memory Module)220及连接接口电路(ConnectionInterface Circuit)230。其中，存储控制器210包括处理器211、数据管理电路(DataManagement Circuit)212与存储器接口控制电路(Memory Interface Control Circuit)213。
在本实施例中，主机***10是通过数据传输接口电路130与存储装置20的连接接口电路230耦接至存储装置20来进行数据的存取操作。例如，主机***10可经由数据传输接口电路130将数据存储至存储装置20或从存储装置20中读取数据。
在本实施例中，处理器110、主机存储器120及数据传输接口电路130可设置在主机***10的主机板上。数据传输接口电路130的数目可以是一或多个。通过数据传输接口电路130，主机板可以经由有线或无线方式耦接至存储装置20。存储装置20可例如是U盘、存储卡、固态硬盘(Solid State Drive，SSD)或无线存储器存储装置。无线存储器存储装置可例如是近距离无线通讯(Near Field Communication，NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板也可以通过***总线耦接至全球定位***(Global Positioning System，GPS)模块、网络接口卡、无线传输装置、键盘、屏幕、喇叭等各式I/O装置。
在本实施例中，数据传输接口电路130与连接接口电路230是相容于高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准的接口电路。并且，数据传输接口电路130与连接接口电路230之间是利用快速非易失性存储器接口标准(Non-Volatile Memory express，NVMe)通讯协定来进行数据的传输。
然而，必须了解的是，本发明不限于此，数据传输接口电路130与连接接口电路230亦可以是符合并行高级技术附件(Parallel Advanced Technology Attachment，PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers，IEEE)1394标准、串行高级技术附件(Serial Advanced Technology Attachment，SATA)标准、通用串行总线(Universal Serial Bus，USB)标准、SD接口标准、超高速一代(UltraHigh Speed-I，UHS-I)接口标准、超高速二代(Ultra High Speed-II，UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi Media Card，MMC)接口标准、eMMC接口标准、通用快闪存储器(UniversalFlash Storage，UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics，IDE)标准或其他适合的标准。此外，在另一实施例中，连接接口电路230可与存储控制器210封装在一个芯片中，或者连接接口电路230是布设于一包含存储控制器210的芯片外。
在本实施例中，主机存储器120用以暂存处理器110所执行的指令或数据。例如，在本范例实施例中，主机存储器120可以是动态随机存取存储器(Dynamic Random AccessMemory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)等。然而，必须了解的是，本发明不限于此，主机存储器120也可以是其他适合的存储器。
存储控制器210用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机***10的指令在可复写式非易失性存储器模块220中进行数据的写入、读取与抹除等运作。
更详细来说，存储控制器210中的处理器211为具备运算能力的硬件，其用以控制存储控制器210的整体运作。具体来说，处理器211具有多个控制指令，并且在存储装置20运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。
值得一提的是，在本实施例中，处理器110与处理器211例如是中央处理单元(Central Processing Unit，CPU)、微处理器(micro-processor)、或是其他可程序化的处理单元(Microprocessor)、数字信号处理器(Digital Signal Processor，DSP)、可程序化控制器、特殊应用集成电路(Application Specific Integrated Circuits，ASIC)、可程序化逻辑装置(Programmable Logic Device，PLD)或其他类似电路元件，本发明并不限于此。
在一实施例中，存储控制器210还具有只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储控制器210被致能时，处理器211会先执行此开机码来将存储于可复写式非易失性存储器模块220中的控制指令载入至存储控制器210的随机存取存储器中。之后，处理器211会运转此些控制指令以进行数据的写入、读取与抹除等运作。在另一实施例中，处理器211的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块220的特定区域，例如，可复写式非易失性存储器模块220中专用于存放***数据的实体存储单元中。
在本实施例中，如上所述，存储控制器210还包括数据管理电路212与存储器接口控制电路213。应注意的是，存储控制器210各部件所执行的操作亦可视为存储控制器210所执行的操作。
其中，数据管理电路212耦接至处理器211、存储器接口控制电路213与连接接口电路230。数据管理电路212用以接受处理器211的指示来进行数据的传输。例如，经由连接接口电路230从主机***10(如，主机存储器120)读取数据，并且将所读取的数据经由存储器接口控制电路213写入至可复写式非易失性存储器模块220中(如，根据来自主机***10的写入指令来进行写入操作)。又例如，经由存储器接口控制电路213从可复写式非易失性存储器模块220的一或多个实体单元中读取数据(数据可读取自一或多个实体单元中的一或多个存储单元)，并且将所读取的数据经由连接接口电路230写入至主机***10(如，主机存储器120)中(如，根据来自主机***10的读取指令来进行读取操作)。在另一实施例中，数据管理电路212亦可整合至处理器211中。
存储器接口控制电路213用以接受处理器211的指示，配合数据管理电路212来进行对于可复写式非易失性存储器模块220的写入(亦称，程序化，Programming)操作、读取操作或抹除操作。
举例来说，处理器211可执行写入指令序列，以指示存储器接口控制电路213将数据写入至可复写式非易失性存储器模块220中；处理器211可执行读取指令序列，以指示存储器接口控制电路213从可复写式非易失性存储器模块220的对应读取指令的一或多个实体单元(亦称，目标实体单元)中读取数据；处理器211可执行抹除指令序列，以指示存储器接口控制电路213对可复写式非易失性存储器模块220进行抹除操作。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示对可复写式非易失性存储器模块220执行相对应的写入、读取及抹除等操作。在一实施例中，处理器211还可以下达其他类型的指令序列给存储器接口控制电路213，以对可复写式非易失性存储器模块220执行相对应的操作。
此外，欲写入至可复写式非易失性存储器模块220的数据会经由存储器接口控制电路213转换为可复写式非易失性存储器模块220所能接受的格式。具体来说，若处理器211要存取可复写式非易失性存储器模块220，处理器211会传送对应的指令序列给存储器接口控制电路213以指示存储器接口控制电路213执行对应的操作。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变预设读取电压组的多个预设读取电压值以进行读取操作或读取辅助操作，或执行垃圾回收程序等等)的相对应的指令序列。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
可复写式非易失性存储器模块220是耦接至存储控制器210(存储器接口控制电路213)并且用以存储主机***10所写入的数据。可复写式非易失性存储器模块220可以是单阶存储单元(Single Level Cell，SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell，MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple LevelCell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quadruple Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、三维NAND型快闪存储器模块(3D NAND flashmemory module)或垂直NAND型快闪存储器模块(Vertical NAND flash memory module)等其他快闪存储器模块或其他具有相同特性的存储器模块。可复写式非易失性存储器模块220中的存储单元是以阵列的方式设置。
在本实施例中，可复写式非易失性存储器模块220具有多个字线，其中所述多个字线的每一个字线耦接至多个存储单元。同一条字线上的多个存储单元会组成一或多个实体程序化单元。此外，多个实体程序化单元可组成一个实体单元(实体区块或实体抹除单元)。在本实施例中，以三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块做例子来说明，即，在下述的实施例中，会将一个可存储3个比特值的存储单元作为一个实体程序化单元(即，在每次程序化操作中，会对一个实体程序化单元接着一个实体程序化单元来施加程序化电压以程序化数据)，其中每一个存储单元可区分为各自可存储一个比特值的下实体页面(Lower Physical Page)、中实体页面(Middle Physical Page)与上实体页面(Upper Physical Page)。
在本实施例中，是以存储单元作为写入(程序化)数据的最小单位。实体单元为抹除的最小单位，即，每一实体单元含有最小数目的一并被抹除的存储单元。
以下的实施例是以三阶存储单元型快闪存储器模块为例，来进行的读取辅助操作(对特定字线所具有的多个存储单元来执行读取辅助操作)。所述读取辅助操作所使用的数据读取方法亦会说明如下。然，本发明的实施例所提供的读取辅助操作与数据读取方法亦可应用至其他类型的快闪存储器模块。
存储控制器210会配置多个逻辑单元给可复写式非易失性存储器模块220。主机***10是通过所配置的逻辑单元来存取存储在多个实体单元中的使用者数据。在此，每一个逻辑单元可以是由一或多个逻辑地址组成。例如，逻辑单元可以是逻辑区块(LogicalBlock)、逻辑页面(Logical Page)或是逻辑扇区(Logical Sector)。一个逻辑单元可以是映射至一或多个实体单元，其中实体单元可以是一或多个实体地址、一或多个实体扇、一或多个实体程序化单元或者一或多个实体抹除单元。在本实施例中，逻辑单元为逻辑区块，并且逻辑子单元为逻辑页面。每一逻辑单元具有多个逻辑子单元。
此外，存储控制器210会建立逻辑转实体地址映射表(Logical To Physicaladdress mapping table)与实体转逻辑地址映射表(Physical To Logical addressmapping table)，以记录配置给可复写式非易失性存储器模块220的逻辑单元(如，逻辑区块、逻辑页面或逻辑扇区)与实体单元(如，实体抹除单元、实体程序化单元、实体扇区)之间的地址映射关系。换言之，存储控制器210可通过逻辑转实体地址映射表来查找一逻辑单元所映射的实体单元，并且存储控制器210可通过实体转逻辑地址映射表来查找一实体单元所映射的逻辑单元。然而，上述有关逻辑单元与实体单元映射的技术概念为本领域技术人员的惯用技术手段且非本发明所欲阐述的技术方案，不再赘述于此。
在本实施例中，错误检查与校正电路214是耦接至处理器211并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当处理器211从主机***10中接收到写入指令时，错误检查与校正电路214会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code，ECC)和/或错误检查码(error detecting code，EDC)，并且处理器211会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块220中。之后，当处理器211从可复写式非易失性存储器模块220中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路214会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正程序。此外，在错误检查与校正程序后，若成功解码所读取的数据，错误检查与校正电路214可回传错误比特数给处理器211。
在本实施例中，错误检查与校正电路214所执行的是使用低密度奇偶检查码(lowdensity parity code，LDPC)算法的迭代解码操作(亦称，LDPC迭代解码操作)。具体来说，在接收到欲解码的所述码字(亦称，目标码字或原始码字)之后，错误检查与校正电路214会开始对所接收的所述码字进行迭代解码操作，识别所接收码字的多个数据比特，根据所述多个数据比特来查询对应的对数似然比(Log Likelihood Ratio，LLR)表(亦称，LLR表)以获得对应多个数据比特的多个对数似然比值，并且经由所述对数似然比值及对应所述码字的软信息来对所述码字执行一轮的迭代解码操作。所述经由所述对数似然比值及对应所述码字的软信息来对所述码字所执行的迭代解码操作亦可称为软解码操作。
在本实施例中，每当错误检查与校正电路214完成对一笔所述码字所执行的一轮迭代解码操作，错误检查与校正电路214可获得对应所述码字的已解码码字与对应所述已解码码字的校验子。错误检查与校正电路214可根据校验子来判断当下所执行的所述迭代解码操作是解码成功或解码失败。
若解码失败，错误检查与校正电路214可根据所统计的对所述码字所执行的迭代解码操作的总次数与预设迭代次数门槛值来判断是否需再次执行后续的一或多次的迭代操作。若所述总次数大于所述迭代次数门槛值，错误检查与校正电路214会判定所述码字的预设解码操作(预设解码操作可包括一或多个迭代解码操作)是失败的，并且输出最后所获得的已解码码字与对应的校验子；若所述总次数不大于所述预设迭代次数门槛值，错误检查与校正电路214会利用所获得的已解码码字与对应的校验子来再次执行新一轮的迭代解码操作。厂商可根据需求自行设定迭代次数门槛值，本发明不限于此。
在每一次(每一轮)的迭代解码操作的最后，错误检查与校正电路214会计算对应当前最新获得的已解码码字的校验子，以判断此次的迭代解码操作是否成功。若解码成功(解码后所产生的码字为正确，即，有效码字)，则结束本次的迭代操作并且也结束对此码字的预设解码操作；若解码失败(解码后所产生的码字为错误，即，无效码字)，则在所述总次数不大于所述预设迭代次数门槛值的情况下，结束本次的迭代操作并且重新开始新的一次(下一轮)的迭代操作。
更详细来说，在每次迭代解码操作中，错误检查与校正电路214会判断对应所述已解码码字的校验子的多个比特值是否皆为零。若所述校验子的多个比特值皆为零(即，“0”)，错误检查与校正电路214判定所述已解码码字为正确的，完成本次的迭代解码操作，完成对应所述码字的预设解码操作，并且输出为有效码字的所述已解码码字，进而完成对应所述原始码字的读取操作。
反之，若所述校验子的所述多个比特值不皆为零(即，具有一或多个“1”)，错误检查与校正电路214判定所述已解码码字为错误的，并且结束本次的迭代解码操作及所述码字的预设解码操作。在本实施例中，错误检查与校正电路214更会判断对应所述已解码码字的校验子的比特值“1”的总数目是否小于之前所执行过的迭代解码操作所获得的校验子的比特值“1”的总数目。若是，错误检查与校正电路214会识别所述已解码码字为最小校验子码字，识别对应的校验子为最小校验子，并且输出所述最小校验子码字与所述最小校验子。所述最小校验子码字与所述最小校验子可被存储至缓冲存储器的对应的缓冲区。
应注意的是，上述的说明仅用于解释原始码字、已解码码字与对应的校验子的对应关系，其他关于低密度奇偶检查码算法的迭代解码操作、原始码字、校验子、已解码码字的细节并非本发明的技术方案，不赘述于此。
在一实施例中，存储控制器210还包括缓冲存储器218与电源管理电路219。缓冲存储器是耦接至处理器211并且用以暂存来自于主机***10的数据与指令、来自于可复写式非易失性存储器模块220的数据或其他用以管理存储装置20的***数据(如，对数似然比表、信心表)，以让处理器211可快速地从缓冲存储器218中存取所述数据、指令或***数据。电源管理电路219是耦接至处理器211并且用以控制存储装置20的电源。
在本实施例中，读取辅助电路单元215包括软信息管理电路2151与信心表管理电路2152。所述读取辅助电路单元215用以对多个字线的特定实体页面来执行读取辅助操作。更具体来说，处理器211可在特定的时间点来选择可复写式非易失性存储器模块220的属于多个实体单元的多个字线的其中之一个字线(亦称，目标字线)，并且指示读取辅助电路单元215来对此目标字线进行读取辅助操作。
举例来说，所述特定的时间点包括但不限于：(1)解码操作失败时；(2)对物理状态较差的字线(例如，抹除次数较多、读取次数较多、久存时间(retention time)较长或错误比特数较多的字线)进行读取操作时；或(3)从一字线所读取的数据的错误比特数超过一错误比特数门槛值时。
具体来说，当从对应至一字线的一实体页面所读取的数据的错误比特数超过一错误比特数门槛值时，其中所述字线被选择为所述目标字线。应注意的是，被选择的目标字线已存储数据，即，已被程序化数据。在本实施例中，所述已存储数据并非厂商或是***预先设定的已知数据或验证数据，例如，所述已存储数据为使用者数据。
在本实施例中，软信息管理电路2151可对所述目标字线执行软信息操作，以获得所述目标字线的多个目标存储单元各自的软信息。在说明软信息操作之前，需先说明存储状态的概念。在本实施例中，如上所述，目标字线的存储有数据。具体来说，每个字线的多个存储单元可具有一或多个实体页面(每个实体页面存储一个比特值)，并且每个存储单元用以被程序化以存储对应不同的多个葛雷码(Gray Code)态样的其中之一的比特值，并且所述葛雷码态样的总数为P，其中每一个葛雷码态样所存储的比特值的总数目会等于每一个存储单元所具有的实体页面的总数目。P为大于2的一第一预定正整数，并且P的数值会依据所述可复写式非易失性存储器模块220的类型而被预先设定。例如，若可复写式非易失性存储器模块220为MLC，则P＝4，并且每一个葛雷码态样所存储的比特值的总数目会等于2；若可复写式非易失性存储器模块220为SLC，则P＝2，并且每一个葛雷码态样所存储的比特值的总数目会等于1；若可复写式非易失性存储器模块220为QLC，则P＝16，并且每一个葛雷码态样所存储的比特值的总数目会等于4。
为了统一说明，本实施例是以三阶存储单元型快闪存储器模块为例，并且目标字线的多个存储单元可存储有分别对应8个葛雷码态样(P＝8)的比特值，并且每一个葛雷码态样所存储的比特值的总数目会等于3。以下先配合图3A来说明所述多个葛雷码态样的细节。
图3A为根据本发明的一实施例所示出的第一读取电压态样(1/2/4)的临界电压分布及对应的葛雷码态样的示意图。由于本实施例是以为三阶存储单元NAND型快闪存储器模块的可复写式非易失性存储器模块220做例子来说明，其中P等于8(即，23)。三阶存储单元NAND型快闪存储器模块的每一存储单元具有三个实体页面来分别存储比特数据，所述每一存储单元包括各自可存储一个比特值的下实体页面(Lower Physical Page，L)、中实体页面(Middle Physical Page，M)与上实体页面(Upper Physical Page，U)。假设处理器211经由预设读取电压组V(i)的多个转换读取电压V(i)1～V(i)7读取三阶存储单元NAND型快闪存储器模块的目标字线的多个存储单元(多个目标存储单元)，并且藉此识别出所述多个存储单元所存储的不同比特值(分别对应不同葛雷码态样的比特值)。每一存储单元中的闸极电压可依据预设读取电压组V(i)中的转换读取电压V(i)1～V(i)7而区分为8种葛雷码态样，如“L:1M:1U:1”、“L:1M:1U:0”、“L:1M:0U:0”、“L:1M:0U:1”、“L:0M:0U:1”、“L:0M:0U:0”、“L:0M:1U:0”与“L:0M:1U:1”的8种葛雷码态样(“L:”表示下实体页面的比特值；“M:”表示中实体页面的比特值；“U:”表示上实体页面的比特值)。所述8种葛雷码态样亦可表示为“111”、“110”、“100”、“101”、“001”、“000”、“010”与“011”，8种比特值组合，其中每个比特值组合中的比特值的先后排序是依据下、中、上实体页面的顺序。也就是说，经由分别施加读取电压组V(i)的不同电压值的读取电压V(i)1～V(i)7至目标字线的一个存储单元上，处理器211可根据判断所述存储单元的通道是否导通而分别判定出所述存储单元所存储的比特值(亦称，比特数据或读取比特值)对应不同的多个葛雷码态样(“111”、“110”、“100”、“101”、“001”、“000”、“010”与“011”)的其中之一(即，经由使用预设读取电压组V(i)来从目标字线的一个存储单元读取出读取比特值)。
在本实施例中，字线的临界电压分布可依据对应的转换读取电压来被划分为多个临界电压分布区域。所述多个临界电压分布区域与所述多个葛雷码态样为一对一的映射关系。请参照图3A，临界电压分布区域G1对应葛雷码态样“111”；临界电压分布区域G2对应葛雷码态样“110”；临界电压分布区域G3对应葛雷码态样“100”；临界电压分布区域G4对应葛雷码态样“101”；临界电压分布区域G5对应葛雷码态样“001”；临界电压分布区域G6对应葛雷码态样“000”；临界电压分布区域G7对应葛雷码态样“010”；临界电压分布区域G8对应葛雷码态样“011”。此外，在本实施例中，若一个存储单元的存储状态所对应的葛雷码态样为“011”，此存储单元可被视为属于临界电压分布区域G8，或此存储单元的临界电压分布可被视为属于临界电压分布区域G8。
应注意的是，根据可复写式非易失性存储器模块220的存储单元可具有的多个葛雷码态样的总数目(在此例子中，为8)，处理器211可决定预设读取电压组的所述多个转换读取电压的总数目，其中预设读取电压组的所述多个转换读取电压的总数目为所述多个葛雷码态样的总数目减一(在此例子，为7，即，P-1＝8-1＝7)。此外，所述多个临界电压分布区域的总数目也等于所述多个葛雷码态样的总数目。
更详细来说，一个存储单元所存储的对应一种葛雷码态样的存储状态(亦称，葛雷码)可经由所述存储单元的下实体页面的存储状态(SL)、下实体页面的存储状态(SM)与上实体页面的存储状态(SU)来依序组合而成(如，图3A的多个箭头所示)。
在本实施例中，转换读取电压V(i)4用以区分下实体页面的存储状态SL1(“1”)与SL2(“0”)；转换读取电压V(i)2与V(i)6用以区分中实体页面的存储状态SM1(“1”)、SM2(“0”)与SM3(“1”)；转换读取电压V(i)1、V(i)3、V(i)5、V(i)7用以区分上实体页面的存储状态SU1(“1”)、SU2(“0”)、SU3(“1”)、SU4(“0”)与SU5(“1”)。
在本实施例中，字线的临界电压分布可依据对应的转换读取电压来被划分为多个临界电压分布区域。所述多个临界电压分布区域与所述多个葛雷码态样为一对一的映射关系。请参照图3A，临界电压分布区域G1对应葛雷码态样“111”；临界电压分布区域G2对应葛雷码态样“110”；临界电压分布区域G3对应葛雷码态样“100”；临界电压分布区域G4对应葛雷码态样“101”；临界电压分布区域G5对应葛雷码态样“001”；临界电压分布区域G6对应葛雷码态样“000”；临界电压分布区域G7对应葛雷码态样“010”；临界电压分布区域G8对应葛雷码态样“011”。此外，在本实施例中，若一个存储单元的存储状态所对应的葛雷码态样为“011”，此存储单元可被视为属于临界电压分布区域G8，或此存储单元的临界电压分布可被视为属于临界电压分布区域G8。
处理器211(或读取辅助电路单元215)可使用预设读取电压组中对应下实体页面、中实体页面与上实体页面的转换读取电压来依序读取字线，以获得所述字线的多个存储单元的下实体页面、中实体页面与上实体页面的存储状态，进而获得所述多个存储单元的葛雷码。举例来说，假设处理器211(或读取辅助电路单元215)使用预设读取电压组V(i)来读取字线以获得所述字线的多个存储单元的多个葛雷码。处理器211(或读取辅助电路单元215)先经由使用转换读取电压V(i)4来识别出所有存储单元的下实体页面的存储状态是存储状态SL1或存储状态SL2；接着，处理器211(或读取辅助电路单元215)再经由使用转换读取电压V(i)2、V(i)6来识别出此些存储单元的中实体页面的存储状态是存储状态SM1、存储状态SM3或存储状态SM3；接着，处理器211(或读取辅助电路单元215)再经由使用转换读取电压V(i)1、V(i)3、V(i)5、V(i)7来识别出此些存储单元的上实体页面的存储状态是存储状态SU1、存储状态SU2、存储状态SU3、存储状态SU4或存储状态SM5。如此一来，处理器211(或读取辅助电路单元215)可识别出所有存储单元的下实体页面、中实体页面及上实体页面的存储状态，进而识别出所有存储单元所存储的葛雷码。
应注意的是，所识别出的所述字线的所有存储单元的上实体页面的存储状态的比特值可一同组合为对应所述字线的上实体页面的一个硬比特码字；所识别出的所述字线的所有存储单元的中实体页面的存储状态的比特值可一同组合为对应所述字线的中实体页面的一个硬比特码字；所识别出的所述字线的所有存储单元的下实体页面的存储状态的比特值可一同组合为对应所述字线的下实体页面的一个硬比特码字。分别对应所述多个实体页面的所述多个硬比特码字尚未经过预设解码操作，并且所述多个硬比特码字亦可称为分别对应所述多个实体页面的多个原始码字。
此外，具有上述多个实体页面与对应的转换读取电压数目的特性的可复写式非易失性存储器模块220亦可被视为具有第一读取电压态样(1/2/4)的可复写式非易失性存储器模块220(三阶存储单元NAND型快闪存储器模块)。所述“1/2/4”分别对应至“下实体页面/中实体页面/上实体页面”所具有的转换读取电压的总数目。本发明并不限定于第一读取电压态样的可复写式非易失性存储器模块220，本发明所提供的数据读取方法、存储控制器与存储装置亦可适用于其他读取电压态样的可复写式非易失性存储器模块220。以下利用图3B来说明。
图3B为根据本发明的一实施例所示出的第二读取电压态样(2/3/2)的临界电压分布及对应的葛雷码态样的示意图。请参照图3B，针对为第二读取电压态样(2/3/2)的可复写式非易失性存储器模块220(三阶存储单元NAND型快闪存储器模块)，读取电压V(i)1与V(i)5用以区分下实体页面的存储状态SL1(“1”)、SL2(“0”)与SL3(“1”)；读取电压V(i)2、V(i)4与V(i)6用以区分中实体页面的存储状态SM1(“1”)、SM2(“0”)、SM3(“1”)与SM4(“0”)；读取电压V(i)3与V(i)7用以区分上实体页面的存储状态SU1(“1”)、SU2(“0”)与SU3(“1”)。所述“2/3/2”分别对应至“下实体页面/中实体页面/上实体页面”所具有的转换读取电压的总数目。
第二读取电压态样(2/3/2)的可复写式非易失性存储器模块220的每一存储单元中的闸极电压可依据预设读取电压组V(i)中的转换读取电压V(i)1～V(i)7而区分为8种葛雷码态样，如“L:1M:1U:1”、“L:0M:1U:1”、“L:0M:0U:1”、“L:0M:0U:0”、“L:0M:1U:0”、“L:1M:1U:0”、“L:1M:0U:0”与“L:1M:0U:1”的8种葛雷码态样。所述8种葛雷码态样亦可表示为“111”、“110”、“100”、“101”、“001”、“000”、“010”与“011”，8种比特值组合，其中每个比特值组合中的比特值的先后排序是依据存储单元的下、中、上实体页面的存储状态的顺序。
此外，请参照图3B，临界电压分布区域G1对应葛雷码态样“111”；临界电压分布区域G2对应葛雷码态样“011”；临界电压分布区域G3对应葛雷码态样“001”；临界电压分布区域G4对应葛雷码态样“000”；临界电压分布区域G5对应葛雷码态样“010”；临界电压分布区域G6对应葛雷码态样“110”；临界电压分布区域G7对应葛雷码态样“100”；临界电压分布区域G8对应葛雷码态样“101”。此外，在本实施例中，若一个存储单元的存储状态所对应的葛雷码态样为“011”，此存储单元可被视为属于临界电压分布区域G8，或此存储单元的临界电压分布可被视为属于临界电压分布区域G2。
在本实施例中，字线的多个存储单元的实体页面的临界电压分布相较于预设的临界电压分布可能会发生偏移的现象。由于临界电压分布的偏移，原本对应于多个实体页面的预设的临界电压的预设的转换读取电压已经不再适合用以区分对应的实体页面的存储状态。换言之，在此情况下，原本所读取且识别的实体页面的多个存储单元所存储的读取比特值会失真。此时，便需要执行软信息操作来获得对应所述多个存储单元的软信息，以辅助处理器211或错误检查与校正电路214来进一步通过多个存储单元各自的软信息与对应的多个信心表来识别多个存储单元各自的多个实体页面所存储的读取比特值或相应的信心度。如此一来，错误检查与校正电路214可通过所每个存储单元的多个信心度与软信息来进行预设解码操作(低密度奇偶检查码解码操作)。以下利用图2来说明。
图2是根据本发明的一实施例所示出的数据读取方法的流程图。请参照图2，在步骤S21中，处理器211选择目标字线，以对所述目标字线执行读取操作。具体来说，目标字线的选方式与时机点已经详述于上，不赘述于此。然而，在另一实施例中，所述目标字线亦可指对应读取指令所指示的读取数据的字线。
接着，在步骤S22中，读取辅助电路单元215(或软信息管理电路2151)使用所述预设读取电压组来读取所述目标字线的多个目标实体页面，以获得分别对应所述多个目标实体页面的多个硬比特码字。
具体来说，经由使用所述预设读取电压组中的对应的转换读取电压对属于同一个目标实体页面中的多个目标存储单元所读取到的多个读取比特值会构成对应所述一个目标实体页面的硬比特码字。举例来说，在图3A的例子中，目标字线会具有三个目标实体页面(上、中、下实体页面)。使用转换读取电压V(i)4来读取目标字线的所有目标存储单元的下实体页面，会获得此目标字线的对应下实体页面的硬比特码字。
接着，在步骤S22中，读取辅助电路单元215(或软信息管理电路2151)根据所述多个硬比特码字产生所述目标字线的多个目标存储单元各自的软信息。
具体来说，在本实施例中，软信息可包括三个态样：第一态样软信息、第二态样软信息与第三态样软信息。处理器211可预先设定所述软信息的态样为上述三者的其中之一。
更详细来说，反应于所述软信息被预设为所述第一态样软信息，所述根据所述多个硬比特码字产生所述目标字线的所述多个目标存储单元各自的所述软信息的步骤包括：经由错误检查与校正电路214对所述多个硬比特码字分别执行预设解码操作，以获得分别对应所述多个硬比特码字的所述多个最小校验子码字；以及经由软信息管理电路2151根据所述多个目标存储单元的分别对应所述多个目标实体页面的所述多个最小校验子码字来组成所述多个目标存储单元的多个软信息。所述最小校验子码字所对应的校验子所具有的为“1”的比特值的总数目可大于或等于0。有效码字亦可被视为一种最小校验子码字。
也就是说，针对对所述多个硬比特码字中的第一硬比特码字所执行的第一预设解码操作(所述第一预设解码操作包括多个迭代解码操作)，每当完成所述多个迭代解码操作的其中一个迭代解码操作时，所述错误检查与校正电路获得已解码硬比特码字与对应所述已解码硬比特码字的硬比特校验子。所述错误检查与校正电路214选择从所完成的多个迭代解码操作所获得的多个硬比特校验子中的最小者作为最小硬比特校验子，并且从多个已解码硬比特码字中识别对应所述最小硬比特校验子的已解码硬比特码字为最小校验子码字，其中所述多个迭代解码操作的总数目小于或等于迭代次数门槛值。
换句话说，完成对下实体页面的硬比特码字所进行的预设解码操作后，所述错误检查与校正电路214可获得对应下实体页面的最小校验子码字；完成对中实体页面的硬比特码字所进行的预设解码操作后，所述错误检查与校正电路214可获得对应中实体页面的最小校验子码字；完成对上实体页面的硬比特码字所进行的预设解码操作后，所述错误检查与校正电路214可获得对应上实体页面的最小校验子码字。
接着，针对某一个存储单元，软信息管理电路2151可于对应下实体页面的最小校验子码字中识别到此存储单元的下实体页面的读取比特值，并且将此读取比特值识别为此存储单元的软信息的对应下实体页面的软比特；在对应中实体页面的最小校验子码字中识别到此存储单元的中实体页面的读取比特值，并且将此读取比特值识别为此存储单元的软信息的对应中实体页面的软比特；在对应上实体页面的最小校验子码字中识别到此存储单元的上实体页面的读取比特值，并且将此读取比特值识别为此存储单元的软信息的对应上实体页面的软比特。
值得一提的是，在本实施例中，一个目标存储单元的每一个目标实体页面对应至所述一个目标存储单元的软信息的一个软比特，并且所述一个目标存储单元的所述软信息的所有的软比特的总数目等于所述一个目标存储单元的所有目标实体页面的总数目。举例来说，对于三阶存储单元NAND型快闪存储器模块的一个存储单元，所述存储单元具有上、中、下实体页面，并且所述上、中、下实体页面的总数目为3。基此，三阶存储单元NAND型快闪存储器模块的一个存储单元的软信息会具有3个比特值，并且所述存储单元的每一个比特值分别对应至所述上、中、下实体页面。
另一方面，反应于所述软信息被预设为所述第二态样软信息，所述根据所述多个硬比特码字产生所述目标字线的所述多个目标存储单元各自的所述软信息的步骤包括：直接将分别对应所述目标实体页面的所述多个硬比特码字组成所述多个目标存储单元的所述多个软信息。具体来说，若软信息为第二态样软信息，针对某一个存储单元，软信息管理电路2151可于对应下实体页面的硬比特码字中识别到此存储单元的下实体页面的读取比特值(亦称，硬比特值)，并且将此读取比特值识别为此存储单元的软信息的对应下实体页面的软比特；于对应中实体页面的硬比特码字中识别到此存储单元的中实体页面的读取比特值，并且将此读取比特值识别为此存储单元的软信息的对应中实体页面的软比特；在对应上实体页面的硬比特码字识别到此存储单元的上实体页面的读取比特值，并且将此读取比特值识别为此存储单元的软信息的对应上实体页面的软比特。接着，软信息管理电路2151可将所述多个软比特组合成所述存储单元的软信息。
另一方面，反应于所述软信息被预设为所述第三态样软信息，所述根据所述多个硬比特码字产生所述目标字线的所述多个目标存储单元各自的所述软信息的步骤包括：软信息管理电路2151选择所述多个硬比特码字的其中之一，指示所述错误检查与校正电路214对所选择的硬比特码字执行所述预设解码操作，以获得对应所选择的硬比特码字的最小校验子码字；以及根据所选择的硬比特码字的所述最小校验子码字与所述多个硬比特码字中所有未被选择的其他硬比特码字来组成所述多个目标存储单元的多个软信息。换句话说，对于此第三态样软信息，一个目标存储单元的软信息至少包括一个来自最小校验子码字的比特值与一个来自硬比特码字的比特值。在一实施例中，所选择的最小校验子码字可为有效码字。在一实施例中，所选择的最小校验子码字的错误比特数目可大于一错误比特数目门槛值。在一实施例中，所选择的最小校验子码字的总数目可大于一。
在获得所述多个目标存储单元各自的软信息后，在步骤S24中，读取辅助电路单元215(或信心表管理电路2152)可根据分别对应所述多个目标实体页面的多个信心表与所述多个目标存储单元的多个软信息来识别所述多个目标存储单元各自对应所述多个目标实体页面的多个信心度。
以下先利用图4A、图5A来说明信心表的设定规则。
在本实施例中，一个目标实体页面的信心表包括分别对应多个临界电压分布区域的多个信心度。在一个目标实体页面(如，第一目标实体页面)的信心表(如，第一信心表)中的对应多个临界电压分布区域的多个预设信心度的绝对值大小是经由所述读取辅助电路单元215(或信心表管理电路2152)根据所述预设读取电压组中对应所述第一目标实体页面的转换读取电压(亦称，第一转换读取电压)与所述多个临界电压分布区域之间的多个电压相对关系所设定的，其中所述多个临界电压分布区域中越接近所述第一转换读取电压的一或多个临界电压分布所对应的一或多个预设信心度的所述绝对值大小会越小。
所述多个预设信心度的正负是经由所述读取辅助电路单元根据所述多个临界电压分布区域所对应的葛雷码态样的多个比特值中对应所述第一目标实体页面的比特值所设定的，其中反应于一个临界电压分布区域(如，第一临界电压分布区域)所对应的葛雷码态样的多个比特值中对应所述第一目标实体页面的比特值为“1”，对应所述第一临界电压分布区域的所述第一预设信心度会被所述读取辅助电路单元设定为负值，其中反应于第一临界电压分布区域所对应的所述葛雷码态样的所述多个比特值中对应所述第一目标实体页面的所述比特值为“0”，对应所述第一临界电压分布区域的所述第一预设信心度会被所述读取辅助电路单元设定为正值。
图4A为根据本发明的一实施例所示出的设定第一读取电压态样(1/2/4)的信心表的示意图。
请参照图4A，举例来说，假设信心表管理电路2152设定下实体页面的信心表410。信心表410包括了分别对应临界电压分布区域G1～G8的预设信心度410(1)～410(8)。首先，信心表管理电路2152会先识别下实体页面的转换读取电压V(i)4的电压值大小，并且根据临界电压分布区域G1～G8与转换读取电压V(i)4的电压值的电压差，由小至大来排序临界电压分布区域G1～G8(临界电压分布区域与转换读取电压之间的电压差越小，表示临界电压分布区域越接近所述转换读取电压)。接着，信心表管理电路2152将信心表410中对应最接近转换读取电压V(i)4的临界电压分布区域G4、G5的预设信心度410(4)、410(5)的绝对值大小设定为“A”；将临界电压分布区域G3、G6的预设信心度410(3)、410(6)的绝对值大小设定为“B”；将临界电压分布区域G2、G7的预设信心度410(2)、410(7)的绝对值大小设定为“C”；将临界电压分布区域G1、G8的预设信心度410(1)、410(8)的绝对值大小设定为“D”。所述“A”、“B”、“C”、“D”用以表示四个不同的数值，其中|A|<|B|<|C|<|D|。也就是说，由于越接近转换读取电压的存储单元所存储的读取比特值具有较高的误判机率，最接近转换读取电压的临界电压分布区域的信心度会最小，并且最远离转换读取电压的临界电压分布区域的信心度会最大。
接着，信心表管理电路2152识别临界电压分布区域G1、G2、G3、G4所对应的葛雷码态样的下实体页面的比特值为“1”，并且对应地将临界电压分布区域G1、G2、G3、G4所对应的预设信心度410(1)、410(2)、410(3)、410(4)设定为负值。即，对应临界电压分布区域G1、G2、G3、G4的预设信心度410(1)、410(2)、410(3)、410(4)最终被设定为“-D”、“-C”、“-B”、“-A”。
相反地，信心表管理电路2152识别临界电压分布区域G5、G6、G7、G8所对应的葛雷码态样的下实体页面的比特值为“0”，并且对应地将临界电压分布区域G5、G6、G7、G8所对应的预设信心度410(5)、410(6)、410(7)、410(8)设定为正值。即，对应临界电压分布区域G5、G6、G7、G8的预设信心度410(5)、410(6)、410(7)、410(8)最终被设定为“+A”、“+B”、“+C”、“+D”。
以此类推，第一读取电压态样的对应中实体页面的信心表420的对应临界电压分布区域G1～G8的预设信心度420(1)～420(8)被设定为“-B”、“-A”、“+A”、“+B”、“+B”、“+A”、“-A”、“-B”；第一读取电压态样的对应上实体页面的信心表430的对应临界电压分布区域G1～G8的预设信心度430(1)～430(8)被设定为“-A”、“+A”、“+A”、“-A”、“-A”、“+A”、“+A”、“-A”。
图5A为根据本发明的一实施例所示出的设定第二读取电压态样(2/3/2)的信心表的示意图。请参照图5A，相似地，第二读取电压态样的对应下实体页面的信心表510的对应临界电压分布区域G1～G8的预设信心度510(1)～510(8)被设定为“-A”、“+A”、“+B”、“+B”、“+A”、“-A”、“-B”、“-C”；第二读取电压态样的对应中实体页面的信心表520的对应临界电压分布区域G1～G8的预设信心度520(1)～520(8)被设定为“-B”、“-A”、“+A”、“+A”、“-A”、“-A”、“+A”、“+B”；第二读取电压态样的对应上实体页面的信心表530的对应临界电压分布区域G1～G8的预设信心度530(1)～530(8)被设定为“-C”、“-B”、“-A”、“+A”、“+B”、“+B”、“+A”、“-A”。信心表管理电路2152可存储所设定的多个信心表。
图4B为根据本发明的一实施例所示出的对应第一读取电压态样(1/2/4)的信心表的示意图。图5B为根据本发明的一实施例所示出的对应第二读取电压态样(2/3/2)的信心表的示意图。
详细来说，步骤S24可包括下列步骤：针对对应所述多个目标实体页面中的第一目标实体页面的第一信心表与所述多个目标存储单元中的第一目标存储单元的第一软信息，根据所述第一软信息识别在所述多个临界电压分布区域中的所述第一目标存储单元所属的第一临界电压分布区域；根据所述第一临界电压分布区域从所述第一信心表中查找对应所述第一临界电压分布区域的一第一预设信心度；识别所述第一预设信心度作为所述第一目标存储单元的所述多个信心度中对应所述第一目标实体页面的第一信心度。
请参照图4B，举例来说，假设A＝2；B＝4；C＝6；D＝8。设定完的第一读取电压态样的多个信心表410～430如图4B所示。若第一目标存储单元的软信息为“111”，信心表管理电路2152可识别所述第一目标存储单元属于临界电压分布区域G1，并且从对应下实体页面的信心表410中查找出第一目标存储单元的对应下实体页面的信心度为“-8”；从对应中实体页面的信心表420中查找出第一目标存储单元的对应中实体页面的信心度为“-4”；从对应上实体页面的信心表430中查找出第一目标存储单元的对应上实体页面的信心度为“-2”。
又例如，请参照图5B，假设A＝2；B＝4；C＝6。设定完的第二读取电压态样的多个信心表510～530如图5B所示。若第一目标存储单元的软信息为“010”，信心表管理电路2152可识别所述第一目标存储单元属于临界电压分布区域G5，并且从对应下实体页面的信心表510中查找出第一目标存储单元的对应下实体页面的信心度为“+2”；从对应中实体页面的信心表520中查找出第一目标存储单元的对应中实体页面的信心度为“-2”；从对应上实体页面的信心表530中查找出第一目标存储单元的对应上实体页面的信心度为“+4”。
请再回到图2，在识别完所述多个目标存储单元各自的对应所述多个目标实体页面的所述多个信心度后，在步骤S25中，经由错误检查与校正电路214将所述多个目标存储单元的所述多个信心度替代所述预设迭代解码操作中对应所述多个目标存储单元的多个对数似然比值，并且对所述多个软信息执行具有所述已替代的多个对数似然比值的已调整的预设迭代解码操作，以获得分别对应所述多个目标实体页面的多个最终已解码码字，进而完成所述读取操作。
具体来说，原本对应目标字线的预设解码操作是根据对应所述多个目标存储单元的多个对数似然比值与对应所述多个目标存储单元的原始软信息来执行多个迭代解码操作。所述原始软信息并不相同于步骤S23所产生的软信息。所述原始软信息是经由对应多个转换读取电压的多个辅助读取电压组而获得的，其中对应一个转换读取电压的一个辅助读取电压组具有成对的两个辅助读取电压，其中一个辅助读取电压小于所述转换读取电压一个电压偏差值，并且另一个辅助读取电压大于所述转换读取电压一个电压偏差值。
但，在步骤S25中，错误检查与校正电路214会将所述多个目标存储单元的多个对数似然比值由所述多个目标存储单元的多个信心度来替代，将经由步骤S23所产生的所述多个目标存储单元的多个软信息取代原始软信息，并且重新执行对于所述多个目标存储单元的所述多个软信息的预设解码操作(亦称，已调整的预设解码操作)。在完成所述已调整的预设解码操作后，错误检查与校正电路214可获得最终已解码码字(有效码字)，并且完成对应所述目标字线的所述读取操作。
值得一提的是，在上述的多个实施例中，上述读取辅助电路单元215是以硬件电路的方式来实施，但本发明不限于此。例如，在一实施例中，读取辅助电路单元215可以软体的方式实施为具有读取辅助电路单元215的功能的读取辅助程序码模块。读取辅助程序码模块可包括软信息管理程序码模块与信心表管理程序码模块。所述软信息管理程序码模块为具有软信息管理电路2151的功能的程序码模块；所述信心表管理程序码模块为具有信心表管理电路2152的功能的程序码模块。所述处理器211可存取且执行读取辅助程序码模块(或软信息管理程序码模块与信心表管理程序码模块)来实施本发明所提供的数据读取方法(或读取辅助方法)。
综上所述，本发明实施例所提供的数据读取方法、存储控制器及存储装置，可在不需要准备已验证数据的情况下，利用读取目标字线的多个目标实体页面以获得多个硬比特码字，并且利用所述多个硬比特码字来产生所述目标字线的多个目标存储单元各自的软信息。接着，本发明实施例所提供的数据读取方法、存储控制器及存储装置，更可使用多个软信息经由查找对应所述多个目标实体页面的多个信心表来获得多个目标存储单元的对应多个目标实体页面的多个信心度，进而根据多个目标存储单元的对应多个目标实体页面的多个信心度来执行调整后的迭代解码操作，以强化解码能力且改善读取操作的效率。如此一来，可增进从所述目标字线所读取数据的正确性与可靠度，以降低对所读取数据所执行的解码操作的负荷，进而增进了数据读取操作整体的效率。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (15)

1.一种数据读取方法，适用于配置有可复写式非易失性存储器模块的存储装置，其中所述可复写式非易失性存储器模块具有多个字线，其中所述多个字线的每一个字线耦接至多个存储单元，其中所述多个存储单元中的每一个存储单元包括多个实体页面，并且所述多个实体页面中的每一个实体页面用以被程序化为比特值，所述方法包括：
选择目标字线，以对所述目标字线执行读取操作；
使用预设读取电压组来读取所述目标字线的多个目标实体页面，以获得分别对应所述多个目标实体页面的多个硬比特码字；
根据所述多个硬比特码字产生所述目标字线的多个目标存储单元各自的软信息；
根据分别对应所述多个目标实体页面的多个信心表与多个目标存储单元的多个软信息来识别所述多个目标存储单元各自对应所述多个目标实体页面的多个信心度，其中所述多个信心表各自具有分别对应多个临界电压分布区域的多个预设信心度，其中所述多个临界电压分布区域对应多个葛雷码态样；以及
将所述多个目标存储单元的所述多个信心度替代所述预设解码操作中对应所述多个目标存储单元的多个对数似然比值，并且对所述多个软信息执行具有已替代的多个对数似然比值的已调整的预设解码操作，以获得分别对应所述多个目标实体页面的多个最终已解码码字，并且完成所述读取操作。
2.根据权利要求1所述的数据读取方法，其中所述预设解码操作包括应用低密度奇偶检查算法的多个迭代解码操作。
3.根据权利要求1所述的数据读取方法，其中所述软信息被预设为第一态样软信息、第二态样软信息或第三态样软信息，其中
反应于所述软信息被预设为所述第一态样软信息，所述根据所述多个硬比特码字产生所述目标字线的所述多个目标存储单元各自的所述软信息的步骤包括：
对所述多个硬比特码字分别执行预设解码操作，以获得分别对应所述多个硬比特码字的所述多个最小校验子码字；以及
根据所述多个目标存储单元的分别对应所述多个目标实体页面的所述多个最小校验子码字来组成所述多个目标存储单元的多个软信息，
其中反应于所述软信息被预设为所述第二态样软信息，所述根据所述多个硬比特码字产生所述目标字线的所述多个目标存储单元各自的所述软信息的步骤包括：
直接将分别对应所述目标实体页面的所述多个硬比特码字组成所述多个目标存储单元的所述多个软信息；
其中反应于所述软信息被预设为所述第三态样软信息，所述根据所述多个硬比特码字产生所述目标字线的所述多个目标存储单元各自的所述软信息的步骤包括：
选择所述多个硬比特码字的其中之一执行所述预设解码操作，以获得对应所选择的硬比特码字的最小校验子码字；以及
根据所选择的硬比特码字的所述最小校验子码字与所述多个硬比特码字中所有未被选择的其他硬比特码字来组成所述多个目标存储单元的多个软信息。
4.根据权利要求3所述的数据读取方法，其中所述对所述多个硬比特码字分别执行所述预设解码操作，以获得分别对应所述多个硬比特码字的所述多个最小校验子码字的步骤包括：
针对对所述多个硬比特码字中的第一硬比特码字所执行的第一预设解码操作，所述第一预设解码操作包括多个迭代解码操作，
每当完成所述多个迭代解码操作的其中一个迭代解码操作时，获得已解码硬比特码字与对应所述已解码硬比特码字的硬比特校验子；以及
选择多个硬比特校验子中的最小者作为最小硬比特校验子，并且从多个已解码硬比特码字中识别对应所述最小硬比特校验子的已解码硬比特码字为最小校验子码字，其中所述多个迭代解码操作的总数目小于或等于迭代次数门槛值。
5.根据权利要求4所述的数据读取方法，其中一个目标存储单元的每一个目标实体页面对应至所述一个目标存储单元的软信息的一个软比特，并且所述一个目标存储单元的所述软信息的所有的软比特的总数目等于所述一个目标存储单元的所有目标实体页面的总数目。
6.根据权利要求1所述的数据读取方法，其中所述根据分别对应所述多个目标实体页面的所述多个信心表与所述多个目标存储单元的所述多个软信息来识别所述多个目标存储单元各自对应所述多个目标实体页面的所述多个信心度的步骤包括：
针对对应所述多个目标实体页面中的第一目标实体页面的第一信心表与所述多个目标存储单元中的第一目标存储单元的第一软信息，
根据所述第一软信息识别在所述多个临界电压分布区域中的所述第一目标存储单元所属的第一临界电压分布区域；
根据所述第一临界电压分布区域从所述第一信心表中查找对应所述第一临界电压分布区域的第一预设信心度；
识别所述第一预设信心度作为所述第一目标存储单元的所述多个信心度中对应所述第一目标实体页面的第一信心度。
7.根据权利要求6所述的数据读取方法，其中在所述第一目标实体页面的所述第一信心表中的对应所述多个临界电压分布区域的多个预设信心度的绝对值大小是根据所述预设读取电压组中对应所述第一目标实体页面的第一转换读取电压与所述多个临界电压分布区域之间的多个电压相对关系所设定的，
其中所述多个临界电压分布区域中越接近所述第一转换读取电压的一或多个临界电压分布所对应的一或多个预设信心度的所述绝对值大小会越小，
其中所述多个预设信心度的正负是根据所述多个临界电压分布区域所对应的葛雷码态样的多个比特值中对应所述第一目标实体页面的比特值所设定的，
其中反应于第一临界电压分布区域所对应的葛雷码态样的多个比特值中对应所述第一目标实体页面的比特值为“1”，对应所述第一临界电压分布区域的所述第一预设信心度会被设定为负值，
其中反应于第一临界电压分布区域所对应的所述葛雷码态样的所述多个比特值中对应所述第一目标实体页面的所述比特值为“0”，对应所述第一临界电压分布区域的所述第一预设信心度会被设定为正值。
8.一种存储控制器，用于控制配置有一可复写式非易失性存储器模块的一存储装置，所述存储控制器包括：
连接接口电路，用以耦接至主机***；
存储器接口控制电路，用以耦接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个字线，其中所述多个字线的每一个字线耦接至多个存储单元，其中所述多个存储单元中的每一个存储单元包括多个实体页面，并且所述多个实体页面中的每一个实体页面用以被程序化为比特值；
读取辅助电路单元；
错误检查与校正电路；以及
处理器，耦接至所述连接接口电路、所述存储器接口控制电路、所述读取辅助电路单元及所述错误检查与校正电路，
其中所述处理器用以选择所述可复写式非易失性存储器模块的所述多个字线中的目标字线，以对所述目标字线执行读取操作，
其中所述读取辅助电路单元用以使用预设读取电压组来读取所述目标字线的多个目标实体页面，以获得分别对应所述多个目标实体页面的多个硬比特码字，
其中所述读取辅助电路单元还用以根据所述多个硬比特码字产生所述目标字线的多个目标存储单元各自的软信息，
其中所述读取辅助电路单元还用以根据分别对应所述多个目标实体页面的多个信心表与多个目标存储单元的多个软信息来识别所述多个目标存储单元各自对应所述多个目标实体页面的多个信心度，其中所述多个信心表各自具有分别对应多个临界电压分布区域的多个预设信心度，其中所述多个临界电压分布区域对应多个葛雷码态样，
其中所述错误检查与校正电路用以将所述多个目标存储单元的所述多个信心度替代所述预设解码操作中对应所述多个目标存储单元的多个对数似然比值，并且对所述多个软信息执行具有已替代的多个对数似然比值的已调整的预设解码操作，以获得分别对应所述多个目标实体页面的多个最终已解码码字，进而完成所述读取操作。
9.根据权利要求8所述的存储控制器，其中所述预设解码操作包括应用低密度奇偶检查算法的多个迭代解码操作。
10.根据权利要求8所述的存储控制器，其中所述软信息被预设为第一态样软信息、第二态样软信息或第三态样软信息，其中
反应于所述软信息被预设为所述第一态样软信息，
所述错误检查与校正电路对所述多个硬比特码字分别执行预设解码操作，以获得分别对应所述多个硬比特码字的所述多个最小校验子码字，
其中所述读取辅助电路单元根据所述多个目标存储单元的分别对应所述多个目标实体页面的所述多个最小校验子码字来组成所述多个目标存储单元的多个软信息，
其中反应于所述软信息被预设为所述第二态样软信息，
所述读取辅助电路单元直接将分别对应所述目标实体页面的所述多个硬比特码字组成所述多个目标存储单元的所述多个软信息，
其中反应于所述软信息被预设为所述第三态样软信息，
所述错误检查与校正电路选择所述多个硬比特码字的其中之一执行所述预设解码操作，以获得对应所选择的硬比特码字的最小校验子码字，
其中读取辅助电路单元根据所选择的硬比特码字的所述最小校验子码字与所述多个硬比特码字中所有未被选择的其他硬比特码字来组成所述多个目标存储单元的多个软信息。
11.根据权利要求10所述的存储控制器，其中在所述错误检查与校正电路对所述多个硬比特码字分别执行所述预设解码操作，以获得分别对应所述多个硬比特码字的所述多个最小校验子码字的运作中，
针对对所述多个硬比特码字中的第一硬比特码字所执行的第一预设解码操作，其中所述第一预设解码操作包括多个迭代解码操作，
每当完成所述多个迭代解码操作的其中一个迭代解码操作时，所述错误检查与校正电路获得已解码硬比特码字与对应所述已解码硬比特码字的硬比特校验子，
其中所述错误检查与校正电路选择多个硬比特校验子中的最小者作为最小硬比特校验子，并且从多个已解码硬比特码字中识别对应所述最小硬比特校验子的已解码硬比特码字为最小校验子码字，其中所述多个迭代解码操作的总数目小于或等于迭代次数门槛值。
12.根据权利要求11所述的存储控制器，其中一个目标存储单元的每一个目标实体页面对应至所述一个目标存储单元的软信息的一个软比特，并且所述一个目标存储单元的所述软信息的所有的软比特的总数目等于所述一个目标存储单元的所有目标实体页面的总数目。
13.根据权利要求8所述的存储控制器，其中在所述读取辅助电路单元根据分别对应所述多个目标实体页面的所述多个信心表与所述多个目标存储单元的所述多个软信息来识别所述多个目标存储单元各自对应所述多个目标实体页面的所述多个信心度的运作中，
针对对应所述多个目标实体页面中的第一目标实体页面的第一信心表与所述多个目标存储单元中的第一目标存储单元的第一软信息，
所述读取辅助电路单元根据所述第一软信息识别在所述多个临界电压分布区域中的所述第一目标存储单元所属的第一临界电压分布区域，
其中所述读取辅助电路单元根据所述第一临界电压分布区域从所述第一信心表中查找对应所述第一临界电压分布区域的第一预设信心度，
其中所述读取辅助电路单元识别所述第一预设信心度作为所述第一目标存储单元的所述多个信心度中对应所述第一目标实体页面的第一信心度。
14.根据权利要求13所述的存储控制器，其中在所述第一目标实体页面的所述第一信心表中的对应所述多个临界电压分布区域的多个预设信心度的绝对值大小是经由所述读取辅助电路单元根据所述预设读取电压组中对应所述第一目标实体页面的第一转换读取电压与所述多个临界电压分布区域之间的多个电压相对关系所设定的，
其中所述多个临界电压分布区域中越接近所述第一转换读取电压的一或多个临界电压分布所对应的一或多个预设信心度的所述绝对值大小会越小，
其中所述多个预设信心度的正负是经由所述读取辅助电路单元根据所述多个临界电压分布区域所对应的葛雷码态样的多个比特值中对应所述第一目标实体页面的比特值所设定的，
其中反应于第一临界电压分布区域所对应的葛雷码态样的多个比特值中对应所述第一目标实体页面的比特值为“1”，对应所述第一临界电压分布区域的所述第一预设信心度会被所述读取辅助电路单元设定为负值，
其中反应于第一临界电压分布区域所对应的所述葛雷码态样的所述多个比特值中对应所述第一目标实体页面的所述比特值为“0”，对应所述第一临界电压分布区域的所述第一预设信心度会被所述读取辅助电路单元设定为正值。
15.一种存储装置，所述存储装置包括：
可复写式非易失性存储器模块，其中该可复写式非易失性存储器模块具有多个字线，其中每一该些字线耦接至多个存储单元，其中所述多个存储单元中的每一个存储单元包括多个实体页面，并且所述多个实体页面中的每一个实体页面用以被程序化为一比特值；
存储器接口控制电路，用以耦接至该可复写式非易失性存储器模块；以及
处理器，耦接至该存储器接口控制电路，其中该处理器载入且执行读取辅助程序码模块，以实现数据读取方法，该数据读取方法包括下列步骤：
选择目标字线，以对所述目标字线执行读取操作；
使用预设读取电压组来读取所述目标字线的多个目标实体页面，以获得分别对应所述多个目标实体页面的多个硬比特码字；
根据所述多个硬比特码字产生所述目标字线的多个目标存储单元各自的软信息；
根据分别对应所述多个目标实体页面的多个信心表与多个目标存储单元的多个软信息来识别所述多个目标存储单元各自对应所述多个目标实体页面的多个信心度，其中所述多个信心表各自具有分别对应多个临界电压分布区域的多个预设信心度，其中所述多个临界电压分布区域对应多个葛雷码态样；以及
将所述多个目标存储单元的所述多个信心度替代所述预设解码操作中对应所述多个目标存储单元的多个对数似然比值，并且对所述多个软信息执行具有已替代的多个对数似然比值的已调整的预设解码操作，以获得分别对应所述多个目标实体页面的多个最终已解码码字，并且完成所述读取操作。
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