CN111884650B - 一种低杂散的模拟锁相环线性化电路 - Google Patents
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- 238000009825 accumulation Methods 0.000 claims abstract description 9
- 239000013256 coordination polymer Substances 0.000 abstract description 13
- 230000009021 linear effect Effects 0.000 abstract description 13
- 230000000694 effects Effects 0.000 abstract description 5
- 238000013139 quantization Methods 0.000 abstract description 3
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 19
- 238000010586 diagram Methods 0.000 description 6
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000009022 nonlinear effect Effects 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
本发明涉及一种低杂散的模拟锁相环线性化电路，属于模拟集成电路设计技术领域。本发明由鉴频鉴相器、电荷泵、脉冲电流源、脉冲产生器、压控振荡器、分频器以及误差积累调制器组成。所述脉冲产生器控制脉冲电流源产生一定脉宽的电流，将稳态下的锁定点移动到电荷泵的线性工作区，从而减小量化噪声折叠效应以及压控振荡器输入电压的瞬间纹波。本发明的低杂散的模拟锁相环线性化电路，达到了既可以使得PLL工作在CP线性区域又不引起显著参考杂散的电路结构的效果。
Description
技术领域
本发明涉及一种低杂散的模拟锁相环线性化电路，属于模拟集成电路设计技术领域。
背景技术
锁相环(以下简称PLL)是各类通信、时钟芯片中的核心电路，其输出信号的频谱噪声、抖动、杂散等指标非常关键，会直接关系到***性能。电荷泵(以下简称CP)是PLL中的重要模块，其输出电流经过环路滤波器后产生压控振荡器的控制电压。CP输出信号的噪声性能至关重要，决定着整个PLL的带内噪底以及PLL输出时钟的抖动。
电荷泵将鉴频鉴相器输出的相位信号转化为电流信号，理想的CP输入输出函数是斜率固定的线性关系，如图8(a)所示，纵坐标为电荷泵的输出电荷，横坐标为相位差，但实际电路中由于器件工作的各类非理想因素，会在相位差为零附近出现非线性效应。尤其是在小数分频PLL中，CP的非线性特性会将PLL带宽之外的小数调制器噪声折叠搬移到PLL带宽之内，恶化PLL的带内噪声；同时也会恶化PLL参考杂散频率处的杂散性能。
对于CP的非线性恶化PLL带内噪声的问题，已有文献记载了解决方法。如Hung-Ming Chien在2004年发表的文章《Hung-Ming Chien and Tsung-Hsien Lin,etc.,"A 4GHzFractional-N Synthesizer for IEEE 802.11a,"in IEEE Symposium On VLSI CircuitsDigest of Technical Papers.》中，利用如图1所示的恒定电流偏置的方法来改变PLL的稳态输入相位差，使得它移动到线性工作区域，如图8(b)所示，这样就可以避免PLL的非线性带来的带内噪声恶化问题。但是以上文献中使得PLL工作在CP线性区域的代价是高的参考杂散，有必要发明一种既可以使得PLL工作在CP线性区域又不引起显著参考杂散的电路结构。
发明内容
本发明的目的是提出一种低杂散的模拟锁相环线性化电路，以使得PLL工作在CP线性区域，又不引起显著参考杂散的电路结构。
本发明提出的低杂散的模拟锁相环线性化电路，包括脉冲电流源207、脉冲产生器200、鉴频鉴相器201、电荷泵202、滤波器203、压控振荡器204、分频器205以及误差积累调制器206。其中，脉冲产生器200通过脉冲信号连接并控制脉冲电流源207；鉴频鉴相器201与脉冲产生器200相连；电荷泵202与鉴频鉴相器201相连；滤波器203与电荷泵202以及脉冲电流源207在同一点相连；压控振荡器204与滤波器203相连；分频器205与压控振荡器204相连；误差积累调制器206与分频器205相连。其中，脉冲产生器的构成是：第一触发器510、第二触发器510、第三触发器512、第四触发器513、第五触发器514、与门515、第一反相器516、第二反相器517、第三反相器518、第四反相器518、第五反相器521、第六反相器522、第七反相器523、第八反相器524、或非门520；第一触发器510的数据极D与第二反相器517的输出以及第三反相器518的输入相连；第二反相器517的输入与第一反相器516的输出相连；第一反相器516的输入接参考时钟信号2；第一触发器510的正输出极与第二触发器510的数据极相连；第一触发器510的反输出极与或非门(520)的一个输入端相连；第一触发器510的复位极R与第二触发器510的复位极R、第三触发器512的复位极R、第五反相器521的输出端相连；第一触发器510的时钟极与与门515的输出端相连；与门515的输入端分别接高速时钟信号2和第四触发器513的反输出极；第二触发器510的正输出极与第三触发器512的数据极D相连；第二触发器510的时钟极与与门515的输出端相连；第三触发器512的正输出极与第四触发器513的时钟极、第六反相器522的输入端相连；第六反相器522的输出端与第五反相器521的输入端相连；第三触发器512的时钟极与与门515的输出端相连；第四触发器513的数据极D接高电平；第四触发器513的数据极D与或非门520的输入端相连；第四触发器513的复位极R与第五触发器514的正输出极以及第八反相器524相连；第五触发器514的数据极D接高电平；第五触发器514的复位极R与第五触发器514的正输出极相连；第五触发器的时钟极接参考时钟信号2；第五触发器的复位极接第七反相器523的输出极；第七反相器523的输入极接第八反相器524。
本发明提出的低杂散的模拟锁相环线性化电路，其优点是：
本发明提出的低杂散的模拟锁相环线性化电路，在已有的锁相环电路上增加一个脉冲产生器，控制脉冲电流源产生一定脉宽的电流，将稳态下的锁定点移动到电荷泵的线性工作区，从而减小量化噪声折叠效应，并压控振荡器输入电压的瞬间纹波。本发明的低杂散的模拟锁相环线性化电路，既可以使得PLL工作在CP线性区域，又不引起显著的参考杂散。
附图说明
图1为已有锁相环电路的原理图。
图2为已有的锁相环电路的波形图。
图3为本发明提出的低杂散的模拟锁相环线性化电路原理图。
图4为本发明提出的高线性度低杂散锁相环波形图。
图5为本发明的模拟锁相环线性化电路中脉冲产生器的电路原理图。
图6为脉冲产生器的工作波形图。
图7为有益效果图。
图8(a)为一般电荷泵的输入输出特性曲线图。
图8(b)为工作在线性区域的电荷泵的输入输出特性曲线图。
图5中，510是第一触发器，511是第二触发器，512是第三触发器，513是第四触发器，514是第五触发器，515是与门，516是第一反相器，517是第二反相器，518是第三反相器，519是第四反相器，521是第五反相器，522是第六反相器，523是第七反相器，524是第八反相器，520是或非门。
具体实施方式
本发明提出的低杂散的模拟锁相环线性化电路，其结构如图3所示，包括：
脉冲电流源207、脉冲产生器200、鉴频鉴相器201、电荷泵202、滤波器203、压控振荡器204、分频器205以及误差积累调制器206；
所述的脉冲产生器200通过脉冲信号连接并控制所述脉冲电流源207；所述的鉴频鉴相器201与所述脉冲产生器200相连；所述的电荷泵202与所述鉴频鉴相器201相连；所述滤波器203与所述电荷泵202以及所述脉冲电流源207在同一点相连；所述压控振荡器204与所述滤波器203相连；所述分频器205与所述压控振荡器204相连；所述误差积累调制器206与所述分频器205相连。
上述低杂散的模拟锁相环线性化电路中的脉冲产生器200，其结构如图5所示，包括：
第一触发器510、第二触发器511、第三触发器512、第四触发器513、第五触发器514、与门515、第一反相器516、第二反相器517、第三反相器518、第四反相器518、第五反相器521、第六反相器522、第七反相器523、第八反相器524以及或非门52)；
所述第一触发器510的数据极D与第二反相器517的输出以及第三反相器518的输入相连；所述第二反相器517的输入与所述第一反相器516的输出相连；所述第一反相器516的输入接参考时钟信号2；所述第一触发器510的正输出极与第二触发器511的数据极相连；所述第一触发器510的反输出极与或非门52)的一个输入端相连；所述第一触发器510的复位极R与所述第二触发器511的复位极R、所述第三触发器512的复位极R、所述第五反相器521的输出端相连；所述第一触发器510的时钟极与所述与门515的输出端相连；所述与门515的输入端分别接高速时钟信号2和所述第四触发器513的反输出极；所述第二触发器511的正输出极与所述第三触发器512的数据极D相连；所述第二触发器511的时钟极与所述与门515的输出端相连；所述第三触发器512的正输出极与所述第四触发器513的时钟极、所述第六反相器522的输入端相连；所述第六反相器522的输出端与所述第五反相器521的输入端相连；所述第三触发器512的时钟极与所述与门515的输出端相连；所述第四触发器513的数据极D接高电平；所述第四触发器513的数据极D与所述或非门520的输入端相连；所述第四触发器513的复位极R与所述第五触发器514的正输出极以及第八反相器524相连；所述第五触发器514的数据极D接高电平；所述第五触发器514的复位极R与所述第五触发器514的正输出极相连；所述第五触发器的时钟极接参考时钟信号2；所述第五触发器的复位极接第七反相器523的输出极；所述第七反相器523的输入极接第八反相器524。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参见图3、图4、图5和图6，需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明的低杂散的模拟锁相环线性化电路至少包括如图2所示的脉冲电流源207和脉冲产生器200以及与它们配合工作的其它锁相环基本模块，如鉴频鉴相器201、电荷泵202、滤波器203、压控振荡器204、分频器205以及误差积累调制器206。其中，所述鉴频鉴相器201与所述脉冲产生器200相连；所述电荷泵202与所述鉴频鉴相器201相连；所述滤波器203与所述电荷泵202以及所述脉冲电流源207在同一点相连；所述压控振荡器204与所述滤波器203相连；所述分频器205与所述压控振荡器204相连；所述误差积累调制器206与所述分频器205相连。
作为本实施例的一种优选方案，尽管图3与图1中的结构都可以使锁相环的工作点偏移到CP的线性区，图3中的结构相比于图1的常规方案的改进在于：图3中的电流源207是通过脉冲产生器200输出的脉冲信号控制而在一段很短的时间内导通的，此时脉冲电流207与电荷泵充电电流208相互抵消，不会在压控振荡器控制电压210上产生波动，同时又达到了偏移锁相环工作点的目的，如图4所示；而图1中的电流源107是常开的，这会导致图1中的压控振荡器控制电压110出现如图3所示的斜坡形波动。
进一步优选地，所述脉冲产生器200的具体结构如图5所示，包括：第一触发器510、第二触发器511、第三触发器512、第四触发器513、第五触发器514、与门515、第一反相器516、第二反相器517、第三反相器518、第四反相器518、第五反相器521、第六反相器522、第七反相器523、第八反相器524、或非门52)；第一触发器510的数据极D与第二反相器517的输出以及第三反相器518的输入相连；第二反相器517的输入与第一反相器516的输出相连；第一反相器516的输入接参考时钟信号2；第一触发器510的正输出极与第二触发器511的数据极相连；第一触发器510的反输出极与或非门520的一个输入端相连；第一触发器510的复位极R与第二触发器511的复位极R、第三触发器512的复位极R、第五反相器521的输出端相连；第一触发器510的时钟极与与门515的输出端相连；与门515的输入端分别接高速时钟信号2和第四触发器513的反输出极；第二触发器511的正输出极与第三触发器512的数据极D相连；第二触发器510的时钟极与与门515的输出端相连；第三触发器512的正输出极与第四触发器513的时钟极、第六反相器522的输入端相连；第六反相器522的输出端与第五反相器521的输入端相连；第三触发器512的时钟极与与门515的输出端相连；第四触发器513的数据极D接高电平；第四触发器513的数据极D与或非门(520)的输入端相连；第四触发器513的复位极R与第五触发器514的正输出极以及第八反相器524相连；第五触发器514的数据极D接高电平；第五触发器514的复位极R与第五触发器514的正输出极相连；第五触发器的时钟极接参考时钟信号2；第五触发器的复位极接第七反相器523的输出极；第七反相器523的输入极接第八反相器524。所述脉冲产生器200工作的波形图示于图6中。如图6所示，所述脉冲产生器在参考时钟信号2变高电平以后，随着输入的高速时钟信号2而输出同步的脉冲信号，在图5和图6中的本优选实施例中，所述脉冲信号的高电平持续2个高速时钟信号2的周期，之后拉到低电平，这样所述脉冲信号即可控制脉冲电流源207对滤波器203进行固定脉宽的放电操作。在下一个参考时钟信号2变高电平的时候，再次重复这样的操作，这样就可以把固定脉宽的电流注入环路，使得锁相环工作在CP的线性区域，同时又没有破坏电荷泵充电电流208与脉冲电流207的瞬间匹配，从而达到了既可以使得PLL工作在CP线性区域又不引起显著的参考杂散的发明目的。
上述实施例的优选方案的有益效果在图7中示出，可见图2中的实施例已经避免了图1中已有的40MHz参考杂散，同时在低频处又抑制了量化噪声折叠回带内。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (1)
1.一种低杂散的模拟锁相环线性化电路，其特征在于，所述模拟锁相环线性化电路至少包括：
脉冲电流源、脉冲产生器、鉴频鉴相器、电荷泵、滤波器、压控振荡器、分频器以及误差积累调制器；所述的脉冲产生器通过脉冲信号连接并控制所述脉冲电流源；所述的鉴频鉴相器与所述脉冲产生器相连；所述的电荷泵与所述鉴频鉴相器相连；所述滤波器与所述电荷泵以及所述脉冲电流源在同一点相连；所述压控振荡器与所述滤波器相连；所述分频器与所述压控振荡器相连；所述误差积累调制器与所述分频器相连；
其中所述脉冲产生器包括：
第一触发器、第二触发器、第三触发器、第四触发器、第五触发器、与门、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器以及或非门；所述第一触发器的数据极D与第二反相器的输出以及第三反相器的输入相连；所述第二反相器的输入与所述第一反相器的输出相连；所述第一反相器的输入接参考时钟信号2；所述第三反相器的输出与第四反相器的输入相连；所述第四反相器的输出接鉴频鉴相器的参考时钟信号；所述第一触发器的正输出极与第二触发器的数据极相连；所述第一触发器的反输出极与或非门的一个输入端相连；所述第一触发器的复位极R与所述第二触发器的复位极R、所述第三触发器的复位极R、所述第五反相器的输出端相连；所述第一触发器的时钟极与所述与门的输出端相连；所述与门的输入端分别接高速时钟信号2和所述第四触发器的反输出极；所述第二触发器的正输出极与所述第三触发器的数据极D相连；所述第二触发器的时钟极与所述与门的输出端相连；所述第三触发器的正输出极与所述第四触发器的时钟极、所述第六反相器的输入端相连；所述第六反相器的输出端与所述第五反相器的输入端相连；所述第三触发器的时钟极与所述与门的输出端相连；所述第四触发器的数据极D接高电平；所述第四触发器的正输出极与所述或非门的另一个输入端相连；所述第四触发器的复位极R与所述第五触发器的正输出极以及第八反相器的输入端相连；所述第五触发器的数据极D接高电平；所述第五触发器的复位极R与所述第五触发器的正输出极相连；所述第五触发器的时钟极接参考时钟信号2；所述第五触发器的复位极接第七反相器的输出极；所述第七反相器的输入极接第八反相器输出端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010687182.XA CN111884650B (zh) | 2020-07-16 | 2020-07-16 | 一种低杂散的模拟锁相环线性化电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010687182.XA CN111884650B (zh) | 2020-07-16 | 2020-07-16 | 一种低杂散的模拟锁相环线性化电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111884650A CN111884650A (zh) | 2020-11-03 |
| CN111884650B true CN111884650B (zh) | 2022-04-15 |
Family
ID=73156330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010687182.XA Active CN111884650B (zh) | 2020-07-16 | 2020-07-16 | 一种低杂散的模拟锁相环线性化电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111884650B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN113452366B (zh) * | 2021-07-22 | 2023-05-09 | 海能达通信股份有限公司 | 一种pll电路及电子设备 |
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-
2020
- 2020-07-16 CN CN202010687182.XA patent/CN111884650B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN111884650A (zh) | 2020-11-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |