CN111865301A - 时滞型vco的同步补偿电路 - Google Patents
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- 230000001360 synchronised effect Effects 0.000 title claims abstract description 40
- 238000005516 engineering process Methods 0.000 claims abstract description 15
- 238000001514 detection method Methods 0.000 claims description 3
- 230000006835 compression Effects 0.000 claims 2
- 238000007906 compression Methods 0.000 claims 2
- 230000001960 triggered effect Effects 0.000 claims 2
- 230000003111 delayed effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
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Abstract
本技术提供了一种适应于各种不同类型及用途的高阻型数字鉴相器针对时滞型VCO组环锁相环作同步补偿同步控制电路一个标准化设计方案，有着以下特征：1.控端信号直接取自于鉴相器输出信号；2.最大补偿时宽受制于一个人为设定时宽；3.实际补偿时宽在最大补偿时宽约束下受制于鉴相器输出的相位误差信号；4.正相补偿与反相回调补偿的时宽有着不等性；5.设置补偿不作用窗口，反相回调补偿窗口大于正相补偿窗口作为锁相环自主锁定窗口期。
Description
技术领域
本发明提供一种针对时滞型VCO作规范性设计具有同步补偿作用的同步控制电路标准化设计案，本发明所涉及的电路形式不仅适合于通用型数字或模拟IC芯片组建锁相环电路，更适合应用于集成化电路设计的专用型锁相环芯片电路。
本发明中所使用的鉴相器是专利申请号为2015106449019的《标准化设计高阻型数字鉴相器的结构原理方案》中提供的高阻型数字鉴相器，本件文件中规定鉴相器中二个输入信号记号为Wr与Wc，输出信号记号为PDo，内部有供输出接口电路用的二个控端信号高阻态控制信号INH与相位差检出信号a。
背景技术
传统时滞型VCO同步控制电路如图1所示的振荡，可调分频，鉴相器PD，环路滤波器LF，加法器，驱动器，时滞型VCO，初期设定所组成的。
本件技术是针对专利申请号：2015106448853《同步补偿型三相马达同步控制电路》件中主要适用于边沿式鉴相器组环、时滞特征较重的锁相环更改为适配于高阻型鉴相器组环锁相环的设计更改。但是，设计者还是认为容易发挥补偿作用的鉴相器为专利申请号：2015106844003《现有边沿式高阻型数字鉴相器的新设计方法》与专利申请号：2018115280200《适合时滞型VCO组环的边沿式高阻型数字鉴相器》二件中的鉴相器。
发明内容
图2所示的时滞型VCO同步补偿电路的方框图中包含了核心技术在于，包括：
a.同步补偿脉冲原始信号的形成技术；
b.同步补偿脉冲信号最大补偿时宽的形成技术；
c.供自主同步时宽要求的吞没同步补偿脉冲信号有限时宽的形成技术；
d.实际有效同步补偿脉冲信号时宽的形成技术。
附图说明
图1为传统时滞型VCO同步控制电路的方框图，图中各个符号及功能说明如下：
a.标识1的振荡：由晶振子等一类稳定度较高振荡子产生方波，经标识2的可调分频：作分频调整后产生一个基准频率的方波接入到标识3的PD鉴相器产生正相跳变作用的Wr输入端。
b.鉴相器的输出经标识4的反相型LF滤波，例如有源积分环路滤波器后加入到标识5的加法器“-”即负相端，其中增设了一个端口供接入本技术同步补偿电路的输出，与加载在加法器“+”即正相端的标识8的初值设定合成后作为VCO控端信号施加在标识6的驱动器上。在驱动器的受控控制下形成标识7的时滞型VCO的频率控制输出，其输出信号反馈到鉴相器的Wc输入端。
图2是本发明同步补偿电路的方框图，图中各个符号及功能说明如下：
1 标识1的鉴相器即为本技术补偿对象锁相环中的鉴相器，其内部二个供输出接口电路用的控端信号INH与a即为本技术的二个输入信号
2 标识3的反相器是将INH有效更改为INH无效信号供本技术之一的控端信号
3 标识2的与门即为一个数字乘法器，形成一个补偿对象锁相环自主工作窗口期
4 标识4的延迟即将INH无效信号延迟t0形成一个补偿对象锁相环自主工作窗口期的工作时间
5 标识5的单稳态触发振荡器，时宽为T0即为本技术的基础补偿时宽T0-t0
6 标识6的延迟即形成一个压后/吞没的时宽t1
7 标识7的数字加法器即为一个或门，将基础补偿时宽压后形成一个补偿时宽为T0+t1-t0
8 标识8的反相即对输入信号作反相作用，符合VCO控端信号的规定
9 标识9的数字乘法器即为一个与门，吞没一个时间形成一个补偿时宽为T0-t1-t0
10 标识10即为一个原型为HC4053的二路选择器，控端信号为鉴相器本技术输入信号中的a控端信号，a=”H”时送出最大补偿时宽为T0+t1-t0的信号，a=”L”时送出最大补偿时宽为T0-t1-t0的信号
11 标识11的数字乘法器即为一个与门，将补偿信号的终止时间截止在INH无效信号的终止时间。
几个补充说明
a.本技术中运用到《同步补偿型三相马达同步控制电路》件中技术说明内容，以该件中相关内容为准；
b.为便于说明，以现有边沿式高阻型鉴相器HC4046的原型电路为使用的鉴相器作说明，该鉴相器的工作特征是在Wr边沿信号作用下朝“H”态输出方向上作变化，在Wc边沿信号作用下朝“L”态输出方向上作变化，二个输出态在改变方向上中间隔着一个高阻态。高阻态其中一个形式为初态，触发器经复位后都回归至初态，而二个输入信号为同步信号时回归至初态。鉴相器有二个工作初态，其中之一为有Wr信号无Wc信号则鉴相器输出为“H”态，另一为有Wc信号无Wr信号则鉴相器输出为“L”态。
具体实施方式
首先，锁相环处在无VCO的鉴相器工作初态这一模式，鉴相器输出信号为“H”态，启动本发明同步补偿电路的工作，同步起始时间押后一个时间t0终止于最大补偿时宽T0+t1的终止时刻。一旦接入VCO后，尽管鉴相器输出信号为“H”态，但是VCO为时滞型VCO，非同步输出信号而有着延迟性，此时的VCO输出信号的工作周期仍大于基准信号的工作周期，鉴相器输出继续维持不是全态输出而是一个时宽有缩短的“H”态信号。如果该输出“H”态信号的时宽若大于t0则启动本发明同步补偿电路的工作，同样地同步起始时间押后一个时间t0而终止时刻由具有优先权的INH无效信号所决定的；否则无法启动本发明同步补偿电路的工作而锁相环进入自主同步工作中。
其次，随着鉴相器“H”态输出信号作用下VCO输出信号不断缩小其工作周期。由于此时的VCO时滞性的作用会发生过度补偿现象，即产生VCO的工作周期小于基准信号的工作周期，发生鉴相器输出跳转到输出“L”态信号。如果该输出“L”态信号的时宽若大于t0+t1则启动本发明同步补偿电路的工作，同样地同步起始时间押后一个时间t0+t1而终止时刻由具有优先权的INH无效信号所决定的，但是最大终止时刻为T0；否则无法启动本发明同步补偿电路的工作而锁相环进入自主同步工作中。
最后，经过多次反复调整直至输出“H”态信号的时宽小于t0而“L”态信号的时宽小于t0+t1，则锁相环进入自主同步工作模式中。
不同鉴相器组环工作时的一些说明
一种鉴相器为同HC4046的边沿式高阻型鉴相器，不失一般性锁相环锁定状态下都具有输入输出信号为同步同频工作的特性；同时鉴相器二个工作初态有维持非高阻态不变和非高阻态与高阻态不断切换的二种不同工作模式，尽管鉴相器实际输出为相同的处在非高阻态这一特征；但是，不同鉴相器组环的锁相环有着不同的工作特征。
例如一种专利申请号为2015106844003的《现有边沿式高阻型数字鉴相器的新设计方法》中的鉴相器其基本型对于鉴相器输出状态处于“H”态或“L”态输出时只要有输入信号边沿触发，鉴相器输出状态回归至高阻态；而处在高阻态的鉴相器如果Wr边沿到达则输出“H”态，如果Wc边沿到达则输出“L”态，如果同步信号到达则回归到初态这一高阻态形式；同时处在“H”态或“L”态的鉴相器如果二个输入信号的同步信号到达可能发生不经过高阻态直接跳转到“L”态或“H”态的输出。
该鉴相器如果采用专利申请号为2015106462973的《全新设计的边沿式高阻型数字鉴相器》中提出的前置式复位技术后，改“处在“H”态或“L”态的鉴相器如果二个输入信号的同步信号到达可能发生不经过高阻态直接跳转到“L”态或“H”态的输出。”为回归到初态，其它鉴相器的工作方式保持不变，而《全新设计的边沿式高阻型数字鉴相器》中的鉴相器也具有相同的鉴相器的工作方式。
例如一种专利申请号为2018115280200的《适合时滞型VCO组环的边沿式高阻型数字鉴相器》中的鉴相器输出状态处于“L”态输出时只要有输入信号边沿触发，鉴相器输出状态回归至高阻态；但是鉴相器输出状态处于“H”态输出时如果Wr边沿到达则输出状态维持不变，只有Wc边沿到达则输出状态回归至高阻态；同时任何状态下同步信号到达时回归到初态。
一种鉴相器为电平式高阻型鉴相器，不同于边沿式高阻型鉴相器在一个鉴相器输出信号周期内始终为一个单一脉冲信号，电平式高阻型鉴相器在一个鉴相器输出信号周期内始终为配对双向的二个脉冲信号；输入输出信号关系既有同频也有倍频关系，锁定状态下的二个输入信号除了同步关系外还有反相，正交，等等非同步关系；同时鉴相器二个工作初态有维持非高阻态不变和非高阻态与高阻态不断切换的二种不同工作模式以外，还有实际输出处在二个供电电位之间的第三种状态。但是，锁相环在工作过程中有着每一个鉴相器输出信号周期内的高阻态、供电电位有无补偿这五种不同模式的组合形式。
综合以上内容，基于专利申请号为2015106449019的《标准化设计高阻型数字鉴相器的结构原理方案》中鉴相器，可以实现针对时滞型VCO作规范性设计具有同步补偿作用的同步控制电路标准化设计案。
Claims (1)
1.一种适用对象鉴相器为依循于专利申请号：2015106448849《标准化设计高阻型数字鉴相器的结构原理方案》规定生成的高阻态控制信号INH与相位差检出信号a，并提供给专利申请号：2015106448849《高阻型数字鉴相器输出级的标准型接口电路》与专利申请号：2017104018440《高阻型鉴相器输出级非FET开关类的标准型接口电路》配套用输出接口电路为特征的一类边沿触发式高阻型鉴相器，针对一类由时滞型VCO组环的锁相环应用，对原有通用型同步控制锁相环电路中LF与VCO控端之间的压缩移动器即加法器的负相端增设一个接入端，接入本件技术提供的具有同步补偿作用的信号，其特征在于，包括：三个数字乘法器，二个延迟器，二个反相器，各一个数字加法器、单稳态触发振荡器、二路选择器；其中，INH信号经反相器转换为本件的控端信号，当控端信号有效时通过原路信号与经由一个时延为t0的信号作数字乘法后触发一个单稳态触发振荡器形成一个在起始时刻被吞没一个时宽t0即时宽为T0-t0的基础补偿信号，该基础补偿信号分为二路，一路为原路信号，另一路经过延迟一个t1后输出；二个基础补偿信号其中一路作数字乘法后作为鉴相器输出中最大负相补偿信号，时宽为T0-t0-t1，而吞没的时宽t0+t1作为锁相环的负相信号自主同步时宽；另一路二个基础补偿信号数字加法后经反相器转换为本件的最大正相补偿信号，时宽为T0-t0+t1，而吞没的时宽t0为锁相环的正相信号自主同步时宽；最大正相补偿信号输入到一个二路选择器的“1”输入端，最大负相补偿信号输入到另一个的“0”输入端，二路选择器的输出控制信号为相位差检出信号a，而输出信号与本件的控端信号作数字乘法后形成最终补偿信号，其最大终止时刻相对于基准的时宽为一个非INH有效信号的时宽，并接入到压缩移动器增设的接入端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910346867.5A CN111865301B (zh) | 2019-04-27 | 2019-04-27 | 时滞型vco的同步补偿电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910346867.5A CN111865301B (zh) | 2019-04-27 | 2019-04-27 | 时滞型vco的同步补偿电路 |
Publications (2)
| Publication Number | Publication Date |
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| CN111865301A true CN111865301A (zh) | 2020-10-30 |
| CN111865301B CN111865301B (zh) | 2024-05-03 |
Family
ID=72952461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910346867.5A Active CN111865301B (zh) | 2019-04-27 | 2019-04-27 | 时滞型vco的同步补偿电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111865301B (zh) |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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