CN111835344A - 锁相环电路及终端 - Google Patents

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Abstract

一种锁相环电路及终端，锁相环电路包括鉴相器、电荷泵、滤波器、压控振荡器和分频器，所述锁相环电路还包括：充电电流源，用于对所述滤波器中的电容进行充电；检测电路，其输入端耦接所述鉴相器的输出端，其输出端耦接所述充电电流源的控制端，用于检测所述鉴相器输出的上拉信号和下拉信号的差异，并根据所述差异控制所述充电电流源对所述滤波器中的电容进行充电/放电，所述上拉信号用于控制所述电荷泵进行充电，所述下拉信号用于控制所述电荷泵进行放电。本发明技术方案能够实现锁相环电路的快速锁定。

Description

锁相环电路及终端
技术领域
本发明涉及集成电路技术领域，尤其涉及一种锁相环电路及终端。
背景技术
锁相环电路(Phase-Locked Loop,PLL)是一种反馈控制电路。目前常用的锁相环电路分为数字锁相环和模拟锁相环。
现有技术中，模拟锁相环实现快速锁定的方法如图1所示，该电路电荷泵电流源分为两个部分，分别由两个控制电路来控制，一个通过PFD直接控制，另一个通过PFD和相位检测电路共同控制。在PLL锁定过程中，可以增加电荷泵的电流，当相位检测电路输出锁定(LOCK)信号后，将电流恢复正常值，从而实现快速锁定。
但是，数字方法实现PLL的快速锁定，不仅需要较为复杂的算法，还需要精确的参考时钟频率检测电路，整体电路会比较复杂。而模拟锁相环需要锁定检测电路和加速控制电路，电路复杂；并且，如果锁定检测电路的延迟较大，可能会引起压控振荡器控制电压的过冲，反而不利于PLL环路的锁定。
发明内容
本发明解决的技术问题是如何实现锁相环电路的快速锁定。
为解决上述技术问题，本发明实施例提供一种锁相环电路，锁相环电路包括：鉴相器、电荷泵、滤波器、压控振荡器和分频器，所述锁相环电路还包括：充电电流源，用于对所述滤波器中的电容进行充电；检测电路，其输入端耦接所述鉴相器的输出端，其输出端耦接所述充电电流源的控制端，用于检测所述鉴相器输出的上拉信号和下拉信号的差异，并根据所述差异控制所述充电电流源对所述滤波器中的电容进行充电/放电，所述上拉信号用于控制所述电荷泵进行充电，所述下拉信号用于控制所述电荷泵进行放电。
可选的，所述检测电路检测所述上拉信号和所述下拉信号在当前时刻的差值，或者所述检测电路将所述上拉信号进行延迟，并检测延迟后的上拉信号和所述下拉信号在当前时刻的差值。
可选的，所述检测电路包括：第一电平触发器，其时钟信号端接入所述下拉信号，其数据端接入所述上拉信号，其数据输出端输出的输出信号用于控制所述充电电流源对所述滤波器中的电容进行充电/放电。
可选的，所述检测电路包括：延时器，其输入端接入所述上拉信号；第二电平触发器，其时钟信号端接入所述下拉信号，其数据端耦接所述延时器的输出端，其数据输出端输出的输出信号用于控制所述充电电流源对所述滤波器中的电容进行充电/放电。
可选的，所述检测电路还包括：延时器，其输入端接入所述上拉信号；第三电平触发器，其时钟信号端接入所述下拉信号，其数据端耦接所述延时器的输出端；反相器，其输入端耦接所述第三电平触发器的数据输出端；第四电平触发器，其时钟信号端耦接所述反相器的输出端，其数据端接入固定参考信号，其输出端输出的输出信号用于控制所述充电电流源对所述滤波器中的电容进行充电/放电。
可选的，所述检测电路还包括：计时器，其输入端接入时钟控制信号；或门，其第一输入端耦接所述计时器的输出端，其第二输入端接入所述输出信号，其输出端输出的信号用于控制所述充电电流源对所述滤波器中的电容进行充电/放电。
可选的，所述充电电流源包括：第一电流源，其输入端接入电源电压；控制开关，其控制端耦接所述检测电路的输出端，其输入端耦接所述第一电流源的输出端，其输出端耦接所述滤波器中的电容。
可选的，所述控制开关为NMOS管，所述NMOS管的栅极耦接所述检测电路的输出端，所述NMOS管的漏极耦接所述第一电流源的输出端，所述NMOS管的源极耦接所述滤波器中的电容；或者，所述控制开关为PMOS管，所述PMOS管的栅极耦接所述检测电路的输出端，所述PMOS管的源极耦接所述第一电流源的输出端，所述PMOS管的漏极耦接所述滤波器中的电容。
可选的，所述充电电流源包括：控制开关，其控制端耦接所述检测电路的输出端，其输入端耦接所述滤波器中的电容；第二电流源，其输入端耦接所述控制开关的输出端，其输出端接地。
可选的，所述控制开关为PMOS管，所述PMOS管的栅极耦接所述检测电路的输出端，所述PMOS管的源极耦接所述滤波器中的电容，所述PMOS管的漏极耦接所述第二电流源的输入端；或者，所述控制开关为NMOS管，所述NMOS管的栅极耦接所述检测电路的输出端，所述NMOS管的漏极耦接所述滤波器中的电容，所述NMOS管的源极耦接所述第二电流源的输入端。
本发明实施例还公开了一种终端，所述终端包括所述锁相环电路。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案中，锁相环电路包括充电电流源，用于对所述滤波器中的电容进行充电；检测电路，用于检测所述鉴相器输出的上拉信号和下拉信号的差异，并根据所述差异控制所述充电电流源对所述滤波器中的电容进行充电/放电，所述上拉信号用于控制所述电荷泵进行充电，所述下拉信号用于控制所述电荷泵进行放电。本发明技术方案利用锁相环电路的上拉信号和下拉信号在锁定过程阶段和锁定完成阶段的差异，如，上拉信号与下拉信号的脉宽在锁定过程阶段差异较大，在锁定完成阶段趋于一致，也即仅通过检测鉴相器输出的上拉信号和下拉信号来判断锁相环是否处于锁定过程阶段，从而能够在锁定过程阶段采用充电电流源进行充电，以结合电荷泵的充电过程加速锁相环的锁定过程，在电路实现简单的基础上实现锁相环电路的快速锁定。
进一步地，所述检测电路可以包括延时器，其输入端接入所述上拉信号；第二电平触发器，其时钟信号端接入所述下拉信号，其数据端耦接所述延时器的输出端，其数据输出端输出的输出信号用于控制所述充电电流源对所述滤波器中的电容进行充电/放电。本发明技术方案中通过设置延时器，使得在判断锁相环是否处于锁定过程阶段时，是将延时后的上拉信号与原始下拉信号进行比较，从而能够在锁定完成阶段之前关闭充电电流源进行充电，避免导致压控振荡器控制电压的过冲，保证锁相环锁定的稳定性。
附图说明
图1是现有技术中一种锁相环电路的结构示意图；
图2是本发明实施例一种锁相环电路的结构示意图；
图3是本发明实施例一种检测电路的具体结构示意图；
图4是本发明实施例一种具体应用场景下各个信号的时序图；
图5是本发明实施例另一种检测电路的具体结构示意图；
图6是本发明实施例另一种锁相环电路的结构示意图；
图7是本发明实施例又一种锁相环电路的结构示意图；
图8是本发明实施例又一种检测电路的具体结构示意图；
图9是本发明实施例另一种具体应用场景下各个信号的时序图。
具体实施方式
如背景技术中所述，数字方法实现PLL的快速锁定，不仅需要较为复杂的算法，还需要精确的参考时钟频率检测电路，整体电路会比较复杂。而模拟锁相环需要锁定检测电路和加速控制电路，电路复杂；并且，如果锁定检测电路的延迟较大，可能会引起压控振荡器控制电压的过冲，反而不利于PLL环路的锁定。
本发明技术方案利用锁相环电路的上拉信号和下拉信号在锁定过程阶段和锁定完成阶段的差异，如，上拉信号与下拉信号的脉宽在锁定过程阶段差异较大，在锁定完成阶段趋于一致，也即仅通过检测鉴相器输出的上拉信号和下拉信号来判断锁相环是否处于锁定过程阶段，从而能够在锁定过程阶段采用充电电流源进行充电，以结合电荷泵的充电过程加速锁相环的锁定过程，在电路实现简单的基础上实现锁相环电路的快速锁定。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明实施例一种锁相环电路的结构示意图。
本发明实施例的锁相环电路可以包括鉴相器201、电荷泵202、滤波器203、压控振荡器204和分频器205。
其中，鉴相器201、电荷泵202、滤波器203、压控振荡器204依次连接，压控振荡器204的输出端再经过分频器205输出反馈时钟信号CKFB到鉴相器201的输入端。所述鉴相器201的输入端还接入外部时钟信号CKIN。
锁相环电路还可以包括检测电路206和充电电流源207。
其中，所述鉴相器201的输出端连接到检测电路206的输入端，检测电路206的输出端连接充电电流源207的控制端。检测电路206能够检测所述鉴相器输出的上拉信号UP和下拉信号DN的差异，并根据所述差异控制所述充电电流源207对所述滤波器203中的电容进行充电/放电。
具体实施中，所述上拉信号UP用于控制所述电荷泵202进行充电，所述下拉信号DN用于控制所述电荷泵202进行放电。换言之，所述上拉信号UP用于控制所述电荷泵202拉升所述压控振荡器204的输入电压，所述下拉信号DN用于控制所述电荷泵202拉低所述压控振荡器204的输入电压。
具体实施中，检测电路206通过检测上拉信号UP和下拉信号DN的差异，可以判断出锁相环电路处于锁定过程阶段，则检测电路206的输出信号可以控制充电电流源207打开，以与电荷泵202结合充电，共同拉升所述压控振荡器204的输入电压，加速锁相环电路的锁定；或者，检测电路206的输出信号可以控制充电电流源207打开，以与电荷泵202结合放电，共同拉低所述压控振荡器204的输入电压，加速锁相环电路的锁定。
相应地，检测电路206通过检测上拉信号UP和下拉信号DN的差异，可以判断出锁相环电路处于锁定完成阶段，则检测电路206的输出信号可以控制充电电流源207关闭，锁相环电路进入稳定的锁定状态。
普通锁相环电路中由于带宽、噪声以及稳定性的限制，电荷泵202输出电流较小，因而锁定时间比较长。而采用本发明实施例的锁相环电路结构，可以加速锁定过程，减小锁相环锁定所需要的时间。
本发明实施例利用锁相环电路的上拉信号和下拉信号在锁定过程阶段和锁定完成阶段的差异，如，上拉信号与下拉信号的脉宽在锁定过程阶段差异较大，在锁定完成阶段趋于一致，也即仅通过检测鉴相器输出的上拉信号和下拉信号来判断锁相环是否处于锁定过程阶段，从而能够在锁定过程阶段采用充电电流源进行充电，以结合电荷泵的充电过程加速锁相环的锁定过程，在电路实现简单的基础上实现锁相环电路的快速锁定。
在本发明一个非限制性的实施例中，所述检测电路206检测所述上拉信号和所述下拉信号在当前时刻的差值，或者所述检测电路206将所述上拉信号进行延迟，并检测延迟后的上拉信号和所述下拉信号在当前时刻的差值。
本实施例中，检测电路206可以检测所述上拉信号和所述下拉信号在当前时刻的差值，或者延迟后的上拉信号和所述下拉信号在当前时刻的差值，来确定锁相环电路的状态。例如，延时后的上拉信号和下拉信号在当前时刻均为高电平，则确定锁相环电路处于锁定过程阶段；延时后的上拉信号和下拉信号在当前时刻一个为高电平，另一个为低电平，则确定锁相环电路处于锁定完成阶段。
在本发明一个非限制性的实施例中，所述检测电路206可以包括第一电平触发器，其时钟信号端CLK接入所述下拉信号，其数据端接入所述上拉信号，其数据输出端输出的输出信号用于控制所述充电电流源对所述滤波器中的电容进行充电/放电。
具体实施中，如果压控振荡器204的输入电压Vctrl越高，其输出频率越高，则当锁相环电路启动(Enable)之后，此时输入电压VCtrl很低，压控振荡器204输出频率偏低，上拉信号UP的脉宽大于下拉信号DN的脉宽，以使得电荷泵202充电时间大于放电时间，以抬高输入电压Vctrl。在上拉信号UP的脉宽大于下拉信号DN的脉宽的情况下，第一电平触发器的时钟信号端CLK接入所述下拉信号，其数据端接入所述上拉信号。
反之，如果压控振荡器204的输入电压Vctrl越低，其输出频率越高，当锁相环电路启动(Enable)之后，此时输入电压VCtrl处于高电平，压控振荡器204的输出频率偏低，下拉信号DN的脉宽大于上拉信号UP的脉宽，以使得电荷泵202放电时间大于充电时间，以降低输入电压Vctrl。换言之，如果在下拉信号DN的脉宽大于上拉信号UP的脉宽的情况下，则第一电平触发器的时钟信号端CLK接入所述上拉信号UP，其数据端D接入所述下拉信号DN。
在本发明一个非限制性的实施例中，所述检测电路206可以包括延时器，其输入端接入所述上拉信号；第二电平触发器，其时钟信号端接入所述下拉信号，其数据端耦接所述延时器的输出端，其数据输出端输出的输出信号用于控制所述充电电流源对所述滤波器中的电容进行充电/放电。
与前述实施例不同的是，本发明实施例中通过设置延时器，使得在判断锁相环是否处于锁定过程阶段时，是将延时后的上拉信号与原始下拉信号进行比较，从而能够在锁定完成阶段之前关闭充电电流源进行充电，避免导致压控振荡器控制电压的过冲，保证锁相环锁定的稳定性。
在本发明又一个非限制性的实施例中，请参照图3，所述检测电路206可以包括延时器301、第三电平触发器302、反相器IN以及第四电平触发器303。
其中，延时器301的输入端接入所述上拉信号UP；第三电平触发器302的时钟信号端Clk接入所述下拉信号DN，其数据端D耦接所述延时器301的输出端；反相器IN的输入端耦接所述第三电平触发器的数据输出端Q；第四电平触发器303的时钟信号端Clk耦接所述反相器IN的输出端，其数据端D接入固定参考信号TIEH，其输出端Q输出的输出信号OUTN用于控制所述充电电流源对所述滤波器中的电容进行充电/放电。
具体实施中，第三电平触发器302以及第四电平触发器303为高电平触发。
一并参照图4，本实施例中，压控振荡器204的输入电压Vctrl越高，其输出频率越高，上拉信号UP的脉宽大于下拉信号DN的脉宽。上拉信号UP经过延时(Delay)之后的信号为UP_A，接入第三电平触发器302的数据端D。第三电平触发器302的时钟信号端Clk接入下拉信号DN。下拉信号DN为高电平时，触发第三电平触发器302输出数据端D的电平，也即上拉信号UP，在锁定过程阶段(Fast Lock)，由于下拉信号DN为高电平时上拉信号UP也均为高电平，因此第三电平触发器302数据输出端Q输出的信号UP_B持续为高电平。UP_B经过反相器IN后的信号UP_CK持续为低电平。第四电平触发器303重置后为低电平(REST＝0)，那么在其时钟信号端Clk的输入信号UP_CK持续为低电平的情况下，其数据输出端Q输出的信号OUTN持续为高电平。在充电电流源的控制开关为NMOS管的情况下，充电电流源在锁定过程阶段(Fast Lock)持续对所述滤波器中的电容进行充电。
继续参照图4，在时刻T0，下拉信号DN为高电平时上拉信号UP为低电平，第三电平触发器302数据输出端Q输出的信号UP_B为低电平，UP_B经过反相器IN后的信号UP_CK为高电平，第四电平触发器303被信号UP_CK触发输出固定参考信号TIEH，固定参考信号TIEH为高电平，其数据输出端Q输出的信号OUTN为低电平。在充电电流源的控制开关为NMOS管的情况下，充电电流源在时刻T0关闭对所述滤波器中的电容进行充电。
在本发明一个非限制性的实施例中，请参照图5，所述检测电路206还可以包括计时器304以及或门OR。
其中，计时器304的输入端接入时钟控制信号CKIN；或门OR的第一输入端耦接所述计时器的输出端，其第二输入端接入所述输出信号，其输出端输出的信号用于控制所述充电电流源对所述滤波器中的电容进行充电/放电。
本实施例中通过设置定时器，可以在锁相环电路锁定完成阶段检测电路未能通过上拉信号和下拉信号准确判断锁相环的锁定状态时，及时关闭充电电流源充电，避免导致压控振荡器控制电压的过冲，保证锁相环锁定的稳定性。
在本发明一个非限制性的实施例中，充电电流源207可以包括：第一电流源，其输入端接入电源电压；控制开关，其控制端耦接所述检测电路的输出端，其输入端耦接所述第一电流源的输出端，其输出端耦接所述滤波器中的电容。
本发明实施例适用于压控振荡器204中的开关晶体管为NMOS，其栅极控制电压在锁相环电路启动后较低的情况。
具体实施中，所述控制开关为NMOS管，所述NMOS管的栅极耦接所述检测电路的输出端，所述NMOS管的漏极耦接所述第一电流源的输出端，所述NMOS管的源极耦接所述滤波器中的电容；或者，所述控制开关为PMOS管，所述PMOS管的栅极耦接所述检测电路的输出端，所述PMOS管的源极耦接所述第一电流源的输出端，所述PMOS管的漏极耦接所述滤波器中的电容。
本发明一个具体实施例中，具体请参照图6，所述控制开关还可以是并联的NMOS晶体管MN0与PMOS晶体管MP0。相应地，检测电路206输出两路输出信号OUTN和OUTP，分别接入NMOS晶体管MN0的栅极与PMOS晶体管MP0的栅极。通过并联的晶体管结构可以降低阻抗。
检测电路206的具体电路结构请参照图5。
结合图4所示信号的时序图，压控振荡器204中的开关晶体管MN_VCO为NMOS，所以其栅极控制电压Vctrl越高，压控振荡器204输出频率越高。当锁相环电路启动之后，此时Vctrl电压很低，压控振荡器204输出频率偏低，UP信号的脉宽大于DN信号的脉宽，电荷泵充电时间大于放电时间，以抬高Vctrl电压。由于在锁定过程阶段DN信号采集不到UP信号的低电平，输出信号OUTP持续为低电平，OUTN持续为高电平，NMOS晶体管MN0与PMOS晶体管MP0持续导通，充电电流源I1一直对电容C1进行充电，电容C1的电容值通常很大，电流很大，所以Vctrl电压升高很快。当压控振荡器204输出频率接近预设值后，DN信号采集到UP信号的低电平后，关断NMOS晶体管MN0与PMOS晶体管MP0。
在本发明一个非限制性的实施例中，充电电流源207可以包括：控制开关，其控制端耦接所述检测电路的输出端，其输入端耦接所述滤波器中的电容；第二电流源，其输入端耦接所述控制开关的输出端，其输出端接地。
与前述实施例中第一电流源不同的是，本发明实施例中的第二电流源是接地的。本发明实施例适用于压控振荡器204中的开关晶体管为PMOS，其栅极控制电压在锁相环电路启动后较高的情况。
具体实施中，所述控制开关为PMOS管，所述PMOS管的栅极耦接所述检测电路的输出端，所述PMOS管的源极耦接所述滤波器中的电容，所述PMOS管的漏极耦接所述第二电流源的输入端；或者，所述控制开关为NMOS管，所述NMOS管的栅极耦接所述检测电路的输出端，所述NMOS管的漏极耦接所述滤波器中的电容，所述NMOS管的源极耦接所述第二电流源的输入端。
本发明另一个具体实施例中，具体请参照图7，所述控制开关还可以是并联的NMOS晶体管MN0与PMOS晶体管MP0。相应地，检测电路206输出两路输出信号OUTN和OUTP，分别接入NMOS晶体管MN0的栅极与PMOS晶体管MP0的栅极。通过并联的晶体管结构可以降低阻抗。与图6所示锁相环电路结构不同的是，第二电流源I2是接地的。
检测电路206的具体电路结构请参照图8。与图5所示检测电路206不同的是，延时器301输入的是下拉信号DN，触发器302时钟信号端输入的是上拉信号UP。
结合图9所示信号的时序图，压控振荡器204中的开关晶体管MP_VCO为PMOS，所以其栅极控制电压Vctrl越低，压控振荡器204输出频率越高。当锁相环电路启动之后，此时VCtrl电压处于高电平，压控振荡器204输出频率偏低，DN信号的脉宽大于UP信号的脉宽，所以电荷泵放电时间大于充电时间，以降低Vctrl电压。由于在锁定过程阶段UP信号采集不到DN信号的低电平，输出信号OUTP持续为低电平，OUTN持续为高电平，NMOS晶体管MN0与PMOS晶体管MP0持续导通，充电电流源I2一直对电容C1进行放电，电容C1的电容值通常很大，电流很大，所以Vctrl电压降低很快，当VCO输出频率接近预设值后，UP信号采集到DN信号的低电平后，从而关断NMOS晶体管MN0与PMOS晶体管MP0。
本发明实施例还公开了一种终端设备，所述终端设备可以包括前述的锁相环电路。所述终端设备包括但不限于手机、计算机、平板电脑等设备。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种锁相环电路，包括鉴相器、电荷泵、滤波器、压控振荡器和分频器，其特征在于，所述锁相环电路还包括：
充电电流源，用于对所述滤波器中的电容进行充电；
检测电路，其输入端耦接所述鉴相器的输出端，其输出端耦接所述充电电流源的控制端，用于检测所述鉴相器输出的上拉信号和下拉信号的差异，并根据所述差异控制所述充电电流源对所述滤波器中的电容进行充电/放电，所述上拉信号用于控制所述电荷泵进行充电，所述下拉信号用于控制所述电荷泵进行放电。
2.根据权利要求1所述的锁相环电路，其特征在于，所述检测电路检测所述上拉信号和所述下拉信号在当前时刻的差值，或者所述检测电路将所述上拉信号进行延迟，并检测延迟后的上拉信号和所述下拉信号在当前时刻的差值。
3.根据权利要求1所述的锁相环电路，其特征在于，所述检测电路包括：
第一电平触发器，其时钟信号端接入所述下拉信号，其数据端接入所述上拉信号，其数据输出端输出的输出信号用于控制所述充电电流源对所述滤波器中的电容进行充电/放电。
4.根据权利要求1所述的锁相环电路，其特征在于，所述检测电路包括：
延时器，其输入端接入所述上拉信号；
第二电平触发器，其时钟信号端接入所述下拉信号，其数据端耦接所述延时器的输出端，其数据输出端输出的输出信号用于控制所述充电电流源对所述滤波器中的电容进行充电/放电。
5.根据权利要求1所述的锁相环电路，其特征在于，所述检测电路还包括：
延时器，其输入端接入所述上拉信号；
第三电平触发器，其时钟信号端接入所述下拉信号，其数据端耦接所述延时器的输出端；
反相器，其输入端耦接所述第三电平触发器的数据输出端；
第四电平触发器，其时钟信号端耦接所述反相器的输出端，其数据端接入固定参考信号，其输出端输出的输出信号用于控制所述充电电流源对所述滤波器中的电容进行充电/放电。
6.根据权利要求3至5任一项所述的锁相环电路，其特征在于，所述检测电路还包括：
计时器，其输入端接入时钟控制信号；
或门，其第一输入端耦接所述计时器的输出端，其第二输入端接入所述输出信号，其输出端输出的信号用于控制所述充电电流源对所述滤波器中的电容进行充电/放电。
7.根据权利要求1所述的锁相环电路，其特征在于，所述充电电流源包括：
第一电流源，其输入端接入电源电压；
控制开关，其控制端耦接所述检测电路的输出端，其输入端耦接所述第一电流源的输出端，其输出端耦接所述滤波器中的电容。
8.根据权利要求7所述的锁相环电路，其特征在于，所述控制开关为NMOS管，所述NMOS管的栅极耦接所述检测电路的输出端，所述NMOS管的漏极耦接所述第一电流源的输出端，所述NMOS管的源极耦接所述滤波器中的电容；或者，所述控制开关为PMOS管，所述PMOS管的栅极耦接所述检测电路的输出端，所述PMOS管的源极耦接所述第一电流源的输出端，所述PMOS管的漏极耦接所述滤波器中的电容。
9.根据权利要求1所述的锁相环电路，其特征在于，所述充电电流源包括：控制开关，其控制端耦接所述检测电路的输出端，其输入端耦接所述滤波器中的电容；
第二电流源，其输入端耦接所述控制开关的输出端，其输出端接地。
10.根据权利要求9所述的锁相环电路，其特征在于，所述控制开关为PMOS管，所述PMOS管的栅极耦接所述检测电路的输出端，所述PMOS管的源极耦接所述滤波器中的电容，所述PMOS管的漏极耦接所述第二电流源的输入端；或者，所述控制开关为NMOS管，所述NMOS管的栅极耦接所述检测电路的输出端，所述NMOS管的漏极耦接所述滤波器中的电容，所述NMOS管的源极耦接所述第二电流源的输入端。
11.一种终端，其特征在于，包括权利要求1至10中任一项所述锁相环电路。
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