CN111812902A - 阵列基板、显示面板及显示装置 - Google Patents

Abstract

本申请公开了一种阵列基板、显示面板及显示装置。阵列基板包括显示区和围绕显示区的非显示区；显示区包括多条栅极线；非显示区包括移位寄存器组以及与移位寄存器组至少一端部级联的至少一级虚拟移位寄存器单元，移位寄存器组包括多个级联的移位寄存器单元，各虚拟移位寄存器单元及各移位寄存器单元中的晶体管的数量、电容的数量，以及各元器件之间的电连接关系相同；虚拟移位寄存器单元中第一输出驱动晶体管的沟道宽长比小于移位寄存器单元中第二输出驱动晶体管的沟道宽长比，以使得虚拟移位寄存器单元的透光率大于移位寄存器单元的透光率。根据本申请实施例，能够在不影响框胶固化效果的同时，实现窄边框。

Description

阵列基板、显示面板及显示装置

技术领域

本申请涉及显示技术领域，具体涉及一种阵列基板、显示面板及显示装置。

背景技术

随着电子技术的不断发展，各类显示器应运而生，相应地，显示技术也呈现日新月异的变革。在诸多显示技术中，显示面板的窄边框化亦成为时下人们追求的主流显示效果之一，窄边框的显示面板在提供更佳的显示效果的同时，能够提供更佳的视觉体验，成为显示领域研究的热点。

显示面板可以包括直线段边缘和圆弧形边缘，栅极驱动电路中的虚拟移位寄存器通常与显示面板的圆弧形边缘相邻，但是现有的虚拟移位寄存器无法直接置于显示面板圆弧形边缘处的框胶下方，不利于实现显示面板的窄边框。

申请内容

本申请实施例提供了一种阵列基板、显示面板及显示装置。

第一方面，本申请实施例提供一种阵列基板，其包括：显示区和围绕显示区的非显示区；显示区包括多条栅极线；非显示区包括移位寄存器组以及与移位寄存器组至少一端部级联的至少一级虚拟移位寄存器单元，移位寄存器组包括多个级联的移位寄存器单元，各移位寄存器单元的输出端与各自对应的栅极线电连接；各虚拟移位寄存器单元及各移位寄存器单元均包括多个晶体管和多个电容，且各虚拟移位寄存器单元及各移位寄存器单元中的晶体管的数量、电容的数量，以及各元器件之间的电连接关系相同；虚拟移位寄存器单元包括第一输出驱动晶体管，移位寄存器单元包括与第一输出驱动晶体管连接关系相同的第二输出驱动晶体管，第一输出驱动晶体管的沟道宽长比小于第二输出驱动晶体管的沟道宽长比，以使得虚拟移位寄存器单元的透光率大于移位寄存器单元的透光率。

第二方面，本申请提供一种显示面板，其包括如第一方面实施例所述的阵列基板。

第三方面，本申请提供一种显示装置，其包括如第二方面实施例所述的显示面板。

根据本申请实施例提供的阵列基板、显示面板及显示装置，为了提高虚拟移位寄存器单元的透光率，调整了虚拟移位寄存器单元中第一输出驱动晶体管的沟道宽长比。具体的，将虚拟移位寄存器单元中第一输出驱动晶体管的沟道宽长比设置为小于移位寄存器单元中第二输出驱动晶体管的沟道宽长比，从而使得虚拟移位寄存器单元的透光率大于移位寄存器单元的透光率。由于虚拟移位寄存器单元的透光率比较大，可以将虚拟移位寄存器单元直接置于框胶下方，能够在不影响框胶固化效果的同时，实现窄边框。

附图说明

通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。

图1示出根据本申请一种实施例提供的阵列基板的结构示意图；

图2示出根据本申请另一种实施例提供的阵列基板的结构示意图；

图3示出根据本申请一种实施例提供的移位寄存器单元的电路结构示意图；

图4示出根据本申请一种实施例提供的晶体管的结构示意图；

图5示出根据本申请一种实施例提供的移位寄存器单元的结构示意图；

图6示出根据本申请一种实施例提供的虚拟移位寄存器单元的结构示意图；

图7示出根据本申请另一种实施例提供的虚拟移位寄存器单元的结构示意图；

图8示出根据本申请一种实施例提供的移位寄存器单元与虚拟移位寄存器单元的级联示意图；

图9示出根据本申请另一种实施例提供的移位寄存器单元与虚拟移位寄存器单元的级联示意图；

图10示出根据本申请一种实施例提供的显示面板的结构示意图；

图11示出根据本申请另一种实施例提供的显示面板的结构示意图；

图12示出根据本申请一种实施例提供的显示装置的结构示意图。

具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将结合附图对实施例进行详细描述。

本申请实施例提供一种阵列基板，本发明实施例的阵列基板可以各种形式呈现，以下将描述其中一些示例。

图1示出根据本申请一种实施例提供的阵列基板的结构示意图。如图1所示，阵列基板100包括显示区AA和围绕显示区AA的非显示区NA。显示区AA包括多条沿第一方向X延伸的栅极线10和多条沿第二方向Y延伸的数据线20。第二方向Y与第一方向X相交。例如，第二方向Y与第一方向X可以垂直，第一方向X可以是行方向，第二方向Y可以是列方向。

阵列基板100的形状可以不是矩形的。例如，阵列基板100可以包括至少一段异形边缘A1，异形边缘A1的延伸方向与第一方向X及第二方向Y均相交。示例性的，异形边缘A1可以为圆弧形边缘。阵列基板100中的虚拟移位寄存器单元41可以与异形边缘相邻设置。

非显示区NA包括移位寄存器组30以及与移位寄存器组30至少一端部级联的至少一级虚拟移位寄存器单元41。移位寄存器组30包括多个级联的移位寄存器单元31，各移位寄存器单元31的输出端与各自对应的栅极线10电连接。移位寄存器单元31的数量可以与栅极线10的条数相同，一个移位寄存器单元31对应电连接一条栅极线10。各移位寄存器单元31通过输出端向各自对应的栅极线10提供扫描信号。

本申请中，对于移位寄存器组30中的移位寄存器单元31的级联方式，以及虚拟移位寄存器单元41与移位寄存器单元31的级联方式不作限定。在图1和图2中，未示出移位寄存器组30中的移位寄存器单元31的级联关系以及虚拟移位寄存器单元41与移位寄存器单元31的级联关系，对此，在下文对图8和图9的描述中将提供一些具体示例。

示例性的，移位寄存器组包括M个级联的移位寄存器单元，M大于或等于2，在正向扫描时，第M级移位寄存器单元即为最后一级移位寄存器单元，在反向扫描时，第一级移位寄存器单元即为最后一级移位寄存器单元。若不向最后一级移位寄存器单元提供下拉(pull down)信号，会导致最后一级移位寄存器单元不稳定，例如，会导致最后一级移位寄存器单元重复的向其对应的栅极线输出扫描信号。

在一些实施例中，可以通过驱动芯片向最后一级移位寄存器单元提供下拉信号，但是这样会造成驱动芯片的输出端口增多。在另一些实施例中，可以设置与最后一级移位寄存器单元级联的虚拟移位寄存器单元，如此，能够在不增加驱动芯片的输出端口的情况下，通过虚拟移位寄存器单元向最后一级移位寄存器单元提供下拉信号，以保证最后一级移位寄存器单元的稳定性，防止最后一级移位寄存器单元重复的向其对应的栅极线输出扫描信号。

各虚拟移位寄存器单元41及各移位寄存器单元31均包括多个晶体管和多个电容，且各虚拟移位寄存器单元41及各移位寄存器单元31中的晶体管的数量、电容的数量，以及各元器件之间的电连接关系相同。即各虚拟移位寄存器单元41及各移位寄存器单元31的电路结构相同。

虚拟移位寄存器单元41包括第一输出驱动晶体管，移位寄存器单元31包括与第一输出驱动晶体管连接关系相同的第二输出驱动晶体管，第一输出驱动晶体管的沟道宽长比小于第二输出驱动晶体管的沟道宽长比，即第一输出驱动晶体管所占据的版图面积小于第二输出驱动晶体管所占据的版图面积，从而使得虚拟移位寄存器单元具有更多透光区域，以使得虚拟移位寄存器单元的透光率大于移位寄存器单元的透光率。

本申请实施例中，对于虚拟移位寄存器单元41及移位寄存器单元31中的晶体管数量以及电容数量不作具体限定，以及对于虚拟移位寄存器单元41及移位寄存器单元31中的各元器件之间的电连接关系也不作具体限定。

示例性的，虚拟移位寄存器单元41的多个晶体管中，其中一个晶体管的第一极与时钟信号端电连接，第二极与虚拟移位寄存器单元41的输出端电连接，则该晶体管可以为虚拟移位寄存器单元41的第一输出驱动晶体管。同理，移位寄存器单元31中的多个晶体管中，其中一个晶体管的第一极与时钟信号端电连接，第二极与移位寄存器单元31的输出端电连接，则该晶体管可以为移位寄存器单元31的第二输出驱动晶体管。

为了清楚的说明本申请实施例的技术方案，本申请示例性的提供了一种移位寄存器单元的具体电路结构。图3示出了一种9T2C的移位寄存器单元的电路结构图。

图3所示的9T2C的移位寄存器电路包括9个晶体管(T)和2个电容元件(C)。9个晶体管分别为晶体管T0至晶体管T8，2个电容元件分别为电容元件C1和电容元件C2。各晶体管均包括栅极端、第一极和第二极。各电容均包括第一极板和第二极板。

晶体管T0的栅极端与初始化信号端SET电连接，晶体管T0的第一极与高电位信号端DIR1电连接，晶体管T0的第二极与节点P电连接。

晶体管T1的栅极端与栅极信号端Gn+1电连接，晶体管T1的第一极与节点P电连接，晶体管T1的第二极与低电位信号线DIR2电连接。

晶体管T2与时钟信号端CKB之间存在电容元件C1，其中，电容元件C1的第一极板与时钟信号端CKB电连接，电容元件C1的第二极板与晶体管T2栅极端电连接；晶体管T2的第一极与节点P电连接，晶体管T2的第二极与低电位信号端VGL电连接。

晶体管T3的栅极端与节点P电连接，晶体管T3的第一极与时钟信号端CKB之间存在电容元件C1，其中，电容元件C1的第一极板与时钟信号端CKB电连接，电容元件C1的第二极板与晶体管T3的第一极电连接，晶体管T3的第二极与低电位信号线VGL电连接。

晶体管T4的栅极端与节点P电连接，晶体管T4的第一极与时钟信号端CKB电连接，晶体管T4的第二极连接栅极信号输出端GOUT；晶体管T4的栅极端与其第二极之间存在电容元件C2，其中，电容元件C2的第一极板与晶体管T4的栅极端电连接，电容元件C2的第二极板与晶体管T4的第二极电连接。

晶体管T5的栅极端与晶体管T3的第一极电连接，晶体管T5的第一极与栅极信号输出端GOUT电连接，晶体管T5的第二极与低电位信号端VGL电连接。

晶体管T6的栅极端与时钟信号端CK电连接，晶体管T6的第一极与栅极信号输出端GOUT电连接，晶体管T6的第二极与低电位信号端VGL电连接。

晶体管T7的栅极端与复位信号端RESET电连接，晶体管T7的第一极与节点P电连接，晶体管T7的第二极与低电位信号端VGL电连接。

晶体管T8的栅极端与复位信号端RESET电连接，晶体管T8的第一极与栅极信号输出端GOUT电连接，晶体管T8的第二极与低电位信号端VGL电连接。

以虚拟移位寄存器单元41和移位寄存器单元31的电路结构均为图3所示的9T2C电路为例，其中，栅极信号输出端GOUT即为虚拟移位寄存器单元41和移位寄存器单元31的输出端。图3所示的晶体管T4的第一极与时钟信号端CKB电连接，晶体管T4的第二极与栅极信号输出端GOUT电连接，晶体管T4即为虚拟移位寄存器单元41的第一输出驱动晶体管以及移位寄存器单元31的第二输出驱动晶体管。

晶体管的沟道宽长比发生变化会影响移位寄存器单元的工作性能，而移位寄存器单元31要向显示区AA提供有效的驱动信号，因此，可以保持移位寄存器单元31中的第二输出驱动晶体管的沟道宽长比不变，仅改变虚拟移位寄存器单元41中的第一输出驱动晶体管的沟道宽长比，从而使第一输出驱动晶体管的沟道宽长比小于第二输出驱动晶体管的沟道宽长比。

示例性的，如图4所示，晶体管包括栅极G、半导体部B、源极S和漏极D。其中，源极S和漏极D的间距为晶体管的沟道长度L，垂直于L方向的是晶体管的沟道宽度W。示例性的，栅极G可由金属形成。

需要说明的是，晶体管的具体结构有多种，图4所示的晶体管为“梳”形晶体管。示例性的，虚拟移位寄存器单元41和移位寄存器单元31中的各晶体管结构可以均为图4所示的“梳”形晶体管。虚拟移位寄存器单元41和移位寄存器单元31中的各晶体管也可以为其它结构的晶体管，本申请在此不再一一列举，本申请对于虚拟移位寄存器单元41和移位寄存器单元31中的各晶体管的具体结构不作限定。

以虚拟移位寄存器单元41和移位寄存器单元31的电路结构均为图3所示的9T2C电路，且虚拟移位寄存器单元41和移位寄存器单元31中的各晶体管均为图4所示的“梳”形晶体管为例，图5示出了一种移位寄存器单元的结构示意图，图6示出了一种虚拟移位寄存器单元的结构示意图。图5和图6中仅示意了各元件的分布结构，未示出各元件的连接关系。

移位寄存器单元31中晶体管T0至晶体管T8以及电容元件C1、C2的分布结构如图5所示，其中，晶体管T4为移位寄存器单元31的第二输出驱动晶体管311。本申请的申请人发现，晶体管的沟道宽长比会影响晶体管的驱动能力，通常晶体管的沟道宽长比越大，其驱动能力相应越强，不同功能的晶体管的驱动能力发生变化，对应移位寄存器单元的工作性能的影响是不同的。其中，输出驱动晶体管的驱动能力对移位寄存器单元的工作性能的影响相对较大。为了保证移位寄存器单元31的工作性能，如图5所示，可以将移位寄存器单元31中的第二输出驱动晶体管311(晶体管T4)的沟道宽长比设置的较大。

示例性的，晶体管T0至晶体管T8的结构可以均为图4所示的“梳”形晶体管，晶体管T0至晶体管T8的沟道长度可以相同，晶体管T0至晶体管T8的沟道宽度可以不同。其中，晶体管T4的沟道宽度可以最大，即相对其它晶体管，晶体管T4占据的版图面积最大。

虚拟移位寄存器单元41中晶体管T0至晶体管T8以及电容元件C1、C2的分布结构如图6所示，其中，晶体管T4为虚拟移位寄存器单元41的第一输出驱动晶体管411。图6与图5的不同之处可以在于，图6中第一输出驱动晶体管411的沟道宽长比小于图5中第二输出驱动晶体管311的沟道宽长比，即图6中第一输出驱动晶体管411占据的版图面积小于图5中第二输出驱动晶体管311占据的版图面积。相比图5，图6所示的虚拟移位寄存器单元41具有更大的透光区，可以理解为，第一输出驱动晶体管411的沟道宽长比被减小前，第一输出驱动晶体管411的沟道宽长比与第二输出驱动晶体管311的沟道宽长比相同，第一输出驱动晶体管411的沟道宽长比被减小后，所减小的区域构成了虚拟移位寄存器单元41的透光区412，从而增大虚拟移位寄存器单元41的透光率，使得虚拟移位寄存器单元41的透光率大于移位寄存器单元31的透光率。

显示面板通常包括如本申请实施例所述的阵列基板100以及与阵列基板100相对设置的对置基板，并利用框胶将阵列基板和对置基板粘合。在框胶的固化过程中，需要利用紫外线(Ultraviolet，UV)固化框胶。通常，晶体管中的栅极由金属块形成，而紫外线无法穿过金属块。且虚拟移位寄存器单元41通常与阵列基板100的异形边缘A1相邻，若在不增加虚拟移位寄存器单元41的透光率情况下，直接将虚拟移位寄存器单元41设置在框胶下方，则不利于框胶固化；而异形边缘A1处的非显示区的空间比较紧张，若不增加虚拟移位寄存器单元41的透光率且不将虚拟移位寄存器单元41设置在框胶下方，则不利用实现窄边框。

本申请实施例中，虚拟移位寄存器单元41中第一输出驱动晶体管411的沟道宽长比设置为小于移位寄存器单元31中第二输出驱动晶体管311的沟道宽长比，即虚拟移位寄存器单元41的透光区面积更大，从而使得虚拟移位寄存器单元41的透光率大于移位寄存器单元31的透光率。由于虚拟移位寄存器单元41的透光率比较大，可以将虚拟移位寄存器单元41直接置于框胶下方，在不影响框胶固化效果的同时，能够实现窄边框。

在一些实施例中，图6中第一输出驱动晶体管411的沟道长度与图5中第二输出驱动晶体管311的沟道长度可以相同，图6中第一输出驱动晶体管411的沟道宽度小于图5中第二输出驱动晶体管311的沟道宽度。

在一些实施例中，请参考图1，阵列基板100还可以包括虚拟栅极线11，虚拟栅极线11位于阵列基板100的非显示区。虚拟栅极线11的数量可以和虚拟移位寄存器单元41的数量相同。一条虚拟栅极线11与一个虚拟移位寄存器单元41的输出端电连接。即虚拟移位寄存器单元41的输出端不仅与虚拟栅极线11电连接，还和与其级联的移位寄存器单元31的级联端电连接。其中，移位寄存器单元31的级联端可以理解为移位寄存器单元31中接收初始化信号及栅极信号的输入端。例如，移位寄存器单元31的电路结构如图3所示，移位寄存器单元31中晶体管T0的栅极与初始化信号端SET电连接，晶体管T1的栅极与栅极信号端Gn+1电连接，即移位寄存器单元31中晶体管T0、晶体管T1的栅极可以是移位寄存器单元31的级联端。同理，虚拟移位寄存器单元41中晶体管T0、晶体管T1的栅极可以是虚拟移位寄存器单元41的级联端。

在另一些实施例中，请参考图2，图2与图1的不同之处在于阵列基板100未设置虚拟栅极线11，即虚拟移位寄存器单元41的输出端仅和与其级联的移位寄存器单元31的级联端电连接。通常，虚拟栅极线11的线宽为50um左右，若设置虚拟栅极线11，则需要占用非显示区NA大约50um的宽度，不利于实现窄边框。而本申请中，不再设置虚拟栅极线11，从而有利于窄边框的实现。

另外，本申请的发明人发现，在不设置虚拟栅极线11的情况下，虚拟移位寄存器单元41的输出端负载小于移位寄存器单元31的输出端负载。而负载大小会导致输出端的信号输出延迟不同，通常，负载越大，延迟越大，即虚拟移位寄存器单元41的输出端信号输出延迟小于移位寄存器单元31的输出端信号输出延迟，影响显示效果。本申请中，虚拟移位寄存器单元41中第一输出驱动晶体管的沟道宽长比小于移位寄存器单元31中第二输出驱动晶体管的沟道宽长比，即虚拟移位寄存器单元41驱动能力小于移位寄存器单元31的驱动能力，从而能够改善虚拟移位寄存器单元41的输出端信号输出延迟与移位寄存器单元31的输出端信号输出延迟不一致的问题，进而提高显示效果。

在一些可选的实施例中，虚拟移位寄存器单元41的透光区412为连续性透光区。示例性的，如图6所述，虚拟移位寄存器单元41中第一输出驱动晶体管411可以靠近虚拟移位寄存器单元41的边缘设置。例如，第一输出驱动晶体管411靠近虚拟移位寄存器单元41上边缘设置，如此，第一输出驱动晶体管411下方的区域可以构成连续性的透光区412。连续性的透光区412更容易透过紫外光，从而更有利于提高对框胶的固化效果。

仍以虚拟移位寄存器单元41和移位寄存器单元31的电路结构均为图3所示的9T2C电路为例，其中，晶体管T4即为虚拟移位寄存器单元41的第一输出驱动晶体管以及移位寄存器单元31的第二输出驱动晶体管，电容元件C2与晶体管T4的栅极电连接，即电容元件C2即为虚拟移位寄存器单元41的第一电容413以及移位寄存器单元31的第二电容312。

示例性的，阵列基板100可以包括时钟信号线CKB，第一输出驱动晶体管(晶体管T4)的第一极通过时钟信号线CKB与时钟信号端CKB电连接。时钟信号线CKB会通过第一输出驱动晶体管的栅极上的寄生电容对第一输出驱动晶体管的栅极电位造成耦合，导致第一输出驱动晶体管的漏电流增大，使得第一输出驱动晶体管驱动能力不稳定。本申请的发明人发现，增大虚拟移位寄存器单元41中与第一输出驱动晶体管的栅极电连接的电容元件的容值，即将虚拟移位寄存器单元41的第一电容413的容值设置为大于移位寄存器单元31的第二电容312的容值，能够减小上述耦合造成的影响。

示例性的，将第一输出驱动晶体管411的沟道宽长比记为第一数值，第二输出驱动晶体管311的沟道宽长比记为第二数值。本申请的发明人通过大量实验数据发现，第一数值与第二数值的比值小于或等于0.2时，能够更好的使虚拟移位寄存器单元41的透光率大于移位寄存器单元31的透光率，从而在将虚拟移位寄存器单元41直接置于框胶下方，能够更好的保证对框胶的固化效果。

另外，如图2所示，在虚拟移位寄存器单元41的输出端仅和与其级联的移位寄存器单元31的级联端电连接的情况下，本申请的发明人通过大量实验数据发现，将第一数值与第二数值的比值设置为小于或等于0.2，能够更好的改善虚拟移位寄存器单元41的输出端信号输出延迟与移位寄存器单元31的输出端信号输出延迟不一致的问题。

示例性的，可以保持第二输出驱动晶体管311的沟道宽长不变，减小第一输出驱动晶体管411的沟道宽长比。例如，可以减小第一输出驱动晶体管411的沟道宽度。即可以将第一输出驱动晶体管411的沟道宽度与第二输出驱动晶体管311的沟道宽度的比值设置为小于或等于0.2。

本申请的发明人通过大量实验数据还发现，第一电容413的容值与第二电容312的容值的比值大于或等于2时，能够更好的减小上述耦合造成的影响。

电容的容值与电容的极板面积成正比，且电容的容值与极板之间的距离成反比。示例性的，第一电容413及第二电容312均包括相对的两个极板。例如，可以通过增大第一电容413的极板面积的方式，增大第一电容413的容值。又例如，可以通过减小第一电容413的两个极板之间的距离的方式，增大第一电容413的容值。而通过增大第一电容413的极板面积的方式，在工艺上比较容易实现。

图7示出根据本申请另一种实施例提供的虚拟移位寄存器单元的结构示意图。图7与图5的不同之处可以在于，图7中第一输出驱动晶体管411的沟道宽长比小于图5中第二输出驱动晶体管311的沟道宽长比，即图6中第一输出驱动晶体管411占据的版图面积小于图5中第二输出驱动晶体管311占据的版图面积；图7中第一电容413的极板面积大于图5中第二电容312的极板面积，即图7中第一电容413的极板占据的版图面积大于图5中第二电容312的极板占据的版图面积。示例性的，如图7中第一输出驱动晶体管411和第一电容413一起占据的版图面积可以大致等于图5中第二输出驱动晶体管311和第二电容312一起占据的版图面积，如此，可不必增大虚拟移位寄存器单元41占用的总体版图面积。

请继续参考图7，第一电容413的两个极板的至少部分区域可以均为镂空结构。第一电容413的两个极板的镂空区域4130在阵列基板上的正投影交叠，且镂空区域4130为条形区域，镂空区域4130构成阵列基板100的透光区412。将第一电容413的两个极板设置为镂空结构，在增大第一电容413容值的同时，又可以透过紫外光，且条形的镂空区域4130更容易透过紫外光，从而更有利于提高对框胶的固化效果。

示例性的，第一电容413的两个极板可以为非透明导电结构。第一电容413的极板为镂空结构，可以理解成第一电容413的各极板由多个导电块连接构成。在一些实施例中，如图7所示，第一电容413的各极板包括三个导电块4132，各导电块4132的宽度d可以小于或等于40μm。镂空区域4130可以位于相邻两个导电块4132之间。

在一些可选的实施例中，如图1或图2所示，非显示区NA可以包括框胶区NA1，框胶区NA1围绕显示区AA设置。可以在框胶区NA1内涂覆框胶，以将阵列基板100和对置基板粘合。虚拟移位寄存器单元41中至少第一电容413位于框胶区NA1。如图7所示，第一电容413为镂空结构，将第一电容413设置于框胶区NA1，在不影响对框胶的固化效果的同时，能够实现窄边框。

需要说明的是，为了清楚的示意本申请实施例的技术方案，图1和图2中，框胶区NA1没有设置填充图案，仅以线框示意。

在一些可选的实施例中，如图8所示，移位寄存器组30可以包括N级移位寄存器单元31，N为大于或等于4的正整数。第一级移位寄存器单元至第N级移位寄存器单元中所有奇数级移位寄存器单元中相邻两级移位寄存器单元之间相互级联，例如第一级移位寄存器单元与第三级移位寄存器单元级联，第三级移位寄存器单级联与第五级移位寄存器单元级联；以及所有偶数级移位寄存器单元中相邻两级移位寄存器单元之间相互级联，例如，第二级移位寄存器单元与第四级移位寄存器单元级联，第四级移位寄存器单级联与第六级移位寄存器单元级联。

阵列基板100可以包括至少两个虚拟移位寄存器单元41。例如，阵列基板100包括两个虚拟移位寄存器单元41，分别为第一虚拟移位寄存器单元和第二虚拟级移位寄存器单元。第一虚拟级移位寄存器单元与第N-1级移位寄存器单元之间级联，第二虚拟级移位寄存器单元与第N级移位寄存器单元之间级联。

第一虚拟级移位寄存器单元与第N-1级移位寄存器单元之间级联指的是第一虚拟级移位寄存器单元的输出端OUT与第N-1级移位寄存器单元的级联端连接，第N-1级移位寄存器单元的输出端OUT与第一虚拟级移位寄存器单元的级联端连接。第二虚拟级移位寄存器单元与第N级移位寄存器单元之间级联指的是第二虚拟级移位寄存器单元的输出端OUT与第N级移位寄存器单元的级联端连接，第N级移位寄存器单元的输出端OUT与第二虚拟级移位寄存器单元的级联端连接。

仍以虚拟移位寄存器单元41和移位寄存器单元31的电路结构均为图3所示的9T2C电路为例，移位寄存器单元31中晶体管T0的栅极可以理解为移位寄存器单元31的初始化信号输入端Set，晶体管T1的栅极可以理解为移位寄存器单元31的栅极信号输入端Gn+1；同理，虚拟移位寄存器单元41中晶体管T0的栅极可以理解为虚拟移位寄存器单元41的初始化信号输入端Set，晶体管T1的栅极可以理解为虚拟移位寄存器单元41的栅极信号输入端Gn+1。如图8所示，具体的，第一虚拟级移位寄存器单元的输出端OUT可以与第N-1级移位寄存器单元的栅极信号输入端Gn+1连接，第N-1级移位寄存器单元的输出端OUT与第一虚拟级移位寄存器单元的初始化信号输入端Set连接；第二虚拟级移位寄存器单元的输出端OUT与第N级移位寄存器单元的栅极信号输入端Gn+1连接，第N级移位寄存器单元的输出端OUT与第二虚拟级移位寄存器单元的初始化信号输入端Set连接。

在正向扫描时，第N-1级移位寄存器单元向第一虚拟级移位寄存器单元提供初始化信号，第N级移位寄存器单元向第二虚拟级移位寄存器单元提供初始化信号；在反向扫描时，第一虚拟级移位寄存器单元向第N-1级移位寄存器单元提供栅极信号，第二虚拟级移位寄存器单元向第N级移位寄存器单元提供栅极信号。

在另一些可选的实施例中，如图9所示，阵列基板100包括四个虚拟移位寄存器单元41，分别为第一虚拟移位寄存器单元、第二虚拟级移位寄存器单元、第三虚拟移位寄存器单元和第四虚拟级移位寄存器单元。图9与图8的不同之处在于，第三虚拟级移位寄存器单元与第一级移位寄存器单元之间级联，第四虚拟级移位寄存器单元与第二级移位寄存器单元之间级联。

仍以虚拟移位寄存器单元41和移位寄存器单元31的电路结构均为图3所示的9T2C电路为例，第三虚拟级移位寄存器单元与第一级移位寄存器单元之间级联具体可以是第三虚拟级移位寄存器单元的输出端OUT与第一级移位寄存器单元的初始化信号输入端Set连接，第一级移位寄存器单元的输出端OUT与第三虚拟级移位寄存器单元栅极信号输入端Gn+1连接。第四虚拟级移位寄存器单元与第二级移位寄存器单元之间级联具体可以是，第四虚拟级移位寄存器单元的输出端OUT与第二级移位寄存器单元的初始化信号输入端Set连接，第二级移位寄存器单元的输出端OUT与第四虚拟级移位寄存器单元栅极信号输入端Gn+1连接。

在正向扫描时，第三虚拟级移位寄存器单元向第一级移位寄存器单元提供初始化信号，第四虚拟级移位寄存器单元向第二级移位寄存器单元提供初始化信号；在反向扫描时，第一级移位寄存器单元向第三虚拟级移位寄存器单元提供栅极信号，第二级移位寄存器单元向第四虚拟级移位寄存器单元提供栅极信号。

可选的，如图8和图9所示，阵列基板还可以包括时钟信号线CK1/CK2/CKB1/CKB2以及复位信号线RESET。通过时钟信号线CK1/CK2/CKB1/CKB2以及复位信号线RESET将虚拟移位寄存器单元和移位寄存器单元中的元件与对应的信号端连接。

本申请还提供一种显示面板。图10示出根据本申请一种实施例提供的显示面板的结构示意图。如图10所示，本申请实施例提供的显示面板1000可以包括阵列基板100、对置基板200以及设置在阵列基板100和对置基板200之间的液晶层300。其中，阵列基板100为上述任一实施例所述的阵列基板。对置基板200可以为彩膜基板。

图11示出根据本申请另一种实施例提供的显示面板的结构示意图。如图11所示，本申请实施例提供的显示面板1000可以包括阵列基板100和对置基板200。其中，阵列基板100为上述任一实施例所述的阵列基板。对置基板200可以为保护盖板，例如玻璃盖板。图11所示的显示面板可以为有机发光二极管(Organic Light-Emitting Diode，OLED)显示面板。

本领域内技术人员应该理解，在本申请的其他实现方式中，显示面板还可以微型发光二极管(Micro LED)显示面板，量子点显示面板等。

本申请实施例提供的显示面板，具有本申请实施例提供的阵列基板的有益效果，具体可以参考上述各实施例对于阵列基板的具体说明，本实施例在此不再赘述。

本申请还提供了一种显示装置，包括本申请提供的显示面板。请参考图12，图12是本申请实施例提供的一种显示装置的结构示意图。图12提供的显示装置2000包括本申请上述任一实施例提供的显示面板1000。图12实施例仅以手机为例，对显示装置2000进行说明，可以理解的是，本申请实施例提供的显示装置，可以是电脑、电视、车载显示装置等其他具有显示功能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置，具有本申请实施例提供的显示面板的有益效果，具体可以参考上述各实施例对于显示面板的具体说明，本实施例在此不再赘述。

依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (11)

1.一种阵列基板，其特征在于，包括：

显示区和围绕所述显示区的非显示区；

所述显示区包括多条栅极线；

所述非显示区包括移位寄存器组以及与所述移位寄存器组至少一端部级联的至少一级虚拟移位寄存器单元，所述移位寄存器组包括多个级联的移位寄存器单元，各所述移位寄存器单元的输出端与各自对应的栅极线电连接；

各所述虚拟移位寄存器单元及各所述移位寄存器单元均包括多个晶体管和多个电容，且各所述虚拟移位寄存器单元及各所述移位寄存器单元中的晶体管的数量、电容的数量，以及各元器件之间的电连接关系相同；

所述虚拟移位寄存器单元包括第一输出驱动晶体管，所述移位寄存器单元包括与所述第一输出驱动晶体管连接关系相同的第二输出驱动晶体管，所述第一输出驱动晶体管的沟道宽长比小于所述第二输出驱动晶体管的沟道宽长比，以使得所述虚拟移位寄存器单元的透光率大于所述移位寄存器单元的透光率。

2.根据权利要求1所述的阵列基板，其特征在于，所述虚拟移位寄存器单元包括透光区，所述透光区为连续性透光区。

3.根据权利要求2所述的阵列基板，其特征在于，所述虚拟移位寄存器单元还包括与所述第一输出驱动晶体管的栅极电连接的第一电容，所述移位寄存器单元包括与所述第一电容连接关系相同的第二电容，所述第一电容的容值大于所述第二电容的容值。

4.根据权利要求1至3任一项所述的阵列基板，其特征在于，所述第一输出驱动晶体管的沟道宽长为第一数值，所述第二输出驱动晶体管的沟道宽长比为第二数值，所述第一数值与所述第二数值的比值小于或等于0.2。

5.根据权利要求3所述的阵列基板，其特征在于，所述第一电容的容值与所述第二电容的容值的比值大于或等于2。

6.根据权利要求3所述的阵列基板，其特征在于，所述第一电容及所述第二电容均包括相对的两个极板，所述第一电容的极板面积大于所述第二电容的极板面积。

7.根据权利要求6所述的阵列基板，其特征在于，所述第一电容的两个极板的至少部分区域均为镂空结构，所述第一电容的两个极板的镂空区域在所述阵列基板上的正投影交叠，且所述镂空区域为条形区域，所述镂空区域构成所述透光区。

8.根据权利要求7所述的阵列基板，其特征在于，所述非显示区包括框胶区，所述框胶区围绕所述显示区设置，所述虚拟移位寄存器单元中至少所述第一电容位于所述框胶区。

9.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板至少包括第一虚拟移位寄存器单元及第二虚拟级移位寄存器单元；

其中，所述第一虚拟级移位寄存器单元与第N-1级移位寄存器单元之间级联，所述第二虚拟级移位寄存器单元与第N级移位寄存器单元之间级联，且所述第一级移位寄存器单元至第N级移位寄存器单元中所有奇数级移位寄存器单元中相邻两级移位寄存器单元之间相互级联，以及，所有偶数级移位寄存器单元中相邻两级移位寄存器单元之间相互级联；N为大于或等于4的正整数。

10.一种显示面板，其特征在于，包括如权利要求1至9任一项所述的阵列基板。

11.一种显示装置，其特征在于，包括如权利要求10所述的显示面板。

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