CN111781872A - 一种芯片的上电复位电路及方法 - Google Patents

Abstract

本申请公开了一种芯片的上电复位电路及方法，该芯片包括***电源，该上电复位电路包括：复位电路电源、上电复位单元、控制信号生成单元。控制信号生成单元的输出端与上电复位单元的第一输入端相连，用于根据***电源的电源状态，生成相应的控制信号并发送至上电复位单元。上电复位单元的第二输入端连接至电源，上电复位单元的第三输入端连接至***电源。上电复位单元的第一输出端连接至芯片的复位管脚，以使上电复位单元在***电源上电后，向芯片的复位管脚输出置位信号，以及在***电源掉电后，向芯片的复位管脚输出复位信号，使得芯片复位。

Description

一种芯片的上电复位电路及方法

技术领域

本申请涉及电子技术领域，尤其涉及一种芯片的上电复位电路及方法。

背景技术

现有技术中，上电复位电路被广泛应用在电路设计中，是保证整个***稳定可靠工作的不可或缺的部分。上电复位电路一般由一个电容和一个电阻组成，电容的一端接高电平，另一端接电阻的一端，电阻的另一端接地，电容与电阻的连接点连接到芯片的复位管脚，如图1所示。通电时，电容两端相当于是短路，于是芯片的复位管脚上为高电平，电源通过电阻对电容充电，复位管脚的电压慢慢下降，降到一定程度，即为低电平，实现复位引脚从高电平到低电平的转换，芯片开始正常工作。

在一些应用场景中，存在需要对芯片在短时间内反复上下电的情况。而现有技术中，在短时间内芯片的复位管脚反复上下电的过程中，上电复位电路中的电容反复充电而产生时序问题，从而造成上电复位失败，芯片不能正常使用，从而影响相应的设备的使用，不能满足用户需求。

基于此，提供一种能够满足短时间内芯片的复位管脚反复上下电的上电复位电路成为亟需解决的技术问题。

发明内容

本说明书实施例提供一种芯片的上电复位电路及方法，用于解决现有技术中的如下技术问题：现有的上电复位电路无法满足短时间内芯片多次上下电的需求，造成芯片无法正常使用。

本说明书实施例采用下述技术方案：

一种芯片的上电复位电路，芯片包括***电源，上电复位电路包括：复位电路电源上电复位单元、控制信号生成单元。控制信号生成单元的输出端与上电复位单元的第一输入端相连，用于根据***电源的电源状态，生成相应的控制信号并发送至上电复位单元。上电复位单元的第二输入端连接至复位电路电源，上电复位单元的第三输入端连接至***电源。上电复位单元的第一输出端连接至芯片的复位管脚，以使上电复位单元在***电源上电后，向芯片的复位管脚输出置位信号，以及在***电源掉电后，向芯片的复位管脚输出复位信号，使得芯片复位。

在本申请的一些实施例中，上电复位单元包括：第一三极管、第二三极管、第一电阻、第二电阻、电容。第一三极管的基极作为上电复位单元的第一输入端。第一三极管的集电极与第二三极管的基极连接，且第一三极管的集电极与第二三极管的基极以及第一电阻的一端连接，第一电阻的另一端作为上电复位单元的第三输入端。第二三极管的集电极分别连接至电容的一端、第二电阻的一端。电容的另一端作为上电复位单元的第二输入端，第二三极管与电容以及第二电阻的连接点，作为上电复位单元的第一输出端。

在本申请的一些实施例中，控制信号生成单元包括：第三电阻。第三电阻的一端作为控制信号生成单元的输出端，另一端连接***电源，以使在***电源上电后，第三电阻输出高电平的控制信号。以及在***电源掉电后，第三电阻输出低电平的控制信号。

在本申请的一些实施例中，控制信号生成单元包括：主控芯片。主控芯片用于在***电源上电后，生成第一电平的控制信号。以及在***电源掉电后，生成单元生成第二电平的控制信号。其中，第一电平为高电平，第二电平为低电平。

在本申请的一些实施例中，控制信号生成单元包括：第四电阻、主控芯片。主控芯片与第四电阻的一端连接，第四电阻的另一端与***电源连接。主控芯片与第四电阻R4的连接点作为控制信号生成单元的输出端。主控芯片用于在***电源上电后，第四电阻输出第一电平的控制信号，以及在***电源掉电后，第四电阻输出第二电平的控制信号。其中，第一电平为高电平，第二电平为低电平。

在本申请的一些实施例中，第一电阻、第二电阻均为上拉电阻。

在本申请的一些实施例中，复位电路电源为长供电恒定电源。

一种基于上电复位电路的芯片上电复位方法，芯片包括***电源，上电复位电路包括：复位电路电源、上电复位单元、控制信号生成单元。上电复位电路的控制信号生成单元根据芯片的***电源的电源状态，生成相应的控制信号，并发送至上电复位电路的上电复位单元。其中，控制信号生成单元的输出端与上电复位单元的第一输入端相连。上电复位单元的第二输入端连接至复位电路电源，上电复位单元的第三输入端连接至***电源。上电复位单元在***电源上电后，向芯片的复位管脚输出置位信号，以及在***电源掉电后，向芯片的复位管脚输出复位信号，使得芯片复位。上电复位单元的第一输出端连接至芯片的复位管脚。

在本申请的一些实施例中，上电复位电路的控制信号生成单元根据芯片的***电源的电源状态，生成相应的控制信号，具体包括：上电复位电路确定***电源的电源状态，电源状态包括上电状态、掉电状态。根据***电源的电源状态，上电复位电路的控制信号生成单元生成相应的控制信号。

本说明书实施例提供的一种芯片的上电复位电路及方法，可以满足短时间内芯片多次上下电的需求，避免造成芯片无法正常使用的问题。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为现有技术中的一种上电复位电路的结构示意图。

图2为本申请实施例提供的一种芯片的上电复位电路的结构示意图。

图3为本申请实施例提供的一种芯片的上电复位电路的另一种结构示意图。

图4为本申请实施例提供的一种芯片的上电复位电路的再一种结构示意图。

图5为本申请实施例提供的一种芯片的上电复位电路的又一种结构示意图。

具体实施方式

为使本说明书的目的、技术方案和优点更加清楚，下面将结合本说明书具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

以下结合附图，详细说明本申请各实施例提供的技术方案。

如图1所示，现有技术中的上电复位电路一般由一个电容和一个电阻组成，电容的一端接高电平，另一端接电阻的一端，电阻的另一端接地，电容与电阻的连接点连接到芯片的复位管脚，如图1所示。通电时，电容两端相当于是短路，于是芯片的复位管脚上为高电平，电源通过电阻对电容充电，复位管脚的电压慢慢下降，降到一定程度，即为低电平，实现复位引脚从高电平到低电平的转换，芯片开始正常工作。

但是，芯片的复位管脚在短时间内反复上下电的过程中，有可能出现上电复位电路中的电容反复充电而产生的时序问题。这是因为在***电源上电后，***电源通过上电复位电路中的电阻对电容进行充电，由于电阻的限流作用，对电容的充电比较缓慢，经过充电时间t达到复位电路的阈值，芯片正常启动。一般情况下复位管脚的充电时间t在芯片的规格上是有明确要求。

但是在某些情况下，需要对芯片在短时间内重复上电多次，此时，可能出现在第一次电容充电后，短时间内第二次上电，复位管脚的电容没有经过快速的放电处理，仍然保持在逻辑的高电平上，重新上电后复位管脚的时序就不能满足芯片的要求，从而导致上电复位失败，使得电路功能失效。

基于此，本申请实施例提供了一种芯片的上电复位电路。图2为本申请实施例提供的一种芯片的上电复位电路的结构示意图，如图2所示，该芯片200包括***电源VCC1，该上电复位电路包括：控制信号生成单元210、上电复位单元220、复位电路电源VCC2。

上述控制信号生成单元210的输出端，与上电复位单元220的第一输入端相连。该控制信号生成单元210用于根据***电源VCC1的电源状态，生成相应的控制信号并发送至上电复位单元220。上述***电源VCC1的电源状态包括上电、掉电。

上电复位单元220的第二输入端连接至电源VCC2，上电复位单元220的第三输入端连接至***电源VCC1。上电复位单元220的第一输出端连接至芯片的复位管脚RESET，上电复位单元220的第二输出端、第三输出端以及第四输出端均接地。其中，上述置位信号为高电平信号，复位信号为低电平信号。

具体地，在***电源VCC1的电源状态为上电时，控制信号生成单元210生成高电平控制信号。在***电源VCC1的电源状态为掉电时，控制信号生成单元210生成低电平控制信号。上电复位单元220在***电源VCC1上电后，基于控制信号生成单元210发送的的高电平控制信号生成置位信号，并传输至向芯片200的复位管脚RESET。以及在***电源VCC1掉电后，上电复位单元220基于控制信号生成单元210发送的的低电平控制信号生成复位信号，并传输至芯片200的复位管脚RESET。此时，芯片200的复位管脚RESET从高电平变化为低电平，实现芯片200的上电复位。

通过上述技术方案，上电复位单元220通过控制信号生成单元210生成的控制信号，在***电源VCC1的上电后，生成高电平信号，在***电源VCC1的掉电后，生成低电平信号，可以使***电源VCC1掉电后，芯片200的复位管脚RESET从高电平状态快速变化为低电平状态，从而缩短了芯片200的一次上电复位的时间，有效地避免了芯片200在短时间内多次重复上电复位时造成上电复位失败的问题，从而满足芯片200在短时间内多次重复上电复位的需求。

在本申请的一些实施例中，上述电源VCC2为长供电恒定电源，为第一三极管Q1的发射极和第二三极管Q2的基极提供稳定的、长供电的电源，进一步提高上电复位电路的稳定性。

如图2所示，在本申请的一些实施例中，上电复位单元220包括：第一三极管Q1、第二三极管Q2、第一电阻R1、第二电阻R2、电容C1。第一三极管Q1的基极作为上电复位单元的第一输入端。第一三极管Q1的集电极与第二三极管Q2的基极连接，且第一三极管Q1的集电极与第二三极管Q2的基极的连接点与第一电阻R1的一端连接，第一电阻R1的另一端作为上电复位单元的第三输入端。第二三极管Q2的集电极分别连接至电容C1的一端、第二电阻R2的一端。电容C1的另一端作为上电复位单元的第二输入端，第二三极管Q2与电容C1以及第二电阻R2的连接点，作为上电复位单元的第一输出端。第一三极管Q1的发射极作为上电复位单元的第二输出端，第二三极管Q2的发射极作为上电复位单元的第三输出端，第二电阻R2作为上电复位单元的第四输出端。

在***电源VCC1上电后，控制信号生成单元生成高电平信号，此时，第一三极管Q1的基极为高电平状态、集电极为高电平状态、发射极为低电平状态，第一三极管Q1导通。第一三极管Q1导通后，第一三极管Q1的集电极为低电平状态(即图2中的M点为低电平状态)。此时，第二三极管Q2截止，Q2的集电极为高电平状态(即图2中的N点为高电平状态)，***电源VCC1为电容C1充电。此时，上电复位单元210的第一输出端输出置位信号(即高电平信号)，并输出至芯片200的复位管脚RESET。

在***电源VCC1掉电后，第一三极管Q1截止，第一三极管Q1的集电极为高电平状态(即图2中的M点为高电平状态)，此时第二三极管Q2导通。第二三极管Q2导通后，第二三极管Q2的集电极为低电平状态(即图2中的N点为低电平状态)。由于第二三极管Q2的集电极通过电容C1接地，因此在第二三极管Q2的集电极为低电平状态时，能够实现电容C1中残余电荷的快速释放，从而极大程度的缩短上电复位电路的放电时间，实现快速放电。在***电源VCC1段时间内重新上电时，第二电阻R2和电容C1可以满足上电的时序要求，不会出现残余电荷导致的电容C1充电时间变短，影响复位时序的情况发生。

也就是说，通过上述方案，在芯片的***电源VCC1掉电后，可以用极短的时间内释放掉电容C1残存的电荷。同时，采用三极管，三极管的高阻抗也提高了上电复位电路的输入可靠性，有效的避免了因为反复上下电带来的不稳定的时序状态。并且，上述电路结构简单，使得其稳定性更高

在本申请的一些实施例中，上述第一三极管与第二三极管均为NPN三极管。

在本申请的一些实施例中，上述第一电阻R1、第二电阻R2均为上拉电阻，通过上拉电阻，可以将不稳定的电源信号钳位在高电平，同时电阻起到限流的作用，提高上电复位电路的稳定性。

在本申请的一些实施例中，上述控制信号生成单元210包括：第三电阻R3，如图3所示。第三电阻R3的一端作为控制信号生成单元的输出端，另一端连接***电源VCC1。

通过上述结构的控制信号生成单元210，在***电源VCC1上电后，***电源VCC1的电压逐渐上升，从而使第三电阻R3可以输出高电平的控制信号。在***电源VCC1掉电后，***电源VCC1的电压逐渐下降，从而第三电阻R3可以输出低电平的控制信号。

需要说明的是，上述第三电阻R3为上拉电阻，可以进一步提高上电复位电路的稳定性。

在本申请的一些实施例中，控制信号生成单元210包括：主控芯片211，如图4所示。上述主控芯片211用于在***电源VCC1上电后，生成第一电平的控制信号。以及在***电源VCC1掉电后，生成单元生成第二电平的控制信号。其中，第一电平为高电平，第二电平为低电平。

通过上述结构的控制信号生成单元210，在***电源VCC1上电或掉电后，直接生成相应的控制信号。

由于可能由于电磁干扰等情况，造成***电源VCC1上电和/或掉电异常，从而导致上电复位电路异常。基于此，在本申请的一些实施例中，控制信号生成单元210包括第四电阻R4和主控芯片211，如图5所示。其中，主控芯片211与第四电阻R4的一端连接，第四电阻R4的另一端与***电源VCC1连接。主控芯片与第四电阻R4的连接点作为控制信号生成单元的输出端。主控芯片211用于在***电源VCC1上电后，生成第一电平的控制信号。以及在***电源VCC1掉电后，生成第二电平的控制信号。其中，第一电平为高电平，第二电平为低电平。

通过上述结构的控制信号生成单元310，***电源VCC1掉电异常时，主控芯片生成的低电平控制信号，此时第一三级管Q1为低电平状态，第一三极Q1截止，第二三极管Q2导通，从而使得第二三极管Q2的集电极为低电平状态，从而使得上电复位单元220的第一输出端输出复位信号(即低电平信号)，并使得电容C1的快速放电，避免上电复位电路的时序产生影响。

本申请实施例还提供了一种芯片的上电复位方法，芯片包括***电源，上电复位电路包括：复位电路电源、上电复位单元、控制信号生成单元。上电复位电路的控制信号生成单元根据芯片的***电源的电源状态，生成相应的控制信号，并发送至上电复位电路的上电复位单元。其中，控制信号生成单元的输出端与上电复位单元的第一输入端相连。上电复位单元的第二输入端连接至复位电路电源，上电复位单元的第三输入端连接至***电源。上电复位单元在***电源上电后，向芯片的复位管脚输出置位信号，以及在***电源掉电后，向芯片的复位管脚输出复位信号，使得芯片复位。上电复位单元的第一输出端连接至芯片的复位管脚。

在一种可能实现的方式中，上电复位电路的控制信号生成单元根据芯片的***电源的电源状态，生成相应的控制信号，具体包括：上电复位电路确定***电源的电源状态，电源状态包括上电状态、掉电状态。根据***电源的电源状态，上电复位电路的控制信号生成单元生成相应的控制信号。本申请中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于电路实施例，所以描述的比较简单，相关之处参见电路实施例的部分说明即可。

本申请实施例提供的方法与电路是一一对应的，因此，该方法也具有与其对应的电路类似的有益技术效果，由于上面已经对电路的有益技术效果进行了详细说明，因此，这里不再赘述方法的有益技术效果。

需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (9)

1.一种芯片的上电复位电路，其特征在于，所述芯片包括***电源，所述上电复位电路包括：复位电路电源上电复位单元、控制信号生成单元；

所述控制信号生成单元的输出端与所述上电复位单元的第一输入端相连，用于根据所述***电源的电源状态，生成相应的控制信号并发送至所述上电复位单元；

所述上电复位单元的第二输入端连接至所述复位电路电源，所述上电复位单元的第三输入端连接至所述***电源；

所述上电复位单元的第一输出端连接至所述芯片的复位管脚，以使所述上电复位单元在所述***电源上电后，向所述芯片的复位管脚输出置位信号，以及在所述***电源掉电后，向所述芯片的复位管脚输出复位信号，使得所述芯片复位。

2.根据权利要求1中任意一项所述的电路，其特征在于，所述上电复位单元包括：第一三极管、第二三极管、第一电阻、第二电阻、电容；

所述第一三极管的基极作为所述上电复位单元的第一输入端；

所述第一三极管的集电极与所述第二三极管的基极连接，且所述第一三极管的集电极与所述第二三极管的基极以及所述第一电阻的一端连接，所述第一电阻的另一端作为所述上电复位单元的第三输入端；

所述第二三极管的集电极分别连接至所述电容的一端、所述第二电阻的一端；

所述电容的另一端作为所述上电复位单元的第二输入端，所述第二三极管与所述电容以及第二电阻的连接点，作为所述上电复位单元的第一输出端。

3.根据权利要求2所述的电路，其特征在于，所述控制信号生成单元包括：第三电阻；

所述第三电阻的一端作为所述控制信号生成单元的输出端，另一端连接***电源，以使在所述***电源上电后，所述第三电阻输出高电平的控制信号；以及在***电源掉电后，所述第三电阻输出低电平的控制信号。

4.根据权利要求2所述的电路，其特征在于，所述控制信号生成单元包括：主控芯片；

所述主控芯片用于在所述***电源上电后，生成第一电平的控制信号；以及

在***电源掉电后，生成单元生成第二电平的控制信号；

其中，所述第一电平为高电平，所述第二电平为低电平。

5.根据权利要求2所述的电路，其特征在于，所述控制信号生成单元包括：第四电阻、主控芯片；

所述主控芯片与所述第四电阻的一端连接，所述第四电阻的另一端与所述***电源连接；

所述主控芯片与所述第四电阻R4的连接点作为所述控制信号生成单元的输出端；

所述主控芯片用于在所述***电源上电后，所述第四电阻输出第一电平的控制信号，以及在***电源掉电后，所述第四电阻输出第二电平的控制信号；

其中，所述第一电平为高电平，所述第二电平为低电平。

6.根据权利要求2所述芯片的上电复位电路，其特征在于，所述第一电阻、第二电阻均为上拉电阻。

7.根据权利要求1所述芯片的上电复位电路，其特征在于，所述复位电路电源为长供电恒定电源。

8.一种基于上电复位电路的芯片上电复位方法，其特征在于，所述芯片包括***电源，所述上电复位电路包括：复位电路电源、上电复位单元、控制信号生成单元；

上电复位电路的控制信号生成单元根据所述芯片的***电源的电源状态，生成相应的控制信号，并发送至所述上电复位电路的上电复位单元；其中，所述控制信号生成单元的输出端与所述上电复位单元的第一输入端相连；所述上电复位单元的第二输入端连接至所述复位电路电源，所述上电复位单元的第三输入端连接至所述***电源；

所述上电复位单元在所述***电源上电后，向所述芯片的复位管脚输出置位信号，以及在所述***电源掉电后，向所述芯片的复位管脚输出复位信号，使得所述芯片复位；所述上电复位单元的第一输出端连接至所述芯片的复位管脚。

9.根据权利要求8所述的芯片的上电复位方法，其特征在于，上电复位电路的控制信号生成单元根据所述芯片的***电源的电源状态，生成相应的控制信号，具体包括：

上电复位电路确定所述***电源的电源状态，所述电源状态包括上电状态、掉电状态；

根据所述***电源的电源状态，所述上电复位电路的所述控制信号生成单元生成相应的控制信号。

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