CN111682075A - 薄膜晶体管及其制备方法、移位寄存器和栅极驱动电路 - Google Patents
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Abstract
本公开提供了一种薄膜晶体管，包括：至少一个有源层图形，有源层图形包括：第一导体化图形、第二导体化图形以及位于第一导体化图形和第二导体化图形之间的半导体图形；栅极，位于有源层图形的一侧且与有源层图形之间绝缘；第一极和第二极，位于栅极背向有源层图形，分别与第一导体化图形和第二导体化图形电连接；至少一个有源层图形中的半导体图形配置有对应的导电屏蔽图形，导电屏蔽图形位于半导体图形背向栅极的一侧且与第一极电连接，导电屏蔽图形与半导体图形之间设置有缓冲层；导电屏蔽图形在其所对应的半导体图形所处平面上的正投影，至少部分覆盖其所对应的半导体图形。
Description
技术领域
本发明涉及显示领域，特别涉及一种薄膜晶体管及其制备方法、移位寄存器和栅极驱动电路。
背景技术
现有技术中采用阵列基板行驱动(Gate Driver on Array，简称GOA)技术将薄膜场效应晶体管(Thin Film Transistor，简称TFT)开关电路集成在阵列基板上，以形成对显示面板的扫描驱动，从而可以省掉栅极驱动IC的部分。
目前，GOA电路中的部分TFT的正偏压温度应力(Positive Bias TemperatureStress，简称PBTS)性能较差，为使得TFT的PBTS性能提升，往往通过提升栅极绝缘层(GateInsulator，简称GI)的成膜质量来实现；具体地，提高栅极绝缘层制程中的工艺温度，以获得高品质的栅极绝缘层，从而使得TFT的PBTS性能提升。
然而，在实际应用中发现，栅极绝缘层的高温制程，一方面会导致能耗增大，另一方面对于一些需要低温制程的产品(例如柔性产品)无法适用。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种薄膜晶体管及其制备方法、移位寄存器和栅极驱动电路。
第一方面，本公开实施例提供了一种薄膜晶体管，包括：
至少一个有源层图形，所述有源层图形包括：第一导体化图形、第二导体化图形以及位于所述第一导体化图形和所述第二导体化图形之间的半导体图形；
栅极，位于所述有源层图形的一侧且与所述有源层图形之间绝缘；
第一极和第二极，位于所述栅极背向所述有源层图形，分别与所述第一导体化图形和所述第二导体化图形电连接；
至少一个所述有源层图形中的半导体图形配置有对应的导电屏蔽图形，所述导电屏蔽图形位于所述半导体图形背向所述栅极的一侧且与所述第一极电连接，所述导电屏蔽图形与所述半导体图形之间设置有缓冲层；
所述导电屏蔽图形在其所对应的所述半导体图形所处平面上的正投影，至少部分覆盖其所对应的所述半导体图形。
在一些实施例中，所述导电屏蔽图形在其所对应的所述半导体图形所处平面上的正投影，完全覆盖其所对应的所述半导体图形。
在一些实施例中，所述导电屏蔽图形在其所对应的所述半导体图形所处平面上的正投影，还覆盖其所对应的所述半导体图形所连接的第二导体化图形的至少部分区域。
在一些实施例中，所述导电屏蔽图形的材料为导电遮光材料。
在一些实施例中，所述导电遮光材料包括金属材料。
在一些实施例中，配置有所述导电屏蔽图形的半导体图形，其所连接的第一导体化图形与其所配置的导电屏蔽图形通过缓冲层上的过孔连接。
在一些实施例中，所述有源层图形的数量为多个，多个所述有源层图形沿第一预设方向排布；
所述栅极、所述第一极和所述第二极均沿所述第一预设方向延伸，所述第一极与多个所述有源层图形中的第一导体化图形电连接，所述第二极与多个所述有源层图形中的第二导体化图形电连接。
在一些实施例中，所述第一极、所述第二极、所述栅极均为梳状电极；
所述第一极包括：沿第二预设方向排布的多个第一梳齿部和与各所述第一梳齿部的第一端连接的第一连接部，所述第二极包括：沿第二预设方向排布的多个第二梳齿部和与各所述第二梳齿部的第二端连接的第二连接部，所述栅极包括：沿第二预设方向排布的多个第三梳齿部和与各所述第三梳齿部的第二端连接的第三连接部，所述第一梳齿部、所述第二梳齿部和所述第三梳齿部均沿第三预设方向延伸；
所述第一梳齿部与所述第二梳齿部在所述第二预设方向上交替设置，每相邻的1个所述第一梳齿部和1个所述第二梳齿部限定出对应的1个有源层图形布置区，所述有源层图形布置区内设置有1个第三梳齿部以及沿第二方向排布的多个有源层图形，所述有源层图形中的第一导体化图形与对应的所述第一梳齿部连接，所述有源层图形中的第二导体化图形与对应的所述第二梳齿部连接。
在一些实施例中，每个所述有源层图形中的半导体图形均配置有对应的导电屏蔽图形。
在一些实施例中，多个所述有源层图形中的半导体图形所配置多个所述导电屏蔽图形连接为一体。
第二方面，本公开实施例还提供了一种移位寄存器，包括：如第一方面中提供的所述薄膜晶体管。
在一些实施例中，所述移位寄存器包括：恒压供给晶体管，所述恒压供给晶体管的控制极与控制信号端电连接，所述恒压供给晶体管的第一极与恒压信号输入端连接，所述下拉晶体管的第二极与待供给信号端连接；
所述恒压供给晶体管采用所述薄膜晶体管。
第三方面，本公开实施例还提供了一种栅极驱动电路，包括：如第一方面中提供的移位寄存器。
第四方面，本公开实施例还提供了一种如第一方面中所述薄膜晶体管的制备方法，其特征在于，包括：
在衬底基板上形成导电屏蔽图形；
在所述导电屏蔽图形背向所述衬底基板的一侧形成缓冲层，所述缓冲层上形成有连通至所述导电屏蔽图形的过孔；
在所述缓冲层上形成至少一个有源层图形，；
在所述有源层图形背向所述衬底基板的一侧形成栅极绝缘层和栅极，所述栅极绝缘层位于所述有源层图形和栅极之间；
对所述有源层图形上未被栅极所覆盖的部分进行导通化，以得到第一导体化图形和第二导体化图形，所述第一导体化图形和所述第二导体化图形之间为半导体图形，至少部分半导体图形配置有对应的所述导电屏蔽图形，所述导电屏蔽图形在其所对应的所述半导体图形所处平面上的正投影，至少部分覆盖其所对应的所述半导体图形；
在所述栅极背向所述有源层图形的一侧形成层间介质层，所述层间介质层上形成有连通至所述第一导体化图形和所述第二导体化图形的过孔；
在所述层间介质层背向所述栅极的一侧形成第一极和第二极，所述第一极和所述第二极通过过孔分别与所述第一导体化图形和所述第二导体化图形连接，所述第一电极与所述导电屏蔽图形电连接。
附图说明
图1为本公开实施例提供的一种薄膜晶体管的俯视图；
图2为图1中A-A'向截面示意图；
图3为本公开实施例提供的薄膜晶体管与常规薄膜晶体管的PBTS性能对比示意图；
图4为本公开实施例提供的另一种薄膜晶体管的俯视图；
图5为本公开实施例提供的又一种薄膜晶体管的俯视图；
图6为本公开实施例提供的再一种薄膜晶体管的俯视图；
图7a为本公开实施例提供的再一种薄膜晶体管的俯视图；
图7b为本公开实施例提供的再一种薄膜晶体管的俯视图；
图8a为本公开实施例提供的再一种薄膜晶体管的俯视图；
图8b为本公开实施例提供的再一种薄膜晶体管的俯视图；
图9为本公开实施例提供的再一种薄膜晶体管的俯视图；
图10为本公开实施例提供的一种移位寄存器的电路结构示意图；
图11为本公开实施例提供的一种薄膜晶体管的制备方法流程图；
图12a～图12f为采样图11所示制备方法制备薄膜晶体管的中间产品结构示意图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种薄膜晶体管及其制备方法、移位寄存器和栅极驱动电路进行详细描述。
图1为本公开实施例提供的一种薄膜晶体管的俯视图，图2为图1中A-A'向截面示意图，如图1和图2所示，该薄膜晶体管包括：至少一个有源层图形2、栅极1、第一极3、第二极4和导电屏蔽图形5。
在本公开实施例中，薄膜晶体管的“第一极”和“第二极”中一者为源极，另一者为漏极。
有源层图形2包括：第一导体化图形201、第二导体化图形202以及位于第一导体化图形和第二导体化图形202之间的半导体图形203。栅极1位于有源层图形2的一侧且与有源层图形2之间绝缘，具体地在栅极1和有源层图形2之间设置有栅极绝缘层7；第一极3和第二极4位于栅极1背向有源层图形2，第一极3和第二极4分别与第一导体化图形201和第二导体化图形202电连接。
其中，至少一个有源层图形2中的半导体图形203配置有对应的导电屏蔽图形5，导电屏蔽图形5位于半导体图形203背向栅极1的一侧且与第一极3电连接，导电屏蔽图形5与半导体图形203之间设置有缓冲层6；导电屏蔽图形5在其所对应的半导体图形203所处平面上的正投影，至少部分覆盖其所对应的半导体图形203。
在本公开实施例中，在半导体图形203背向栅极1的一侧配置导电屏蔽图形5，导电屏蔽图形5与薄膜晶体管的第一极3电连接，且导电屏蔽图形5在其所对应的半导体图形203所处平面上的正投影至少部分覆盖其所对应的半导体图形203，此时当薄膜晶体管的第一极3施加有恒压电信号时，导电屏蔽图形5上也会加载恒压电信号，导电屏蔽图形5可有效屏蔽外部电场对其所覆盖的半导体图形203造成干扰，使得半导体图形203的电学特性能够得到提升，薄膜晶体管的PBTS性能也得到相应提升。此时，对于薄膜晶体管内栅极绝缘层7的成膜质量需求降低，栅极绝缘层7制程的工艺温度也可相应降低，即可采样低温制程来制备栅极绝缘层7，以达到降低功耗和满足低温制程产品需求的技术效果。
本公开的技术方案对于低温、柔性制程GOA产品的开发及量产，具有重要意义；本公开的技术方案可应用于4K顶发射型OLED面板(OLED可采用喷墨打印、蒸镀等工艺来制备)、8K顶发射型OLED面板以及其他高性能TFT需求的高品质面板中。
图3为本公开实施例提供的薄膜晶体管与常规薄膜晶体管的PBTS性能对比示意图，如图3所示，图3示意出了在不同栅极绝缘层制程的工艺温度下，本公开实施例提供的薄膜晶体管与常规薄膜晶体管PBTS稳定性值的变化情况；通过图3可见在栅极绝缘层制程的工艺温度相同下，本公开过实施例提供的薄膜晶体管具有更佳的PBTS性能(PBTS稳定性值越小，PBTS性能越佳)；在相同PBTS稳定性值的情况下，本公开过实施例提供的薄膜晶体管所需要的栅极绝缘层制程的工艺温度更低。
需要说明的是，图1中仅示例性画出了1个有源层图形2，此种情况仅起到示例性作用，在实际应用中有源层图形2的数量还可以是2个、3个甚至更多。
在一些实施例中，有源层图形2的数量为多个，每个有源层图形2中的半导体图形203均配置有对应的导电屏蔽图形5。此时，每一个半导体图形203的电学性能均能在一定程度上提升，薄膜晶体管的整体性能也能获得较大提升。
需要说明的是，当有源层图形2的数量为多个时，多个有源层图形2中的第一导电图形均与第一极3电连接，多个有源层图形2中的第二导电图形均与第二极4电连接，即多个有源层图形2构成并联结构，薄膜晶体管的沟道宽长比能够有效增大，薄膜晶体管的信号输出能力能够有效提升。
在一些实施例中，有源层图形2中半导体图形203所配置的导电屏蔽图形5，完全覆盖对应的半导体图形203，此时导电屏蔽图形5可对对应的半导体图形203的全部区域进行有效保护，以避免外部电场对该半导体图形203上任意区域的干扰，有利于进一步提升薄膜晶体管的PBTS性能；故，导电屏蔽图形5完全覆盖对应的半导体图形203的情况为本公开实施例中的一种优选实施方案，其不会对本公开的技术方案产生限制。
本领域技术人员应该知晓的是，在本公开实施例中只要导电屏蔽图形5能够对对应的半导体图形203上的至少部分区域进行覆盖，即可在一定程度上提升薄膜晶体管的PBTS性能；相应地，对栅极绝缘层7的成膜质量需求可在一定程度上降低，栅极绝缘层7制程的工艺温度也可在一定程度上降低。
在一些实施例中，导电屏蔽图形5的材料为导电遮光材料。也就是说，导电屏蔽图形5不仅能够导电，还能够进行遮光。在一些实施例中，半导体图形203的材料对光照比较敏感，当其受到不同强度光照时，其电学特性差异比较大；为避免在使用过程中因光照影响而导致半导体图形203的电学特性漂移，本公开实施例的技术方案将导电屏蔽图形5采用导电遮光材料来制备，其一方面可以减弱甚至完全屏蔽外部电场对半导体图形203的干扰，另一方面可以减弱甚至完全避免外部光线对半导体图形203的电学特性产生影响。
在一些实施例中，导电遮光材料包括金属材料；其中金属材料包括铝、钼中的至少一者。
继续参见图2所示，在一些实施例中，配置有导电屏蔽图形5的半导体图形203，其所连接的第一导体化图形201与其所配置的导电屏蔽图形5通过缓冲层6上的过孔连接。此时，导电屏蔽图形5通过第一导体化图形201来与第一极3实现电连接。
在一些实施例中，在薄膜晶体管的第二极4处于浮接(floating)状态时，外部电场通过电场耦合作用使得第二导体化图形202内产生噪声，此时薄膜晶体管的第二极4内也会存在噪声。为减小上述噪声，在一些实施例中，导电屏蔽图形5在其所对应的半导体图形203所处平面上的正投影，还覆盖其所对应的半导体图形203所连接的第二导体化图形202的至少部分区域。此时，导电屏蔽图形5还可有效减小甚至避免因外部电场作用而使得第二导体化图形202/第二极4内产生噪声。
在一些实施例中，有源层图形的数量为多个，多个有源层图形沿第一预设方向排布；栅极、第一极和第二极均沿第一预设方向延伸，第一极与多个有源层图形中的第一导体化图形电连接，第二极与多个有源层图形中的第二导体化图形电连接。下面将结合具体示例进行详细描述。
图4为本公开实施例提供的另一种薄膜晶体管的俯视图，如图4所示，与图1所示薄膜晶体管不同是，图4所示薄膜晶体管中的有源层图形2为3个3个有源层图形2沿第一预设方向(对应于附图中的列方向)排布。该3个有源层图形均配置有导电屏蔽图形，且该3有源层图形所配置3个所述导电屏蔽图形连接为一体，构成一个大尺寸导电屏蔽图形5。具体地，该3个有源层图形2中的半导体图形203对应一个大尺寸导电屏蔽图形5，即3个有源层图形2中的半导体图形203各自所对应的导电屏蔽图形为该大尺寸导电屏蔽图形5上不同位置的部分。
另外，该大尺寸导电屏蔽图形5在半导体图形203所处平面上的正投影，还覆盖各第二导体化图形202的至少部分区域。
图5为本公开实施例提供的又一种薄膜晶体管的俯视图，如图5所示，与图4所示薄膜晶体管不同是，图5所示薄膜晶体管中3个有源层图形2中的半导体图形203各自所对应1个小尺寸导电屏蔽图形5，该3个小尺寸导电屏蔽图形5间隔设置且均与第一电极电连接。
如图6所示，与图5所示薄膜晶体管不同是，图6所示薄膜晶体管中3个导电屏蔽图形5仅覆盖各自所对应的半导体图形203，但未覆盖第二导体化图形202。
图7a为本公开实施例提供的再一种薄膜晶体管的俯视图，如图7a所示，与图5所示薄膜晶体管不同是，图7a所示薄膜晶体管中存在3个有源层图形2，但仅2个有源层图形2中的半导体图形203配置有导电屏蔽图形5，且配置有导电屏蔽图形5的2个有源层图形2为相邻的2个有源层图形2。
图7b为本公开实施例提供的再一种薄膜晶体管的俯视图，如图7b所示，与图7a所示薄膜晶体管不同是，图7b所示薄膜晶体管中配置有导电屏蔽图形5的2个有源层图形2为不相邻的2个有源层图形2。
图8a为本公开实施例提供的再一种薄膜晶体管的俯视图，图8b为本公开实施例提供的再一种薄膜晶体管的俯视图，如图8a和图8b所示，与图7a和图7b所示薄膜晶体管不同是，图8a和图8b中所示薄膜晶体管中的2个导电屏蔽图形5仅覆盖各自所对应的半导体图形203，但未覆盖第二导体化图形202。
当然，当薄膜晶体管中存在多个有源层图形2时，也可以是仅1个有源层图形2中的半导体图形203配置有导电屏蔽图形5(此种情况未给出相应附图)。
需要说明的是，本公开的技术方案对有源层图形2的形状、数量均不作限定，且对配置有导电屏蔽图形5的有源层图形2的数量也不作限定。对于其他情况，此处不再一一举例描述。
为实现薄膜晶体管能够输出较大电流，则需将薄膜晶体管的沟道宽长比设置较大(例如，沟道宽长比大于60)，此时多个有源层图形2沿第一预设方向排布的方案(例如图4～图8b)会导致薄膜晶体管在第一预设方向上尺寸过大，不利于进行版图设计。
为解决上述技术问题，本公开实施例提供了一种新技术方案。图9为本公开实施例提供的再一种薄膜晶体管的俯视图，如图9所示，在一些实施例中，薄膜晶体管中的第一极3、第二极4、栅极1均为梳状电极。
其中，第一极3包括：沿第二预设方向(对应于附图中的列方向)排布的多个第一梳齿部301和与各第一梳齿部301的第一端连接的第一连接部302，第二极4包括：沿第二预设方向排布的多个第二梳齿部401和与各第二梳齿部401的第二端连接的第二连接部402，栅极1包括：沿第二预设方向排布的多个第三梳齿部101和与各第三梳齿部101的第二端连接的第三连接部102，第一梳齿部301、第二梳齿部401和第三梳齿部101均沿第三预设方向(对应于附图中的行方向)延伸。
第一梳齿部301与第二梳齿部401在第二预设方向上交替设置，每相邻的1个第一梳齿部301和1个第二梳齿部401限定出对应的1个有源层图形2布置区，有源层图形2布置区内设置有1个第三梳齿部101以及沿第二方向排布的多个有源层图形2，有源层图形2中的第一导体化图形与对应的第一梳齿部301连接，有源层图形2中的第二导体化图形与对应的第二梳齿部401连接。此时，多个有源层图形2呈阵列排布，并构成并联关系，可实现超大的沟道宽长比。
在图9所示方案中，每个有源层图形均配置有导电屏蔽图形5，且全部有源层图形所配置导电屏蔽图形连接为一体，构成一个大尺寸导电屏蔽图形5。
另外，导电屏蔽图形5在其所对应的半导体图形所处平面上的正投影，不仅完全覆盖其所对应的半导体图形，而且还覆盖其所对应的半导体图形所连接的第二导体化图形。
本公开实施例还提供了一种移位寄存器，该移位寄存器包括前面任一实施例提供的薄膜晶体管。对于该薄膜晶体管的具体描述可参见前面实施例中相应内容，此处不再赘述。
在移位寄存器中一定会存在至少一个恒压供给晶体管，恒压供给晶体管具体是指控制极与控制信号端电连接、第一极与恒压信号输入端连接、第二极与待供给信号端连接的晶体管。在本公开实施例中，移位寄存器内的恒压供给晶体管采用前面实施例提供的薄膜晶体管。
图10为本公开实施例提供的一种移位寄存器的电路结构示意图，如图10所示，该移位寄存器采用4T1C结构，即四个开关晶体管T1～T4和1个电容C；具体地，第一开关晶体管T1的控制极和第一极均与移位寄存器的信号输入端INPUT连接，第一开关晶体管T1的第二极与第三开关晶体管T3的控制极连接；第二开关晶体管T2的控制极与重置信号端RESET连接，第二开关晶体管T2的第一极与第一恒压信号输入端(提供第一恒定电压Vss)连接，第二开关晶体管T2的第二极与第三开关晶体管T3的控制极连接；第三开关晶体管T3的第一极与时钟信号输入端连接，第三开关晶体管T3的第二极与移位寄存器的信号输出端OUTPUT连接；第四开关晶体管T4T4的控制极与重置信号端RESET连接，第四开关晶体管T4的第一极与第二恒压信号输入端(提供第二恒定电压Vss)连接，第四开关晶体管T4的第二极与移位寄存器的信号输出端OUTPUT连接。
其中，第二开关晶体管T2也称为下拉管，其沟道的宽度一般在450nm左右，沟道长度在6nm左右；第四开关晶体管T4也称为输出管，其沟道的宽度一般在2000nm左右，沟道长度在6nm左右。
第二开关晶体管T2和第四开关晶体管T4均为恒压供给晶体管，因此第二开关晶体管T2和第四开关晶体管T4均可采用本公开实施例提供的薄膜晶体管。
需要说明的是，图9所示移位寄存器采用4T1C结构的情况，仅起到示例性作用，其不会对本公开的技术方案产生限制，本公开实施例中的移位寄存器还可以采用其他结构，此处不再一一举例。
本公开实施例还提供了一种栅极驱动电路，该栅极驱动电路包括前面任一实施例提供的移位寄存器。
图11为本公开实施例提供的一种薄膜晶体管的制备方法流程图，图12a～图12f为采用图11所示制备方法制备薄膜晶体管的中间产品结构示意图，如图11至图12f所示，该制备方法用于制备前面实施例提供的薄膜晶体管，该制备方法包括：
步骤S1、在衬底基板上形成导电屏蔽图形。
参见图12a所示，首先在衬底基板9上沉积导电屏蔽材料薄膜，然后对导电屏蔽材料薄膜进行图案化(Photo)工艺，以得到导电屏蔽图形5。其中，有源材料薄膜的材料可以包括导电遮光材料，例如金属材料(例如，铝、钼等)。
本公开实施例中的图案化工艺一般是指包括光刻胶涂覆、曝光、显影、薄膜刻蚀、光刻胶剥离等工艺。其中，当待图案化薄膜的材料为光刻胶材料时，则可以仅通过曝光、显影的步骤实现对光刻胶材料薄膜的图案化。
步骤S2、在导电屏蔽图形背向衬底基板的一侧形成缓冲层，缓冲层上形成有连通至导电屏蔽图形的过孔。
参见图12b所示，首先在步骤S1所得到基板表面沉积缓冲材料薄膜，然后对缓冲材料薄膜进行图案化工艺，以形成连通至导电屏蔽图形5的过孔，得到缓冲层6的图形。其中，有源材料薄膜的材料可以包括氮化硅(化学式：SiNx)和/或氧化硅(化学式：SiO2)材料，此时沉积功能工艺具体可以为等离子体增强化学气相沉积(Plasma Enhanced ChemicalVapor Deposition，简称PECVD)工艺。
步骤S3、在缓冲层上形成至少一个有源层图形。
参见图12c所示，首先在步骤S2所得到基板表面沉积有源材料薄膜，然后对有源材料薄膜进行图案化工艺，以得到有源层图形2。其中，其中，有源材料薄膜的材料可以包括金属氧化物(例如，氧化铟镓锌)半导体材料。
步骤S4、在有源层图形背向衬底基板的一侧形成栅极绝缘层和栅极，栅极绝缘层位于有源层图形和栅极之间。
参见图12d所示，首先在步骤S3所制得基板表面沉积栅绝缘材料薄膜和栅导电材料薄膜；然后对栅导电材料薄膜进行图案化工艺(一般采用湿法刻蚀)，以得到栅极1的图形；接着以栅极1的图形作为掩膜，对栅绝缘材料薄膜进行图案化工艺(一般采用干法刻蚀)，以得到栅极绝缘层7的图形。
其中，栅导电材料薄膜的材料可以采用金属材料，例如钼、钛、铝等，栅导电材料薄膜可以为单层薄膜结构或多层薄膜层叠结构；栅绝缘材料薄膜可以为氧化硅薄膜、氮化硅薄膜或由氧化硅薄膜与氮化硅薄膜所构成的层叠结构。
步骤S5、对有源层图形上未被栅极所覆盖的部分进行导体化。
为便于有源层图形2上沟道区域内的载流子能够更快速的到达第一极3或第二极4，可将有源层图形2上未被栅极绝缘层7所覆盖的区域进行导体化，以提升载流子的迁移速率。
参见图12e所示，向步骤S4所制得基板表面注入氢等离子体，有源层图形2上未被栅极绝缘层7覆盖的区域的金属氧化物半导体材料与氢等离子接触并反应(氢离子与金属氧化物半导体中的氧离子结合)，对应区域的金属氧化物半导体材料脱氧转换为金属单质，从而具有导电性，即金属氧化物半导体材料被导体化。即得到第一导体化图形201和第二导体化图形202，第一导体化图形和第二导体化图形202之间为半导体图形203(有源层图形2上被栅极1/栅极绝缘层7所覆盖区域的部分)，至少部分半导体图形203配置有对应的导电屏蔽图形5，导电屏蔽图形5在其所对应的半导体图形203所处平面上的正投影，至少部分覆盖其所对应的半导体图形203。此时，第一导体化图形201通过缓冲层6上的过孔与对应的导电屏蔽图形5直接连接。
步骤S6、在栅极背向有源层图形的一侧形成层间介质层，层间介质层上形成有连通至第一导体化图形和第二导体化图形的过孔。
参见图12e所示，首先在步骤S6所制得基板表面沉积层间介质材料薄膜，然后层间介质材料薄膜进行图案化工艺，形成连通至第一导体化图形201和第二导体化图形202的过孔，得到层间介质层8的图形；其中，层间介质材料薄膜可以为氧化硅薄膜、氮化硅薄膜或由氧化硅薄膜与氮化硅薄膜所构成的层叠结构。
步骤S7、在层间介质层背向栅极的一侧形成第一极和第二极。
参见图2所示，首先在步骤S7所制得基板表面沉积源漏导电材料薄膜，燃尽对源漏导电材料薄膜进行图案化工艺，得到第一极3和第二极4的图形，第一极3和第二极4通过过孔分别与第一导体化图形201和第二导体化图形202连接。此时，第一极3通过第一导体化图形201与导电屏蔽图形5电连接。其中，源漏导电材料薄膜的材料可以采用金属材料，例如钼、钛、铝等；源漏材料薄膜可以为单层薄膜结构或多层薄膜层叠结构。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
Claims (14)
1.一种薄膜晶体管，其特征在于，包括：
至少一个有源层图形，所述有源层图形包括：第一导体化图形、第二导体化图形以及位于所述第一导体化图形和所述第二导体化图形之间的半导体图形；
栅极，位于所述有源层图形的一侧且与所述有源层图形之间绝缘；
第一极和第二极，位于所述栅极背向所述有源层图形，分别与所述第一导体化图形和所述第二导体化图形电连接；
至少一个所述有源层图形中的半导体图形配置有对应的导电屏蔽图形，所述导电屏蔽图形位于所述半导体图形背向所述栅极的一侧且与所述第一极电连接，所述导电屏蔽图形与所述半导体图形之间设置有缓冲层；
所述导电屏蔽图形在其所对应的所述半导体图形所处平面上的正投影，至少部分覆盖其所对应的所述半导体图形。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述导电屏蔽图形在其所对应的所述半导体图形所处平面上的正投影，完全覆盖其所对应的所述半导体图形。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述导电屏蔽图形在其所对应的所述半导体图形所处平面上的正投影，还覆盖其所对应的所述半导体图形所连接的第二导体化图形的至少部分区域。
4.根据权利要求1所述的薄膜晶体管，其特征在于，所述导电屏蔽图形的材料为导电遮光材料。
5.根据权利要求4所述的薄膜晶体管，其特征在于，所述导电遮光材料包括金属材料。
6.根据权利要求1所述的薄膜晶体管，其特征在于，配置有所述导电屏蔽图形的半导体图形，其所连接的第一导体化图形与其所配置的导电屏蔽图形通过缓冲层上的过孔连接。
7.根据权利要求1所述的薄膜晶体管，其特征在于，所述有源层图形的数量为多个，多个所述有源层图形沿第一预设方向排布；
所述栅极、所述第一极和所述第二极均沿所述第一预设方向延伸，所述第一极与多个所述有源层图形中的第一导体化图形电连接，所述第二极与多个所述有源层图形中的第二导体化图形电连接。
8.根据权利要求7所述的薄膜晶体管，其特征在于，所述第一极、所述第二极、所述栅极均为梳状电极；
所述第一极包括：沿第二预设方向排布的多个第一梳齿部和与各所述第一梳齿部的第一端连接的第一连接部，所述第二极包括：沿第二预设方向排布的多个第二梳齿部和与各所述第二梳齿部的第二端连接的第二连接部，所述栅极包括：沿第二预设方向排布的多个第三梳齿部和与各所述第三梳齿部的第二端连接的第三连接部，所述第一梳齿部、所述第二梳齿部和所述第三梳齿部均沿第三预设方向延伸；
所述第一梳齿部与所述第二梳齿部在所述第二预设方向上交替设置，每相邻的1个所述第一梳齿部和1个所述第二梳齿部限定出对应的1个有源层图形布置区，所述有源层图形布置区内设置有1个第三梳齿部以及沿第二方向排布的多个有源层图形，所述有源层图形中的第一导体化图形与对应的所述第一梳齿部连接，所述有源层图形中的第二导体化图形与对应的所述第二梳齿部连接。
9.根据权利要求1-8中任一所述的薄膜晶体管，其特征在于，每个所述有源层图形中的半导体图形均配置有对应的导电屏蔽图形。
10.根据权利要求9所述的薄膜晶体管，其特征在于，多个所述有源层图形中的半导体图形所配置多个所述导电屏蔽图形连接为一体。
11.一种移位寄存器，其特征在于，包括：如上述权利要求1-10中任一所述的薄膜晶体管。
12.根据权利要求11所述的移位寄存器，其特征在于，包括：恒压供给晶体管，所述恒压供给晶体管的控制极与控制信号端电连接，所述恒压供给晶体管的第一极与恒压信号输入端连接，所述下拉晶体管的第二极与待供给信号端连接；
所述恒压供给晶体管采用所述薄膜晶体管。
13.一种栅极驱动电路，其特征在于，包括：如上述权利要求11或12所述的移位寄存器。
14.一种如上述权利要求1-10中任一所述薄膜晶体管的制备方法，其特征在于，包括：
在衬底基板上形成导电屏蔽图形；
在所述导电屏蔽图形背向所述衬底基板的一侧形成缓冲层，所述缓冲层上形成有连通至所述导电屏蔽图形的过孔；
在所述缓冲层上形成至少一个有源层图形，；
在所述有源层图形背向所述衬底基板的一侧形成栅极绝缘层和栅极，所述栅极绝缘层位于所述有源层图形和栅极之间；
对所述有源层图形上未被栅极所覆盖的部分进行导通化，以得到第一导体化图形和第二导体化图形，所述第一导体化图形和所述第二导体化图形之间为半导体图形，至少部分半导体图形配置有对应的所述导电屏蔽图形，所述导电屏蔽图形在其所对应的所述半导体图形所处平面上的正投影，至少部分覆盖其所对应的所述半导体图形；
在所述栅极背向所述有源层图形的一侧形成层间介质层，所述层间介质层上形成有连通至所述第一导体化图形和所述第二导体化图形的过孔；
在所述层间介质层背向所述栅极的一侧形成第一极和第二极，所述第一极和所述第二极通过过孔分别与所述第一导体化图形和所述第二导体化图形连接，所述第一电极与所述导电屏蔽图形电连接。
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