CN111081781A - 薄膜晶体管及其制作方法、显示模组及显示器件 - Google Patents

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Abstract

本发明涉及一种薄膜晶体管及其制作方法、显示模组及显示器件。通过在栅极的两端设置与源极和漏极欧姆接触的第一有源层和第二有源层，因而在栅极的两端各具有一条沟道，两条沟道并联使用，在栅极加载阈值电压后，并联起来的两条沟道可以同时开启，同时有电流通过，相当于通过三维空间增加了沟道的宽度，提高了沟道的宽长比。根据薄膜晶体管在饱和区工作时的电流公式，沟道宽度越宽，开启电流越大，双沟道结构可以显著提高薄膜晶体管的驱动能力，进而有利于提高其迁移率和开态电流。并且由于两条沟道都能起到驱动作用，即使其中一个沟道因制程不良等原因无法工作，另一个沟道也可以补充该不足，从而器件稳定性也得以显著提高。

Description

薄膜晶体管及其制作方法、显示模组及显示器件
技术领域
本发明涉及显示技术领域，尤其是涉及一种薄膜晶体管及其制作方法、显示模组及显示器件。
背景技术
目前的平板显示器等显示器件中，为达到高分辨率广泛采用了薄膜晶体管作为有源驱动显示的基础，以此来获得高速图像转换和更高分辨率的显示效果。薄膜晶体管是有源驱动的重要组成部分，主流驱动器件多为非晶硅、多晶硅和氧化物薄膜晶体管。目前市场上大部分高端手机、AMOLED驱动、VR用的显示面板等，它们的驱动方案要求更快的晶体管响应速率、更高的开启电流，需求更强的驱动能力。因此，提升薄膜晶体管的驱动能力，进而提高其迁移率、开态电流、稳定性等性能，是其永恒的追求。
发明内容
基于此，有必要提供一种能够提高驱动能力的薄膜晶体管及其制作方法、显示模组及显示器件。
一种薄膜晶体管，包括衬底和设于所述衬底之上的叠层结构、源极及漏极；所述叠层结构包括第一有源层、栅极和第二有源层，所述第一有源层设于所述衬底之上，所述栅极位于所述第一有源层与所述第二有源层之间，且所述第一有源层和所述第二有源层分别与所述栅极绝缘；所述第一有源层的两侧具有第一源部和第一漏部，所述第二有源层的两侧具有第二源部和第二漏部，所述源极与所述第一源部及所述第二源部电性连接，所述漏极与所述第一漏部及所述第二漏部电性连接。
在其中一个实施例中，所述叠层结构还包括第一绝缘层和第二绝缘层，所述第一绝缘层设于所述栅极与所述第一有源层之间，所述第二绝缘层设于所述栅极与所述第二有源层之间。
在其中一个实施例中，所述第一绝缘层和所述第二绝缘层均向所述栅极的两侧延伸，并在所述栅极的两侧接触连接，所述第一绝缘层与所述第二绝缘层将所述栅极包覆在中间。
在其中一个实施例中，所述第一源部与所述第二源部同侧设置，所述第一漏部与所述第二漏部也同侧设置；
所述源极和所述漏极均贯穿所述第一绝缘层及所述第二绝缘层。
在其中一个实施例中，所述第一源部、所述第二源部、所述第一漏部及所述第二漏部各自独立地为在相应有源层中进行杂质掺杂的半导体掺杂部分，或者为与相应有源层搭接的掺杂半导体层，或者为在相应有源层中进行金属接触掺杂的半导体掺杂部分。
在其中一个实施例中，所述第一源部和所述第一漏部分别为在所述第一有源层中进行杂质离子掺杂的半导体掺杂部分；
所述第二源部和所述第二漏部分别为与所述第二有源层的两侧搭接的掺杂半导体层。
在其中一个实施例中，所述第一源部和所述第一漏部为在多晶硅材质的所述第一有源层中进行硼离子或磷离子掺杂的半导体掺杂部分；
所述第二源部和所述第二漏部为与非晶硅材质的所述第二有源层的两侧搭接的硅烷或氢气掺杂的N型的重掺杂非晶硅层。
在其中一个实施例中，所述叠层结构还包括覆盖在所述第二有源层、所述第二源部和所述第二漏部之上的、用于阻隔所述第二有源层与所述源极和所述漏极电性连接的中间介电层；
在所述第二有源层的两侧，从所述中间介电层的表面分别设有贯穿所述中间介电层、所述第二源部直至所述第一源部的源极孔洞和贯穿所述中间介电层、所述第二漏部直至所述第一漏部的漏极孔洞；
所述源极从所述第一源部表面沿所述源极孔洞向所述中间介电层延伸；
所述漏极从所述第一漏部表面沿所述漏极孔洞向所述中间介电层延伸。
在其中一个实施例中，所述中间介电层为无机绝缘层或有机绝缘层。
一种薄膜晶体管的制作方法，包括如下步骤：
在衬底上依次形成第一有源层、栅极和第二有源层，所述栅极位于所述第一有源层与所述第二有源层之间，且所述栅极与所述第一有源层和所述第二有源层绝缘设置；
在所述第一有源层的两侧形成第一源部和第一漏部，在所述第二有源层的两侧形成第二源部和第二漏部；
形成与所述第一源部及所述第二源部分别电性连接的源极，以及形成与所述第一漏部及所述第二漏部分别电性连接的漏极。
一种显示模组，包括像素单元和上述任一实施例所述的薄膜晶体管，所述薄膜晶体管与所述像素单元电性连接以用于驱动所述像素单元发光。
一种显示器件，包括壳体和安装于所述壳体上的所述显示模组。
上述薄膜晶体管及含有该薄膜晶体管的显示模组和显示器件，通过在栅极的两端(上、下两端)设置第一有源层和第二有源层，第一有源层及第二有源层上的源部分别与源极形成电性连接，漏部分别与漏极形成电性连接，因而该薄膜晶体管在栅极的两端各具有一条沟道，两条沟道并联使用，这样在栅极加载阈值电压后，并联起来的两条沟道可以同时开启，同时有电流通过，这样相当于通过三维空间增加了沟道的宽度，提高了沟道的宽长比。根据薄膜晶体管在饱和区工作时的电流公式，沟道宽度(W)越宽，开启电流(Ion)越大，从而这样设置的双沟道结构可以显著提高薄膜晶体管的驱动能力(线性区工作时，开启电流与宽度也是正相关的)，进而有利于提高其迁移率和开态电流。
Ion＝(W/L)*μ*Cox*(Vgs-Vth)2
并且由于两条沟道都能起到驱动作用，即使其中一个沟道因制程不良等原因无法工作，另一个沟道也可以补充该不足，从而从整体显示效果上提高了器件的良率，器件稳定性也得以显著提高。
上述薄膜晶体管可广泛应用于平板显示、电视显示、电子纸、逻辑与存储电路、柔性显示等领域，例如手机、电视机、平板电脑、显示器、VR/AR装置、电脑、车载显示器或其他任何具有显示功能的产品或部件。
附图说明
图1为本发明一实施例的薄膜晶体管的结构示意图；
图2a-2f为图1所示薄膜晶体管的一种制作方法流程图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
需要说明的是，当元件被称为“设于”、“接触”或“接触于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
如图1所示，本发明一实施例提供了一种薄膜晶体管100，其包括衬底110和设于衬底110之上的第一有源层120、栅极140、第二有源层160、源极190a和漏极190b。第一有源层120、栅极140、第二有源层160构成叠层结构，其中，栅极140位于第一有源层120与第二有源层160之间，且栅极140与第一有源层120与第二有源层160绝缘。第一有源层120及第二有源层160分别与源极190a电性连接，第一有源层120及第二有源层160还分别与漏极190b电性连接。
衬底110用于承载薄膜晶体管100的其他层，并且还可以用于承载OLED、QLED或液晶元器件等。衬底110可以是刚性基板，也可以是柔性基板。其中，刚性基板可以是陶瓷材质或各类玻璃材质等，柔性基板可以是PI(聚酰亚胺薄膜)与其衍生物、PEN(聚萘二甲酸乙二醇酯)、PEP(磷酸烯醇式丙酮酸)或二亚苯基醚树脂等。
第一有源层120和第二有源层160均为半导体。一般情况下，若在半导体(第一有源层120和第二有源层160)的源、漏两端加载电压，半导体内部不会有电流流动(但会有极其微小的漏电流)。而当栅极140相对源极190a和漏极190b部分有压降且达到一个阈值电压(Vth)时，半导体内部会受栅极140的影响，其电阻率会降低，从而会有104以上的电流量的变化，也即源极190a和漏极190b导通，从而可以通过控制栅极140来控制源极190a和漏极190b是否导通的功能。第一有源层120和第二有源层160的材料可以是非晶硅、多晶硅、氧化物半导体或有机物半导体。
栅极140为导电电极。当向栅极140加载一个阈值电压(Vth)时，第一有源层120和第二有源层160会因这个电压而改变其导电性质，这样可以起到控制第一有源层120和第二有源层160中电流的作用。栅极140的材料可以是无机物、有机物或纳米线等，其中无机物可以是铝、钼、钛、铜、银或金等导电金属或其组合叠层。
源极190a和漏极190b也为导电电极，一般为电阻率比较小的铝、铜或银等材料或其组合叠层，也可以是电阻率较小的有机导电材料。
上述薄膜晶体管100通过在栅极140的两端设置第一有源层120和第二有源层160，第一有源层120及第二有源层160分别与源极190a形成欧姆接触式的电性连接，并且还分别与漏极190b形成欧姆接触式的电性连接，因而该薄膜晶体管100在栅极140的两端各具有一条沟道，两条沟道在源极190a与漏极190b之间并联设置，提高了源极190a与漏极190b之间的有效沟道宽度，进而有利于提高薄膜晶体管100的驱动能力。
在图示的具体示例中，栅极140的一端(靠近衬底110的一端)与第一有源层120之间通过第一绝缘层130绝缘，栅极140的另一端(远离衬底110的一端)与第二有源层160之间通过第二绝缘层150绝缘，第一绝缘层130与第二绝缘层150构成上述叠层结构的一部分。第一有源层120、第一绝缘层130、栅极140、第二绝缘层150以及第二有源层160在衬底110上依次层叠设置。
进一步，第一绝缘层130和第二绝缘层150均向栅极140的两侧延伸，并在栅极140的两侧接触连接，第一绝缘层130与第二绝缘层150将栅极140包覆在中间。
第一绝缘层130和第二绝缘层150可以起到隔绝有源层(第一有源层120和第二有源层160)和栅极140的作用，使它们只能通过电场感应互相作用。第一绝缘层130和第二绝缘层150的材料可以是有机绝缘材料、也可以是无机绝缘材料，其中无机绝缘材料可以是氮化硅、氧化硅、氮氧化硅、碳氧化硅或氧化铝等。
具体地，在图1所示示例中，第一有源层120的面积要大于栅极140的靠近衬底100的一端的端部面积。第一有源层120包括与栅极140对应的第一沟道部120b以及位于第一沟道部120b两侧的分别对应于源极190a和漏极190b的第一源部120a和第一漏部120c。第一源部120a与第一漏部120c均进行导体化处理。
导体化处理的方法较多，可以使用金属接触掺杂的方法在第一有源层120中掺入铝、镁等金属，如在第一有源层120的靠近表面的位置掺杂金属形成一金属掺杂的半导体薄层，该金属掺杂的半导体薄层部分即作为第一源部120a与第一漏部120c；也可以在第一有源层120的相应部位表面增加掺杂半导体层(如硼离子或磷离子等掺杂的多晶硅层，或硅烷或氢气掺杂的N型的重掺杂非晶硅层等)，该掺杂的半导体层即作为第一源部120a与第一漏部120c；还可以通过注入的方法将杂质掺杂到第一有源层120的相应部位，该杂质掺杂的半导体部分即作为第一源部120a与第一漏部120c，如采用离子注入的方式将磷离子或硼离子掺入多晶硅中形成源部或漏部。
在一个具体的示例中，可以直接利用栅极140作为遮挡掺杂离子的遮罩，通过从上往下的垂直的离子注入的方法将大剂量离子注入到第一有源层120的内部，最终使第一有源层120对应源极190a和漏极190b的部分的导电率增加，分别形成第一源部120a和第一漏部120c，与源极190a和漏极190b可分别形成欧姆接触式的电性连接。以多晶硅为例，在导体化处理时，进行杂质离子注入可以是但不限于硼离子或磷离子注入。
第二有源层160对应设于栅极140的上方，形成第二沟道。在图示的具体示例中，该薄膜晶体管100还包括辅助导电层170。辅助导电层170包括第二源部170a和第二漏部170b，优选地，第二源部170a与第一源部120a相对于栅极140同侧设置，第二漏部170b与第一漏部120c相对于栅极140也同侧设置。第二源部170a和第二漏部170b均与第二有源层160搭接，且第二源部170a和第二漏部170b隔开设置。第二有源层160通过第二源部170a与源极190a形成欧姆接触式的电性连接，第二有源层160还通过第二漏部170b与漏极190b形成欧姆接触式的电性连接。
更具体地，第二源部170a和第二漏部170b从第二有源层160的表面分别向第二有源层160的两侧延伸。该延伸的部分位于第二绝缘层150之上。
辅助导电层170为杂质掺杂的半导体层。由于一般情况下半导体(如第一有源层120和第二有源层160)与金属电极(如源极190a和漏极190b)直接接触时，为肖特基接触，这种情况下他们之间的接触电阻会比较大，从而产生不必要的电流损耗，降低薄膜晶体管100的开启电流(Ion)。因此，通过在第二有源层160对应源极190a和漏极190b的部分增设一个辅助导电层170，以非晶硅为例，通过在非晶硅薄膜内掺杂磷离子(P)或硼离子，可以使其导电率大大增加，从而使其与金属电极接触时形成欧姆接触式的电性连接，同时又能与第二有源层160产生电性连接，从而起到源极190a和漏极190b与第二有源层160连接的桥梁的作用。
可理解，在其他实施例中，第二源部170a和第二漏部170b也可以采用其他类似于第一源部120a和第一漏部120c的方式进行处理，如可以在第二有源层160的相应部分进行金属掺杂，或者以杂质离子注入的方式对第二有源层160的相应部分进行杂质离子注入。
进一步，在图示的具体示例中，该薄膜晶体管100还包括至少整体覆盖在第二有源层160及辅助导电层170之上的中间介电层180。优选的，中间介电层180从衬底110开始整体包覆第一有源层120、第一绝缘层130、第二绝缘层150、第二有源层160和辅助导电层170。
中间介电层180与第一绝缘层130和第二绝缘层150的材料相似，可以起到阻隔第二有源层160与源极190a和漏极190b电性连接的作用。
在第二有源层160的两侧，从中间介电层180的表面分别设有贯穿中间介电层180和第二源部170a直至第一源部120a(表面或中部)的源极孔洞(图中未标示)和贯穿中间介电层180和第二漏部170b直至第一漏部120c(表面或中部)的漏极孔洞(图中未标示)。源极190a从第一源部120a表面沿源极孔洞向中间介电层180延伸；漏极190b从第一漏部120c表面沿漏极孔洞向中间介电层180延伸。优选地，漏极190b延伸至中间介电层180的表面并沿着该表面向源极190a所在位置延伸一段距离。
源极孔洞和漏极孔洞可以通过但不限于半导体刻蚀的方式，将相应的层刻蚀掉，填充源极材料和漏极材料后起到与相应层直接接触电连接的作用。
该薄膜晶体管可广泛应用于平板显示、电视显示、电子纸、逻辑与存储电路、柔性显示等领域，例如手机、电视机、平板电脑、显示器、VR/AR装置、电脑、车载显示器或其他任何具有显示功能的产品或部件。例如，本发明进一步还提供了一种显示模组，其包括像素单元和上述任一示例的薄膜晶体管，薄膜晶体管与像素单元电性连接以用于驱动像素单元发光。更进一步，本发明还提供了一种显示器件，其包括壳体和安装于壳体上的显示模组。
此外，本发明还提供了一种薄膜晶体管的制作方法，包括如下步骤：
在衬底上依次形成第一有源层、栅极和第二有源层，栅极位于第一有源层与第二有源层之间，且栅极与第一有源层和第二有源层绝缘设置；
在第一有源层的两侧形成第一源部和第一漏部，在第二有源层的两侧形成第二源部和第二漏部；
形成与第一源部及第二源部分别电性连接的源极，以及形成与第一漏部及第二漏部分别电性连接的漏极。
具体地，如图2a-2f所示，该制作方法包括如下步骤：
S1：在衬底110上形成图案化的第一有源层120。
如图2a所示，可以利用磁控溅射、蒸镀或化学气相沉积等镀膜手段在衬底110上完成第一有源层120的镀膜。一般地，对于低温多晶硅制程，需要先在衬底110上形成非晶硅薄膜，随后利用准分子激光照射到非晶硅薄膜上，使非晶硅融化后重新结晶，最终形成多晶硅薄膜(多晶硅有源层)。
S2：掺杂第一有源层120。
可以利用离子注入等方法对第一有源层120进行半导体性能的改性操作。以多晶硅为例，通过硼离子或磷离子的微量注入可以使第一有源层120掺杂微量的硼离子或磷离子，通过掺杂的量可以调节第一有源层120的阈值电压，使第一有源层120的阈值电压能与后续制作的第二有源层160相匹配(或相同)。
S3：在第一有源层120上形成第一绝缘层130和图案化的栅极140。
如图2b所示，可以利用磁控溅射、蒸镀或化学气相沉积等镀膜手段依次完成第一绝缘层130和栅极层的镀膜，结合光刻工艺对栅极层进行图案化，形成栅极140。
S4：对第一有源层120进行部分导体化处理。
如图2c所示，为使源极190a和漏极190b能够与第一有源层120形成欧姆接触(即接触电阻更小)，需要对第一有源层120的对应于源极190a和漏极190b的部分进行导体化处理。导体化处理的方法可参考前面所述。
S5：在栅极140上形成第二绝缘层150和图案化的第二有源层160。
如图2d所示，可以利用化学气相沉积、磁控溅射或蒸镀等方式依次完成第二绝缘层150和第二有源层160的镀膜，结合光刻工艺对第二有源层160进行图案化。
S6：在第二有源层160上形成图案化的辅助导电层170。
如图2e所示，可以利用化学气相沉积、磁控溅射或蒸镀等方式完成辅助导电层170的镀膜，结合光刻工艺对其进行图案化。更多地，以非晶硅作为第二有源层160为例，可以利用化学气相沉积法增加掺杂气体如硅烷、氢气等一同镀膜，形成N型的重掺杂非晶硅(n+a-Si)，从而使第二有源层160与源极190a和漏极190b形成欧姆接触，有效地进行电性连接。辅助导电层170的图案化可以利用光刻工艺，其目的是为制作出第二有源层160的沟道部分(形成第二沟道)，使辅助导电层170在沟道部分断开，对应源极190a和漏极190b分别为第二源部170a和第二漏部170b，只有沟道被开启时，才有电流通过。
S7：在辅助导电层170上形成图案化的中间介电层180。
如图1所示，可以利用化学气相沉积、磁控溅射、蒸镀等完成中间介电层180的镀膜，结合光刻工艺对中间介电层180进行图案化。一般地，这样的图案化是使用干法蚀刻的工艺在需要上下层连接的地方刻出孔洞结构，该孔洞从中间介电层180的表面一直延伸至所述第一有源层120表面或第一有源层120中，并将辅助导电层170也蚀刻穿，剩余附着在孔洞壁会有裸露的辅助导电层170。
S8：在源极孔洞和漏极孔洞中形成源极190a和漏极190b。
如图1所示，可以利用化学气相沉积、磁控溅射或蒸镀等方式在源极孔洞和漏极孔洞中填充电极材料，并结合光刻工艺对源极190a和漏极190b进行图案化，形成金属线路等。
上述薄膜晶体管100及含有该薄膜晶体管的显示模组和显示器件，通过在栅极140的两端设置第一有源层120和第二有源层160，第一有源层120及第二有源层160分别与源极190a形成欧姆接触，并且还分别与漏极190b形成欧姆接触，因而该薄膜晶体管100的在栅极140的两端各具有一条沟道，两条沟道并联使用，这样在栅极140加载阈值电压后，并联起来的两条沟道可以同时开启，同时有电流通过，这样相当于通过三维空间增加了沟道的宽度，提高了沟道的宽长比。根据薄膜晶体管在饱和区工作时的电流公式，沟道宽度越宽，开启电流越大，从而这样设置的双沟道结构可以显著提高薄膜晶体管的驱动能力，进而有利于提高其迁移率和开态电流。并且由于两条沟道都能起到驱动作用，即使其中一个沟道因制程不良等原因无法工作，另一个沟道也可以补充该不足，从而从整体显示效果上提高了器件的良率，器件稳定性也得以显著提高。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (12)

1.一种薄膜晶体管，其特征在于，包括衬底和设于所述衬底之上的叠层结构、源极及漏极；所述叠层结构包括第一有源层、栅极和第二有源层，所述第一有源层设于所述衬底之上，所述栅极位于所述第一有源层与所述第二有源层之间，且所述第一有源层和所述第二有源层分别与所述栅极绝缘；所述第一有源层的两侧具有第一源部和第一漏部，所述第二有源层的两侧具有第二源部和第二漏部，所述源极与所述第一源部及所述第二源部电性连接，所述漏极与所述第一漏部及所述第二漏部电性连接。
2.如权利要求1所述的薄膜晶体管，其特征在于，所述叠层结构还包括第一绝缘层和第二绝缘层，所述第一绝缘层设于所述栅极与所述第一有源层之间，所述第二绝缘层设于所述栅极与所述第二有源层之间。
3.如权利要求2所述的薄膜晶体管，其特征在于，所述第一绝缘层和所述第二绝缘层均向所述栅极的两侧延伸，并在所述栅极的两侧接触连接，所述第一绝缘层与所述第二绝缘层将所述栅极包覆在中间。
4.如权利要求3所述的薄膜晶体管，其特征在于，所述第一源部与所述第二源部同侧设置，所述第一漏部与所述第二漏部也同侧设置；
所述源极和所述漏极均贯穿所述第一绝缘层及所述第二绝缘层。
5.如权利要求1～4中任一项所述的薄膜晶体管，其特征在于，所述第一源部、所述第二源部、所述第一漏部及所述第二漏部各自独立地为在相应有源层中进行杂质掺杂的半导体掺杂部分，或者为与相应有源层搭接的掺杂半导体层，或者为在相应有源层中进行金属接触掺杂的半导体掺杂部分。
6.如权利要求5所述的薄膜晶体管，其特征在于，所述第一源部和所述第一漏部分别为在所述第一有源层中进行杂质离子掺杂的半导体掺杂部分；
所述第二源部和所述第二漏部分别为与所述第二有源层的两侧搭接的掺杂半导体层。
7.如权利要求6所述的薄膜晶体管，其特征在于，所述第一源部和所述第一漏部为在多晶硅材质的所述第一有源层中进行硼离子或磷离子掺杂的半导体掺杂部分；
所述第二源部和所述第二漏部为与非晶硅材质的所述第二有源层的两侧搭接的硅烷或氢气掺杂的N型的重掺杂非晶硅层。
8.如权利要求6所述的薄膜晶体管，其特征在于，所述叠层结构还包括覆盖在所述第二有源层和所述第二源部与所述第二漏部之上的、用于阻隔所述第二有源层与所述源极和所述漏极电性连接的中间介电层；
在所述第二有源层的两侧，从所述中间介电层的表面分别设有贯穿所述中间介电层、所述第二源部直至所述第一源部的源极孔洞和贯穿所述中间介电层、所述第二漏部直至所述第一漏部的漏极孔洞；
所述源极从所述第一源部表面沿所述源极孔洞向所述中间介电层延伸；
所述漏极从所述第一漏部表面沿所述漏极孔洞向所述中间介电层延伸。
9.如权利要求8所述的薄膜晶体管结构，其特征在于，所述中间介电层为无机绝缘层或有机绝缘层。
10.一种薄膜晶体管的制作方法，其特征在于，包括如下步骤：
在衬底上依次形成第一有源层、栅极和第二有源层，所述栅极位于所述第一有源层与所述第二有源层之间，且所述栅极与所述第一有源层和所述第二有源层绝缘设置；
在所述第一有源层的两侧形成第一源部和第一漏部，在所述第二有源层的两侧形成第二源部和第二漏部；
形成与所述第一源部及所述第二源部分别电性连接的源极，以及形成与所述第一漏部及所述第二漏部分别电性连接的漏极。
11.一种显示模组，其特征在于，包括像素单元和如权利要求1～9中任一项所述的薄膜晶体管，所述薄膜晶体管与所述像素单元电性连接以用于驱动所述像素单元发光。
12.一种显示器件，其特征在于，包括壳体和安装于所述壳体上的如权利要求11所述的显示模组。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113113475A (zh) * 2021-04-08 2021-07-13 合肥京东方显示技术有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049355A (ja) * 1999-08-20 2000-02-18 Semiconductor Energy Lab Co Ltd 半導体装置
CN102184968A (zh) * 2011-04-29 2011-09-14 华南理工大学 具有单栅双沟道结构的薄膜晶体管及其制造方法
CN103151388A (zh) * 2013-03-05 2013-06-12 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管及其制备方法、阵列基板
CN105097550A (zh) * 2015-08-04 2015-11-25 深圳市华星光电技术有限公司 低温多晶硅薄膜晶体管的制作方法及低温多晶硅薄膜晶体管
US20150380560A1 (en) * 2014-06-25 2015-12-31 Japan Display Inc. Semiconductor device and manufacturing method for the same
CN105590862A (zh) * 2014-11-13 2016-05-18 昆山国显光电有限公司 一种薄膜晶体管及其制备方法和应用
CN105762196A (zh) * 2016-05-16 2016-07-13 京东方科技集团股份有限公司 一种薄膜晶体管、其制作方法及相应装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049355A (ja) * 1999-08-20 2000-02-18 Semiconductor Energy Lab Co Ltd 半導体装置
CN102184968A (zh) * 2011-04-29 2011-09-14 华南理工大学 具有单栅双沟道结构的薄膜晶体管及其制造方法
CN103151388A (zh) * 2013-03-05 2013-06-12 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管及其制备方法、阵列基板
US20150380560A1 (en) * 2014-06-25 2015-12-31 Japan Display Inc. Semiconductor device and manufacturing method for the same
CN105590862A (zh) * 2014-11-13 2016-05-18 昆山国显光电有限公司 一种薄膜晶体管及其制备方法和应用
CN105097550A (zh) * 2015-08-04 2015-11-25 深圳市华星光电技术有限公司 低温多晶硅薄膜晶体管的制作方法及低温多晶硅薄膜晶体管
CN105762196A (zh) * 2016-05-16 2016-07-13 京东方科技集团股份有限公司 一种薄膜晶体管、其制作方法及相应装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113113475A (zh) * 2021-04-08 2021-07-13 合肥京东方显示技术有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
CN113113475B (zh) * 2021-04-08 2023-06-02 合肥京东方显示技术有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置

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