CN111669648B - 一种视频倍频的方法 - Google Patents
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Abstract
本发明公开了一种视频倍频的方法，视频输入接口芯片接收计算机主机输出HDMI视频信号，将其转换为标准VESA时序信号，FPGA通过视频采集模块,接收视频像素信号经过一个FIFO缓存后送入视频倍频模块，视频倍频模块接收任意帧率的视频信号，然后固定以60HZ的频率输出视频帧信号，视频输出模块接收视频倍频模块输出的视频信号，将其转换为标准VESA时序信号输出给视频输出接口芯片进行输出显示。本视频倍频模块使用简单，可以用于基于FPGA的视频处理***。
Description
技术领域
本发明属于视频处理领域，涉及一种视频倍频的方法。
背景技术
随着视频显示终端工艺技术和制造技术的快速发展，视频显示的分辨率和帧率有了很大的提高，意味着视频显示效果得到了提升。然而，有些视频源的帧率较低，显示效果大打折扣，甚至有些显示终端设备不支持原始视频源的帧率，为解决该问题，需要对原始视频源的帧率作倍频提升。
发明内容
本发明是为解决现有视频倍频实时性差，成本高，灵活性低的问题。
本发明提出一种视频倍频的方法，该方法的具体步骤为：
步骤一，FPGA(Field-Programmable Gate Array)，即现场可编程门阵列]根据VESA标准接口时序采集视频接收芯片输出的原始视频信号，通过一个FIFO模块(FIFO，First Input First Output)，即先进先出队列]缓存原始视频信号并进行时钟域转换，以200MHZ的时钟将数据输出视频倍频模块；
步骤二，视频倍频模块接收任意帧率的视频信号，然后以60HZ的帧率输出视频信号；
步骤三，视频输出模块接收视频倍频模块输出的信号，然后将其转换为标准VESA信号进行输出显示。
所述视频采集模块接收外部视频数据。
所述视频倍频模块可以接收任意帧率的视频源。
所述视频倍频模块以固定60HZ帧率输出视频信号。
所述视频倍频模块输入的最大分辨率为1920x1080。
所述视频倍频模块用于FPGA平台，其具体设计方法是：
1）在内存中开辟两块固定大小为1920x1080x3大小的内存区域，第一块内存区域记为A，第二块内存区域记录B；
2）倍频模块对输入的视频数据进行行列计数，根据帧号控制视频数据存入具体哪一块内存区域；
3）倍频模块控制第一帧图像存入内存区域0，第一帧图像存完后输出一个有效信号，同时将下一帧图像存在内存区域1，倍频模块不断检测有效信号，检测到有效信号后开始不断从内存区域0以60HZ的帧率输出视频信号，当内存区域1填满第二帧图像数据后，输出一个内存区域1有效信号，此时，倍频模块又以60HZ的帧率从内存区域1输出视频信号，同时将第三帧视频信号存入内存区域0，如此重复就能实现任意帧率视频倍频至60HZ的功能。
所述视频倍频模块可以直接用于FPGA开发平台上。
本发明解决了视频帧率低、显示效果不理想的问题，本发明的视频倍频模块可以接收任意帧率的视频信号，输入帧率可以大于输出帧率也可以小于输出帧率，内部数据流全流水线处理，降低了逻辑资源的使用，该模块只有一帧图像的延迟，输入图像分辨率可调，可用于需要视频倍频功能的设计。
附图说明
图1是一种视频倍频的方法***框图；
图2 是视频倍频模块原理框图；
图3是原始视频接收信号的时序图；
图4为视频倍频模块的处理方法流程图一；
图5为视频倍频模块的处理方法流程图二。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
实施方式一：
本实施方式公开了一种视频倍频的方法，包括以下步骤：
步骤一、视频采集模块采集原始视频信号并进行时钟域转换，以200MHZ的时钟将经过转化的视频数据输出给视频倍频模块；
步骤二、视频倍频模块将接收的视频数据以60HZ的帧率输出视频信号；
步骤三、视频输出模块接收视频倍频模块输出的信号，然后将其转换为标准VESA信号进行输出显示。
在上述步骤中，步骤一的具体过程为：FPGA根据VESA标准接口时序采集视频接收芯片输出的原始视频信号，通过一个FIFO模块缓存原始视频信号并进行时钟域转换，以200MHZ的时钟将数据输出视频倍频模块。视频采集模块接收外部视频数据。视频倍频模块可以接收任意帧率的视频源。视频倍频模块以固定60HZ帧率输出视频信号。
在上述步骤中，如图4和图5所示，视频倍频模块的处理方法为：
1）在内存模块中开辟出两块内存区域，第一块内存区域记为A，第二块内存区域记录B；
2）视频倍频模块对输入的视频数据进行行列计数，控制模块根据帧号控制视频数据具体存入哪一块内存区域；
3）在视频倍频模块的控制下第一帧图像存入第一块内存区域A，第一帧图像存完后输出给控制模块一个有效信号，同时控制模块将下一帧图像存入第二块内存区域B，与此同时，控制模块向视频倍频模块输出有效信号，视频倍频模块检测到有效信号后开始不断从第一块内存区域A以60HZ帧率向视频输出模块输出视频信号；
当第二块内存区域B填满第二帧图像数据后，控制模块将下一帧图像存入第一块内存区域A，与此同时，控制模块向视频倍频模块输出有效信号，视频倍频模块检测到有效信号后开始不断从第二块内存区域B以60HZ帧率向视频输出模块输出视频信号；
当第二块内存区域B填满第二帧图像数据后，将第三帧视频信号存入第一内存区域A，如此重复就能实现任意帧率视频倍频至60HZ的功能。
在上述步骤中，视频倍频模块输入的最大分辨率为1920x1080。视频倍频模块可以直接用于FPGA开发平台上。
本实施方式解决了视频帧率低、显示效果不理想的问题，本实施方式的视频倍频模块可以接收任意帧率的视频信号，输入帧率可以大于输出帧率也可以小于输出帧率，内部数据流全流水线处理，降低了逻辑资源的使用，该模块只有一帧图像的延迟，输入图像分辨率可调，可用于需要视频倍频功能的设计。
实施方式二：
参照图1所示，本实施方式公开了一种视频倍频的方法，包括：视频采集模块，视频倍频模块，视频输出模块，其中，
参数配置模块根据分辨率要求完成对HDMI接收芯片，视频采集模块，视频倍频模块，视频显示模块，HDMI发射芯片的配置。
HDMI接收芯片完成HDMI视频接收，将其转换为RGB24位视频信号供FPGA采集。
视频采集模块根据检测到的视频帧行场同步信号完成RGB24位数据的采集。
视频倍频模块接收视频采集模块的图像数据，将图像数据按帧存入内存区域，然后以固定60HZ帧率输出视频信号。
视频显示模块接收视频倍频模块输出的视频数据，将其转换为RGB24位时序信号发送给HDMI发射芯片。
HDMI发射芯片在视频显示模块的控制下输出标准显示器可接收的HDMI信号。
一种视频倍频的方法，具体工作包括以下步骤：
1）HDMI视频接收芯片采集电脑主机输出的1920x1080分辨率的视频数据，通过RGB24数据总线以148.5MHZ时钟速度输出视频数据；
2）参数配置模块，通过I2C接口向HDMI接收芯片内部寄存器写入初始化参数，将其初始化成1920x1080分辨率，输出时序初始化成RGB24为单边沿输出；将视频倍频模块的分辨率设置成1920x1080；将HDMI发射芯片初始化成1920x1080的分辨率，将其输入接收初始化成RGB24为单边沿输入接口。
3）视频采集模块，需要实现RGB24采集接口和FIFO输出接口，RGB24位视频接口包括CLK，HS，VS，DE，DATA[24]信号线，CLK时钟为148.5MHZ，HS为行同步信号，VS为场同步信号,DE为有效输出信号，DATA[24]为数据信号，视频采集模块根据HS和VS信号检测每一帧视频信号的起始，然后根据DE有效信号采集视频有效数据，具体时序参考图2,最后通过FIFO接口将视频数据输出给下一级数据缓存模块。
4）视频倍频模块，在DDR3中开辟两块固定大小为1920x1080x3大小的内存区域，第一块内存区域记为0，第二块内存区域记录1；倍频模块对输入的视频数据进行行列计数，根据帧号控制视频数据存入具体哪一块内存区域；在倍频模块的控制下第一帧图像存入内存区域0，第一帧图像存完后输出一个有效信号，同时将下一帧图像存在内存区域1，倍频模块不断检测有效信号，检测到有效信号后开始不断从内存区域0以60HZ帧率输出视频信号，当内存区域1填满第二帧图像数据后，输出一个内存区域1有效信号，此时，倍频模块又以60HZ帧率从内存区域1输出视频信号，同时将第三帧视频信号存入内存区域0，如此重复就能实现任意帧率视频倍频至60HZ的功能。
实施方式三：
在实施方式一和实施方式二公开方案的基础上，本实施方式在视频倍频模块与视频显示模块之间还具有视频叠加模块。具体地，多路视频倍频模块分别通过一个视频无极缩放模块缩放后，统一在视频叠加模块依据叠加参数完成叠加，视频叠加模块把叠加视频发送给视频显示模块。
视频叠加模块在M路图像数据叠加时，根据参数配置模块的配置参数和叠加坐标点，分别截取不同路的两帧图像数据后再进行当前这两帧图像数据的叠加。
视频叠加模块在两帧图像叠加之前，先获取叠加坐标点，接下来获取一帧图像中横坐标-1的第一新坐标点像素信息、另一帧图像中横坐标-1的第二新坐标点像素信息，然后根据第一新坐标点像素信息和第二新坐标点像素信息调整叠加坐标点的像素信息；最后截取不同路的两帧图像数据后再进行当前这两帧图像数据的叠加。
视频叠加模块调取M路缩放数据之前，先把每路缩放数据转换成若干帧图像数据，M路的若干帧图像数据在视频叠加模块叠加。一个视频缓存模块对应一个视频无极缩放模块；视频缓存模块与视频无极缩放模块之间具有一个视频倍频模块；视频倍频模块调取视频缓存模块中的视频数据，将该视频数据以60HZ的帧率输出给视频无极缩放模块。
视频叠加模块通过AXI-STREAM接口接收四路视频数据，根据参数配置模块设置的输入输出分辨率完成对一帧视频数据的叠加处理，然后通过AXI-STREAM接口输出叠加后的视频数据。视频显示模块接收视频缩放模块输出的视频数据，将其转换为RGB24位时序信号发送给HDMI发射芯片。HDMI发射芯片在视频显示模块的控制下输出标准显示器可接收的HDMI信号。
视频叠加模块，视频缩放模块采用C语言开发，算法采用双线性插值算法，通过优化指令对C代码进行优化，具体优化步骤包括：A）首先完成视频缩放模块的C语言代码编写；B）将视频缩放模块输入和输出变量优化成AXI-STREAM接口，数据位宽为24位；C）将算法中的外层循环结构做pipeline优化，保证模块内部流水线处理，提高算法效率；D）将最内层循环作展开优化，保证每个时钟周期内完成一个像素的输出；E）对模块时钟作约束处理，时钟周期定位6.73ns。F）视频缩放模块代码完成后首先进行C语言仿真，保证算法没有问题；G）C仿真通过后对代码进行综合，转换成FPGA逻辑代码，然后再对综合后的代码进行仿真。H）仿真成功后导出视频缩放模块IP，之后就可在FPGA开发中使用该IP进行设计。
以上内容是结合具体的实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只限于这些说明。对于本申请所属技术领域的普通人员，在不脱离本申请发明构思的前提下，还可以做出若干简单替换。
Claims (7)
1.一种视频倍频的方法，其特征在于，包括以下步骤：
步骤一、视频采集模块采集原始视频信号并进行时钟域转换，以200MHZ的时钟将经过转化的视频数据输出给视频倍频模块；
步骤二、视频倍频模块将接收的所述视频数据以固定60HZ的帧率输出视频信号；
步骤三、视频输出模块接收视频倍频模块输出的信号，然后将其转换为标准VESA信号进行输出显示；
视频倍频模块的处理方法为：
1）在内存模块中开辟出两块内存区域，第一块内存区域记为A，第二块内存区域记录B；
2）视频倍频模块对输入的视频数据进行行列计数，控制模块根据帧号控制视频数据具体存入哪一块内存区域；
3）在视频倍频模块的控制下第一帧图像存入第一块内存区域A，第一帧图像存完后输出给控制模块一个有效信号，同时控制模块将下一帧图像存入第二块内存区域B，与此同时，控制模块向视频倍频模块输出有效信号，视频倍频模块检测到有效信号后开始不断从第一块内存区域A以60HZ帧率向视频输出模块输出视频信号；
当第二块内存区域B填满第二帧图像数据后，控制模块将下一帧图像存入第一块内存区域A，与此同时，控制模块向视频倍频模块输出有效信号，视频倍频模块检测到有效信号后开始不断从第二块内存区域B以60HZ帧率向视频输出模块输出视频信号；
当第二块内存区域B填满第二帧图像数据后，将第三帧视频信号存入第一内存区域A，如此重复就能实现任意帧率视频倍频至60HZ的功能。
2.根据权利要求1所述的视频倍频的方法，其特征在于，所述步骤一的具体过程为：FPGA根据VESA标准接口时序采集视频接收芯片输出的原始视频信号，通过一个FIFO模块缓存原始视频信号并进行时钟域转换，以200MHZ的时钟将数据输出视频倍频模块。
3.根据权利要求1所述的一种视频倍频的方法，其特征在于，所述视频采集模块接收外部视频数据。
4.根据权利要求1所述的一种视频倍频的方法，其特征在于，所述视频倍频模块可以接收任意帧率的视频源。
5.根据权利要求1所述的一种视频倍频的方法，其特征在于，所述视频倍频模块以固定60HZ帧率输出视频信号。
6.根据权利要求1所述的一种视频倍频的方法，其特征在于，所述视频倍频模块输入的最大分辨率为1920x1080。
7.根据权利要求1所述的一种视频倍频的方法，其特征在于，所述视频倍频模块可以直接用于FPGA开发平台上。
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