CN111669220A - RapidIO通信阻塞修复方法及*** - Google Patents

Abstract

本发明公开了一种RapidIO通信阻塞修复方法及***，本发明RapidIO通信阻塞修复方法包括向与第一节点进行RapidIO通信的第二节点发送复位控制符号，并监测端口初始化过程，当端口初始化过程完成后跳转执行下一步；令第一节点的***复位信号在预设数量的时钟内有效，并在所述预设数量的时钟内，与所述第二节点重新建立连接并复位第一节点的状态机；控制第一节点中所有与RapidIO通信相关的模块进行复位。本发明能有效解决RapidIO通信阻塞问题，当通信双方在通信过程中出现RapidIO通信中断场景时，自动恢复双方通信。

Description

RapidIO通信阻塞修复方法及***

技术领域

本发明涉及通信技术领域，具体涉及一种RapidIO通信阻塞修复方法及***。

背景技术

RapidIO是一种高性能、低引脚数、基于数据包交换的互连体系结构，是为满足和未来高性能嵌入式***需求而设计的一种开放式互连技术标准。随着通信技术的发展，RapidIO光纤通信技术已被广泛的应用于分布式嵌入式***中。但是，RapidIO光纤通信技术在通信进行过程中，容易出现由于通信链路问题而导致的RapidIO阻塞，从而丢失重要通信数据，造成损失。而且通信中断难以自动恢复，需要通过通信双方断电重新建立通信。

使用RapidIO通信的***的基本框架如图1所示，在使用现场可编程门阵列（FPGA，Field－Programmable Gate Array）通过RapidIO光纤通信过程中，有一些情况容易导致RapidIO阻塞，比如发送端与接收端在RapidIO通信过程中暂停通信，经过一段时间重新开始通信，以及RapidIO通信过程中光纤线受到强烈震动等。在通信过程中，一般发送端与接收端不会检测到通信过程已经受损或者中断。就算是接收端检测到数据传输存在问题，也无法告知发送端进行相应的补救操作。一旦出现以上RapidIO通信中断场景，通信将难以恢复且以错误的数据流继续进行或者彻底中断传输。

发明内容

本发明要解决的技术问题：针对现有技术的上述问题，提供一种RapidIO通信阻塞修复方法及***，本发明能够解决在通信过程中出现RapidIO通信中断场景时通信难以恢复且通信双方以错误的数据流继续进行或者彻底中断传输的问题。

为了解决上述技术问题，本发明采用的技术方案为：

一种RapidIO通信阻塞修复方法，详细实施步骤包括：

1）向与第一节点进行RapidIO通信的第二节点发送复位控制符号，并监测端口初始化过程，当端口初始化过程完成后跳转执行下一步；

2）令第一节点的***复位信号在预设数量的时钟内有效，并在所述预设数量的时钟内，与所述第二节点重新建立连接并复位第一节点的状态机；

3）控制第一节点中所有与RapidIO通信相关的模块进行复位。

可选地，步骤1）之前还包括监测用于指示RapidIO通信中断的状态信号的步骤，如果监测到用于指示RapidIO通信中断的状态信号有效则跳转执行步骤1）；且步骤3）执行完毕后继续执行所述监测用于指示RapidIO通信中断的状态信号的步骤。

可选地，所述用于指示RapidIO通信中断的状态信号为端口错误信号或者单通道模式信号。

可选地，步骤1）之前还包括在第一节点上电复位后跳转执行步骤1）的步骤。

可选地，步骤1）之前还包括在第一节点中监测逻辑电路的使能端，所述逻辑电路用于控制触发RapidIO通信阻塞修复，如果逻辑电路的使能端从使能状态转变为不使能状态时则跳转执行步骤1）。

可选地，步骤1）中发送复位控制符号之后还包括第二节点的下述处理步骤：

S1）第二节点检测物理层接收的复位控制符号，如果物理层接收到有效的复位控制符号则跳转执行下一步；

S2）令第二节点的***复位信号在预设数量的时钟内有效，在所述预设数量的时钟内，与所述第一节点重新建立连接并复位第二节点的状态机；

S3）控制第二节点中所有与RapidIO通信相关的模块进行复位。

可选地，所述第一节点、第二节点均为FPGA芯片。

此外，本发明还提供一种RapidIO通信阻塞修复***，包括进行RapidIO通信的第一节点和第二节点，所述第一节点和第二节点被编程或配置以执行所述RapidIO通信阻塞修复方法的步骤。

此外，本发明还提供一种RapidIO通信阻塞修复***，包括进行RapidIO通信的第一节点和第二节点，所述第一节点和第二节点的存储器中存储有被编程或配置以执行所述RapidIO通信阻塞修复方法的程序固件。

此外，本发明还提供一种计算机可读存储介质，该计算机可读存储介质中存储有被编程或配置以执行所述RapidIO通信阻塞修复方法的计算机程序。

和现有技术相比，本发明的上述方案至少有如下的有益效果：当作为RapidIO通信的发送端的FPGA芯片监测到自身用于指示RapidIO通信中断的状态信号有效时，表明该FPGA芯片与其通信对端的RapidIO通信中断，此时该FPGA芯片通过向对端发送复位控制符号，使对端执行复位流程，同时在监测到自身端口初始化过程完成时，令***复位信号在预设数量的时钟内有效，与对端重新建立连接并复位自身的状态机以及与RapidIO通信相关的其他模块，完成自身的复位流程。其中，当FPGA芯片与其对端均完成复位后，双方通信过程可以重新开始，双方通信得以恢复，从而达到有效解决RapidIO通信阻塞问题的效果。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1是目前使用RapidIO通信的***基本框架图。

图2是本发明实施例方法的基本流程图。

图3是本发明实施例方法的完整流程图。

具体实施方式

下文将以进行RapidIO通信的两个FPGA芯片（第一节点、第二节点均为FPGA芯片）为例，对本发明RapidIO通信阻塞修复方法及***进行进一步的详细说明。需要说明的是，本发明RapidIO通信阻塞修复方法及***并不局限于FPGA芯片，还可以适用于其它进行RapidIO通信的芯片，在此不再赘述。下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本实施例RapidIO通信阻塞修复方法的详细实施步骤包括：

1）向与第一节点进行RapidIO通信的第二节点发送复位控制符号，并监测端口初始化过程，当端口初始化过程完成后跳转执行下一步；需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。从发送复位控制符号的角度，第一节点可称为发送端、第二节点可称为接收端；每一个节点都可以作为第一节点主动向第二节点发送复位控制符号并完成自身的RapidIO通信阻塞修复，每一个节点也可以被动根据接收的复位控制符号来完成自身的RapidIO通信阻塞修复；

2）令第一节点的***复位信号在预设数量的时钟内有效，并在所述预设数量的时钟内，与所述第二节点重新建立连接并复位第一节点的状态机；

3）控制第一节点中所有与RapidIO通信相关的模块进行复位。

本实施例步骤1）中，由于RapidIO控制器IP核接口有一些控制信号可以通知***进行RapidIO通信复位，比如说物理层链路复位信号（phy_link_reset）。因而上述步骤1）的具体实现方式可以为：通过令所述FPGA芯片的物理层链路复位信号有效，向与所述FPGA芯片进行RapidIO通信的对端发送复位控制符号，并监测端口初始化过程。其中，phy_link_reset为RapidIO控制器IP核的一个输入端口。作为一个示例，可通过所述FPGA芯片的控制器物理层使用光纤向与所述FPGA芯片进行RapidIO通信的对端发送复位控制符号，并监测端口初始化过程。需要说明的是，上述FPGA芯片可以理解成是RapidIO通信的发送端，而其对端（也可以为一FPGA芯片）为RapidIO通信的接收端。此处FPGA芯片向对端发送复位控制符号是为了通知对端开始复位过程，以便通信双方同时开始复位过程，确保通信的恢复。

本实施例步骤2）中，当端口初始化过程完成时，令所述FPGA芯片的***复位信号在预设数量的时钟内有效，在所述预设数量的时钟内，与所述对端重新建立连接并复位所述FPGA芯片的状态机。其中，在端口初始化过程完成后（如端口初始化完成信号port_initailized被拉低后），FPGA芯片会令***复位（sys_rst）信号在预设数量的时钟内有效，该预设数量可根据实际需要进行设定，***复位（sys_rst）为RapidIO控制器IP核的一个输入端口。由于RapidIO控制器IP核有多个时钟域，***复位（sys_rst）信号有效时通过复位子模块会产生多个复位信号输出，以满足各个时钟域的时序需求，以保证整个FPGA芯片能正常复位。其中，port_initailized为RapidIO控制器IP核的一个输出端口。

本实施例步骤3）中，与RapidIO通信相关的模块包括编码模块、解码模块、先进先出数据存储、缓冲器（FIFO，First In First Out）等，以保证后续双方通信传输逻辑不出现错误。

参见图2，本实施例在步骤1）之前还包括监测用于指示RapidIO通信中断的状态信号的步骤，如果监测到用于指示RapidIO通信中断的状态信号有效则跳转执行步骤1）；且步骤3）执行完毕后继续执行所述监测用于指示RapidIO通信中断的状态信号的步骤。

如图3所示，步骤1）之前还包括在第一节点上电复位后跳转执行步骤1）的步骤。参见图3可知，在第一节点上电复位后需要执行一次步骤1）～步骤3）以修复RapidIO通信阻塞；然后就会持续监测用于指示RapidIO通信中断的状态信号，一旦监测到用于指示RapidIO通信中断的状态信号有效则跳转执行步骤1）～步骤3）修复RapidIO通信阻塞；且步骤3）执行完毕后会继续执行前述监测用于指示RapidIO通信中断的状态信号的步骤以确保能够持续可能发生的修复RapidIO通信阻塞。

本实施例中，前述用于指示RapidIO通信中断的状态信号为端口错误信号（port_error）或者单通道模式信号（mode_1x），此外还可以为其他可指示RapidIO通信异常的信号。因为RapidIO控制器知识产权（IP）核接口在RapidIO通信中断时，会有相应的错误提示。比如port_error口，有效时表示RapidIO通信接口进入到了一个不可修复的错误状态。或者在使用多光纤高速率通信的***中，mode_1x表示链路由于某种原因而进入到了单通道通信（1x）状态，传输速度降低到了一根光纤的承载能力，显然也是进入到了错误状态。其中，IP核接口为参数可修改的数字电路功能模块的接口，port_error和mode_1x均为RapidIO控制器IP核的一个输出端口，上述IP核优选为Xilinx公司的IP核。

在本发明的实施例中，在实际使用场景中，除在通信过程中暂停通信，经过一段时间重新开始通信；以及RapidIO通信过程中光纤线受到强烈震动等情况以外，还存在其他情况造成的RapidIO阻塞。比如发送端与接收端在RapidIO通信过程中单端断电或重启情况，以及RapidIO所有设备上电就无法建立通信的情况，即，参与RapidIO通信的FPGA芯片需要上电的情况。针对这种情况，需要在发送端与接收端设置相同的逻辑电路（该逻辑电路可采用现有的逻辑电路结构），使得两者在上电时都可以作为复位控制符号的主动发送端，并且都可以作为被动端响应复位握手操作（即向主动发送端反馈用于指示接收到复位控制符号的响应消息）。本实施例中，步骤1）之前还包括在第一节点中监测逻辑电路的使能端，所述逻辑电路用于控制触发RapidIO通信阻塞修复，如果逻辑电路的使能端从使能状态转变为不使能状态时则跳转执行步骤1）。

值得一提的是，在本发明的实施例中，当作为RapidIO通信的发送端的FPGA芯片监测到自身用于指示RapidIO通信中断的状态信号有效时，表明该FPGA芯片与其通信对端的RapidIO通信中断，此时该FPGA芯片通过向对端发送复位控制符号，使对端执行复位流程，同时在监测到自身端口初始化过程完成时，令***复位信号在预设数量的时钟内有效，与对端重新建立连接并复位自身的状态机以及与RapidIO通信相关的其他模块，完成自身的复位流程。其中，当FPGA芯片与其对端均完成复位后，双方通信过程可以重新开始，双方通信得以恢复，从而达到有效解决RapidIO通信阻塞问题的效果。需要说明的是，针对RapidIO通信过程中暂停通信，经过一段时间重新开始通信这种情况，需要在通信过程刚刚暂停的时刻，发送端会利用内部逻辑启动复位机制。针对RapidIO通信过程中光纤线受到强烈震动而不能通信的情况，发送端会监测到用于指示RapidIO通信中断的状态信号有效。

在本实施例中，对端作为上述FPGA芯片的接收端，在接收到复位控制符号后，该接收端会检测到自身的物理层接收到复位控制符号有效，然后与发送端FPGA芯片同步开始执行复位过程。需要说明的是，该接收端的复位过程与发送端FPGA芯片的复位过程相同。即，接收端令该接收端的***复位信号在预设数量的时钟内有效，在所述预设数量的时钟内，与发送端重新建立连接并复位该接收端的状态机以及该接收端中所有与RapidIO通信相关的其他模块（如解码模块、FIFO等），从而保证后续双方通信传输逻辑不出现错误。其中，phy_rcvd_link_reset为RapidIO控制器IP核的一个输出端口。本实施例中步骤1）中发送复位控制符号之后还包括第二节点的下述处理步骤：

S1）第二节点检测物理层接收的复位控制符号，如果物理层接收到有效的复位控制符号则跳转执行下一步；

S2）令第二节点的***复位信号在预设数量的时钟内有效，在所述预设数量的时钟内，与所述第一节点重新建立连接并复位第二节点的状态机；

S3）控制第二节点中所有与RapidIO通信相关的模块进行复位。

此外，本实施例还提供一种RapidIO通信阻塞修复***，包括进行RapidIO通信的第一节点和第二节点，所述第一节点和第二节点被编程或配置以执行前述RapidIO通信阻塞修复方法的步骤。

此外，本实施例还提供一种RapidIO通信阻塞修复***，包括进行RapidIO通信的第一节点和第二节点，所述第一节点和第二节点的存储器中存储有被编程或配置以执行前述RapidIO通信阻塞修复方法的程序固件。

此外，本实施例还提供一种计算机可读存储介质，该计算机可读存储介质中存储有被编程或配置以执行所述RapidIO通信阻塞修复方法的计算机程序。

本领域内的技术人员应明白，本申请的实施例可提供为方法、***、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。本申请是参照根据本申请实施例的方法、设备（***）、和计算机程序产品的流程图和／的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (10)

1.一种RapidIO通信阻塞修复方法，其特征在于，详细实施步骤包括：

1）向与第一节点进行RapidIO通信的第二节点发送复位控制符号，并监测端口初始化过程，当端口初始化过程完成后跳转执行下一步；

2）令第一节点的***复位信号在预设数量的时钟内有效，并在所述预设数量的时钟内，与所述第二节点重新建立连接并复位第一节点的状态机；

3）控制第一节点中所有与RapidIO通信相关的模块进行复位。

2.根据权利要求1所述的RapidIO通信阻塞修复方法，其特征在于，步骤1）之前还包括监测用于指示RapidIO通信中断的状态信号的步骤，如果监测到用于指示RapidIO通信中断的状态信号有效则跳转执行步骤1）；且步骤3）执行完毕后继续执行所述监测用于指示RapidIO通信中断的状态信号的步骤。

3.根据权利要求2所述的RapidIO通信阻塞修复方法，其特征在于，所述用于指示RapidIO通信中断的状态信号为端口错误信号或者单通道模式信号。

4.根据权利要求1所述的RapidIO通信阻塞修复方法，其特征在于，步骤1）之前还包括在第一节点上电复位后跳转执行步骤1）的步骤。

5.根据权利要求1所述的RapidIO通信阻塞修复方法，其特征在于，步骤1）之前还包括在第一节点中监测逻辑电路的使能端，所述逻辑电路用于控制触发RapidIO通信阻塞修复，如果逻辑电路的使能端从使能状态转变为不使能状态时则跳转执行步骤1）。

6.根据权利要求1所述的RapidIO通信阻塞修复方法，其特征在于，步骤1）中发送复位控制符号之后还包括第二节点的下述处理步骤：

S1）第二节点检测物理层接收的复位控制符号，如果物理层接收到有效的复位控制符号则跳转执行下一步；

S2）令第二节点的***复位信号在预设数量的时钟内有效，在所述预设数量的时钟内，与所述第一节点重新建立连接并复位第二节点的状态机；

S3）控制第二节点中所有与RapidIO通信相关的模块进行复位。

7.根据权利要求1所述的RapidIO通信阻塞修复方法，其特征在于，所述第一节点、第二节点均为FPGA芯片。

8.一种RapidIO通信阻塞修复***，包括进行RapidIO通信的第一节点和第二节点，其特征在于，所述第一节点和第二节点被编程或配置以执行权利要求1～7中任意一项所述RapidIO通信阻塞修复方法的步骤。

9.一种RapidIO通信阻塞修复***，包括进行RapidIO通信的第一节点和第二节点，其特征在于，所述第一节点和第二节点的存储器中存储有被编程或配置以执行权利要求1～7中任意一项所述RapidIO通信阻塞修复方法的程序固件。

10.一种计算机可读存储介质，其特征在于，该计算机可读存储介质中存储有被编程或配置以执行权利要求1～7中任意一项所述RapidIO通信阻塞修复方法的计算机程序。

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