CN111669130B - 一种运算放大器输入失调电压的自动消除电路 - Google Patents

Abstract

本发明涉及一种运算放大器输入失调电压的自动消除电路，包括：第一控制模块、第二控制模块、第一电流源模块、第二电流源模块和运算放大器模块，其中，第一控制模块根据运算放大器模块的输出信号产生第一控制信号；第二控制模块根据运算放大器模块的输出信号产生第二控制信号；第一电流源模块和第二电流源模块根据第二控制信号产生电流信号；运算放大器模块根据电流信号实现输入失调电压的消除，根据第一控制信号实现在失调消除模式与工作模式之间的切换。本发明的自动消除电路在消除失调电压的同时并不会对运算放大器的工作状态产生影响。

Description

一种运算放大器输入失调电压的自动消除电路

技术领域

本发明属于集成电路技术领域，具体涉及一种运算放大器输入失调电压的自动消除电路。

背景技术

运算放大器作为模拟集成电路的关键电路单元，被广泛应用于A/D(模拟/数字)转换器和D/A(数字/模拟)转换器，用来实现电路驱动和模数转换等功能。在某些测试测量等应用领域，A/D或D/A转换器的增益误差和失调误差静态参数是非常重要的性能指标。例如，时域交织模数转换器通过各通道转换器在时域轮流实现对输入信号的采样来实现转换器高采样率的设计目标，但是各个通道转换器增益误差和失调误差之间的失配将导致信号频谱中出现谐波，从而降低时域交织模数转换器的信噪失真比(SNDR)和无杂散动态范围(SFDR)。

在驱动器设计中，运算放大器的输入失调电压是导致A/D转换器或D/A转换器的增益误差或失调误差的重要因素之一，因此消除运算放大器的输入失调电压对提高时域交织模数转换器的动态性能而言至关重要。在电路设计过程中，通常采取在版图布局时最大限制地实现晶体管的匹配，或者是优化晶体管的尺寸的措施，尽量减小运算放大器的输入失调电压，但在通常情况下，放大器输入失调电压在采取上述措施后仍然无法被充分消除。因此，需要设计一种运算放大器输入失调电压的自动消除电路。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种运算放大器输入失调电压的自动消除电路。本发明要解决的技术问题通过以下技术方案实现：

本发明提供了一种运算放大器输入失调电压的自动消除电路，其特征在于，包括：第一控制模块、第二控制模块、第一电流源模块、第二电流源模块和运算放大器模块，其中，

所述第一控制模块根据所述运算放大器模块的输出信号产生第一控制信号；

所述第二控制模块根据所述运算放大器模块的输出信号产生第二控制信号；

所述第一电流源模块和所述第二电流源模块根据所述第二控制信号产生电流信号；

所述运算放大器模块根据所述电流信号实现输入失调电压的消除，根据所述第一控制信号实现在失调消除模式与工作模式之间的切换。

在本发明的一个实施例中，所述第一控制模块包括D触发器、异或门和控制单元，其中，

所述D触发器的时钟端接收时钟信号，输入端连接所述运算放大器模块的输出端，输出端连接所述异或门的第一输入端；

所述异或门的第二输入端连接所述运算放大器模块的输出端，输出端连接所述控制单元的输入端；

所述控制单元的输出端连接所述运算放大器模块的控制信号输入端，用于根据所述异或门的输出信号产生所述第一控制信号。

在本发明的一个实施例中，所述控制单元包括并联的四组控制电路，其中，第一控制电路和第二控制电路均包括两个串联的反向器，第三控制电路和第四控制电路均包括三个串联的反向器。

在本发明的一个实施例中，所述第二控制模块包括D触发器阵列和判断单元，其中，

所述D触发器阵列包括串接的若干D触发器，所述D触发器阵列中第一个D触发器的输入端连接所述运算放大器模块的输出端，所述D触发器阵列中每一个D触发器的时钟端接收时钟信号，输出端连接所述判断单元；

所述判断单元的输入端连接所述运算放大器模块的输出端，输出端分别连接所述第一电流源模块和所述第二电流源模块的输入端。

在本发明的一个实施例中，所述判断单元包括若干判断电路，其中，第一个判断电路的输入端连接所述运算放大器模块的输出端，其余所述判断电路的输入端与所述若干D触发器的输出端一一对应连接；

所述判断电路包括两个串接的反相器，其中，第一个所述反相器的输出端连接所述第一电流源模块的输入端，第二个所述反相器的输出端连接所述第二电流源模块的输入端。

在本发明的一个实施例中，所述第一电流源模块包括并联的若干第一电流源电路，所述第一电流源电路包括第一MOS管和第一电流源，其中，

所述第一MOS管的栅极连接所述第二控制模块的输出端，漏极连接所述运算放大器模块的第一电流信号输入端；

所述第一电流源串接在所述第一MOS管的源极和接地端之间。

在本发明的一个实施例中，所述第二电流源模块包括并联的若干第二电流源电路，所述第二电流源电路包括第二MOS管和第二电流源，其中，

所述第二MOS管的栅极连接所述第二控制模块的输出端，漏极连接所述运算放大器模块的第二电流信号输入端；

所述第二电流源串接在所述第二MOS管的源极和接地端之间。

在本发明的一个实施例中，所述运算放大器模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一开关管、第二开关管、第三开关管和第四开关管，其中，

所述第一PMOS管的栅极连接第一偏置电压端、源极连接电源电压端、漏极分别连接所述第二PMOS管的源极和所述第三PMOS管的源极；

所述第二PMOS管的漏极连接所述第一电流源模块的输出端，栅极与所述运算放大器模块的第一输入端之间串接所述第一开关管；

所述第三PMOS管的漏极连接所述第二电流源模块的输出端，栅极与所述运算放大器模块的第二输入端之间串接所述第二开关管；

所述第四PMOS管的源极连接所述电源电压端，漏极连接所述第六PMOS管的源极，栅极连接所述第五PMOS管的栅极；

所述第五PMOS管的源极连接所述电源电压端，漏极连接所述第七PMOS管的源极；

所述第六PMOS管的栅极连接第二偏置电压端，漏极分别连接所述第一NMOS管的漏极和所述第四PMOS管的栅极；

所述第七PMOS管的栅极连接所述第二偏置电压端，漏极分别连接所述第二NMOS管的漏极、所述第一控制模块的输入端和所述第二控制模块的输入端；

所述第一NMOS管的栅极连接第三偏置电压端，源极分别连接所述第三PMOS管的漏极和所述第三NMOS管的漏极；

所述第二NMOS管的栅极连接所述第三偏置电压端，源极分别连接所述第二PMOS管的漏极和所述第四NMOS管的漏极；

所述第三NMOS管的栅极连接第四偏置电压端，源极连接接地端；

所述第四NMOS管的栅极连接所述第四偏置电压端，源极连接所述接地端；

所述第三开关管串接在所述第二PMOS管的栅极与共模输入电压端之间；

所述第四开关管串接在所述第三PMOS管的栅极与所述共模输入电压端之间。

与现有技术相比，本发明的有益效果在于：

本发明的运算放大器输入失调电压的自动消除电路，在运算放大器上电后首先通过第一控制模块使所述运算放大器进入失调消除模式，然后通过第二控制模块控制第一电流源模块和第二电流源模块对所述运算放大器模块的失调电压进行消除，当失调电压消除后，通过第一控制模块使所述运算放大器进入工作模式，而且本发明的自动消除电路在消除失调电压的同时并不会对运算放大器的工作状态产生影响。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是本发明实施例提供的一种运算放大器输入失调电压的自动消除电路的模块示意图；

图2是本发明实施例提供的一种运算放大器输入失调电压的自动消除电路的结构示意图；

图3是本发明实施例提供的一种控制单元的结构示意图；

图4是本发明实施例提供的一种判断单元的结构示意图；

图5是本发明实施例提供的一种运算放大器输入失调电压的自动消除电路工作在失调消除模式时的输入电压示意图。

具体实施方式

为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种运算放大器输入失调电压的自动消除电路进行详细说明。

有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。

实施例一

请参见图1，图1是本发明实施例提供的一种运算放大器输入失调电压的自动消除电路的模块示意图，如图所示，本实施例的运算放大器输入失调电压的自动消除电路，包括第一控制模块1、第二控制模块2、第一电流源模块3、第二电流源模块4和运算放大器模块5，其中，第一控制模块1根据运算放大器模块5的输出信号产生第一控制信号；第二控制模块2根据运算放大器模块5的输出信号产生第二控制信号；第一电流源模块3和第二电流源模块4根据所述第二控制信号产生电流信号；运算放大器模块5根据所述电流信号实现输入失调电压的消除，根据所述第一控制信号实现在失调消除模式与工作模式之间的切换。

本实施例的运算放大器输入失调电压的自动消除电路，在运算放大器上电后，第一控制模块1根据运算放大器模块5的输出信号产生第一控制信号，运算放大器模块5根据接收的所述第一控制信号进入失调消除模式，断开其第一输入端与第二输入端的信号输入，同时，第二控制模块2根据运算放大器模块5的输出信号产生第二控制信号，第一电流源模块3和第二电流源模块4根据所述第二控制信号产生电流信号，并将其输入至运算放大器模块5，运算放大器模块5根据所述电流信号实现输入失调电压的消除，当失调电压消除后，第一控制模块1根据运算放大器模块5的输出信号产生的第一控制信号发生反转，随后，运算放大器模块5根据反转后的所述第一控制信号进入工作模式，连通其第一输入端与第二输入端的信号输入，进入工作状态，以上完成运算放大器输入失调电压的自动消除。而且本实施例的自动消除电路在消除失调电压的同时并不会对运算放大器的工作状态产生影响。

进一步地，对本实施例的运算放大器输入失调电压的自动消除电路的电路结构进行具体说明。请参见图2，图2是本发明实施例提供的一种运算放大器输入失调电压的自动消除电路的结构示意图。如图所示，第一控制模块1包括D触发器D0、异或门XOR和控制单元101，其中，D触发器D0的时钟端接收时钟信号CLK，输入端连接运算放大器模块5的输出端，输出端连接异或门XOR的第一输入端；异或门XOR的第二输入端连接运算放大器模块5的输出端，输出端连接控制单元101的输入端；控制单元101的输出端连接运算放大器模块5的控制信号输入端，用于根据异或门XOR的输出信号产生所述第一控制信号。

具体地，请结合参见图3，图3是本发明实施例提供的一种控制单元的结构示意图，如图所示，控制单元101包括并联的四组控制电路，其中，第一控制电路l₁和第二控制电路l₂均包括两个串联的反向器(I₁和I₂，I₃和I₄)，第三控制电路l₃和第四控制电路l₄均包括三个串联的反向器(I₅、I₆和I₇，I₈、I₉和I₁₀)。

进一步地，第二控制模块2包括D触发器阵列201和判断单元202，其中，D触发器阵列201包括串接的若干D触发器(D1，D2，D3，…，Dm)，D触发器阵列201中第一个D触发器的输入端连接运算放大器模块5的输出端，D触发器阵列201中每一个D触发器的时钟端接收时钟信号CLK，输出端连接判断单元202；判断单元202的输入端连接运算放大器模块5的输出端，输出端分别连接第一电流源模块3和第二电流源模块4的输入端。

具体地，请参见图4，图4是本发明实施例提供的一种判断单元的结构示意图，如图所示，判断单元202包括若干判断电路c，其中，第一个判断电路c的输入端连接运算放大器模块5的输出端，其余判断电路c的输入端与若干D触发器(D1，D2，D3，…，Dm)的输出端一一对应连接；判断电路c包括两个串接的反相器(I₁₁和I₁₂)，其中，第一个反相器I₁₁的输出端连接第一电流源模块3的输入端，第二个反相器I₁₂的输出端连接第二电流源模块4的输入端。

进一步地，第一电流源模块3包括并联的若干第一电流源电路，若干第一电流源电路的输入端与若干判断电路c的输出端一一对应连接，所述第一电流源电路包括第一MOS管M₁和第一电流源I₁，其中，第一MOS管M₁的栅极连接判断电路c的第一个反相器I₁₁的输出端，漏极连接运算放大器模块5的第一电流信号输入端；第一电流源I₁串接在第一MOS管M₁的源极和接地端GND之间。第二电流源模块4包括并联的若干第二电流源电路，若干第二电流源电路的输入端与若干判断电路c的输出端一一对应连接，所述第二电流源电路包括第二MOS管M₂和第二电流源I₂，其中，第二MOS管M₂的栅极连接判断电路c的第二个反相器I₁₂的输出端，漏极连接运算放大器模块5的第二电流信号输入端；第二电流源I₂串接在第二MOS管M₂的源极和接地端GND之间。

进一步地，运算放大器模块5包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一开关管K1、第二开关管K2、第三开关管K3和第四开关管K4。

其中，第一PMOS管MP1的栅极连接第一偏置电压端V_bias1、源极连接电源电压端V_DD、漏极分别连接第二PMOS管MP2的源极和第三PMOS管MP3的源极。第二PMOS管MP2的漏极作为第一电流信号输入端连接若干第一MOS管M₁的漏极，栅极与运算放大器模块5的第一输入端VN之间串接第一开关管K1，第一开关管K1与第一控制电路l₁输出端连接。第三PMOS管MP3的漏极作为第二电流信号输入端连接若干第二MOS管M₂的漏极，栅极与运算放大器模块5的第二输入端VP之间串接第二开关管K2，第二开关管K2与第二控制电路l₂输出端连接。

第四PMOS管MP4的源极连接电源电压端V_DD，漏极连接第六PMOS管MP6的源极，栅极连接第五PMOS管MP5的栅极；第五PMOS管MP5的源极连接电源电压端V_DD，漏极连接第七PMOS管MP7的源极；第六PMOS管MP6的栅极连接第二偏置电压端V_bias2，漏极分别连接第一NMOS管MN1的漏极和第四PMOS管MP4的栅极；第七PMOS管MP7的栅极连接第二偏置电压端V_bias2，漏极连接第二NMOS管MN2的漏极，第七PMOS管MP7的漏极作为运算放大器模块5的输出端分别连接D触发器D0的输入端、异或门XOR的第二输入端、D触发器阵列201的第一个D触发器D1的输入端以及判断单元202的第一个判断电路c的输入端。

第一NMOS管MN1的栅极连接第三偏置电压端V_bias3，源极分别连接第三PMOS管MP3的漏极和第三NMOS管MN3的漏极；第二NMOS管MN2的栅极连接第三偏置电压端V_bias3，源极分别连接第二PMOS管MP2的漏极和第四NMOS管MN4的漏极；第三NMOS管MN3的栅极连接第四偏置电压端V_bias4，源极连接接地端GND；第四NMOS管MN4的栅极连接第四偏置电压端V_bias4，源极连接接地端GND。第三开关管K3串接在第二PMOS管MP2的栅极与共模输入电压端VCM之间，第三开关管K3与第三控制电路l₃输出端连接；第四开关管K4串接在第三PMOS管MP3的栅极与共模输入电压端VCM之间，第四开关管K4与第四控制电路l₄输出端连接。

实施例二

本实施例对实施例一中的运算放大器输入失调电压的自动消除电路的工作原理进行具体说明，本实施例的运算放大器输入失调电压的自动消除电路包括失调消除(Offset-Cancelling，OC)模式和正常工作(Normal-Operation，NO)模式，在进入NO模式之前，首先需要在OC模式下完成对运算放大器模块5的输入失调电压的后台消除。

在OC模式下，第一开关K1和第二开关K2关断，同时，第三开关K3和第四开关K4导通，差分输入对管第二PMOS管MP2和第三PMOS管MP3的栅极电压接至共模输入电压端VCM。此时，运算放大器模块5工作在开环电路状态下。由于第二PMOS管MP2和第三PMOS管MP3之间存在阈值失调和尺寸失配，第二PMOS管MP2和第三PMOS管MP3的跨导将不相同，那么，流经第二PMOS管MP2的静态电流I_a和流经第三PMOS管MP3的静态电流I_b将不相同。本实施例通过第一电流源模块3和第二电流源模块4实现对I_a和I_b的动态调整，从而保证在OC模式结束时刻电流I_a与电流I_b相等，从而实现消除输入失调电压的目的。

具体地，请参见图5，图5是本发明实施例提供的一种运算放大器输入失调电压的自动消除电路工作在失调消除模式时的输入电压示意图。如图所示，在OC模式下，假设I_a<I_b成立，且第二PMOS管MP2的跨导小于第三PMOS管MP3的跨导。此时，运算放大器模块5的输出电压VOUT将为逻辑低电平，即VOUT＝“0”。经过时钟信号CLK一个触发沿的作用后，D触发器D0输出VOUTD的信号为逻辑低电平，VOUT和VOUTD为异或门XOR的两个输入信号，由于VOUT和VOUTD都是逻辑低电平，所以异或门XOR的输出信号END也为逻辑低电平。END信号通过控制单元101输出后，控制第一开关K1和第二开关K2关断，第三开关K3和第四开关K4导通。

此时，第二控制模块2根据当前输出电压VOUT的结果对KP1和KN1的赋值。因为VOUT＝“0”，赋值结果为KN1＝“1”，KP1＝“0”，第一电流源模块3根据接收的信号KN1，对流经第二PMOS管MP2的静态电流I_a进行动态调整，随后，运算放大器基于静态电流I_a和I_b的调整结果，重新判决输出电压VOUT的逻辑电平。如果输出电压VOUT仍然为逻辑低电平，那么说明当前静态电流I_a和I_b的调整结果不足以实现对输入失调电压VOS的消除，需要进一步增大电流差(I_a-I_b)，所以，在下一个时钟信号CLK触发沿到来后，第二控制模块2将完成对KP2和KN2的赋值，赋值结果为KN2＝“1”，KP2＝“0”。反之，如果基于静态电流I_a和I_b的调整结果得到更新后的输出电压VOUT的逻辑电平由低电平翻转为高电平时，说明当前电流差(I_a-I_b)已经完成对输入失调电压VOS的消除，那么，在下一个时钟信号CLK触发沿到来后，由于VOUT＝“1”，VOUTD＝“0”，则END信号由低电平翻转为高电平，END信号通过控制单元101输出后，控制第一开关K1和第二开关K2导通，第三开关K3和第四开关K4关断，此时，运算放大器模块5进入NO模式。

本实施例的运算放大器输入失调电压的自动消除电路在消除失调电压的同时并不会对运算放大器的工作状态产生影响。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (7)

1.一种运算放大器输入失调电压的自动消除电路，其特征在于，包括：第一控制模块(1)、第二控制模块(2)、第一电流源模块(3)、第二电流源模块(4)和运算放大器模块(5)，其中，

所述第一控制模块(1)根据所述运算放大器模块(5)的输出信号产生第一控制信号；

所述第二控制模块(2)根据所述运算放大器模块(5)的输出信号产生第二控制信号；

所述第一电流源模块(3)和所述第二电流源模块(4)根据所述第二控制信号产生电流信号；

所述运算放大器模块(5)根据所述电流信号实现输入失调电压的消除，根据所述第一控制信号实现在失调消除模式与工作模式之间的切换；

其中，所述第一控制模块(1)包括D触发器(D0)、异或门(XOR)和控制单元(101)，其中，

所述D触发器(D0)的时钟端接收时钟信号(CLK)，输入端连接所述运算放大器模块(5)的输出端，输出端连接所述异或门(XOR)的第一输入端；

所述异或门(XOR)的第二输入端连接所述运算放大器模块(5)的输出端，输出端连接所述控制单元(101)的输入端；

所述控制单元(101)的输出端连接所述运算放大器模块(5)的控制信号输入端，用于根据所述异或门(XOR)的输出信号产生所述第一控制信号。

2.根据权利要求1所述的运算放大器输入失调电压的自动消除电路，其特征在于，所述控制单元(101)包括并联的四组控制电路，其中，第一控制电路(l₁)和第二控制电路(l₂)均包括两个串联的反向器，第三控制电路(l₃)和第四控制电路(l₄)均包括三个串联的反向器。

3.根据权利要求1所述的运算放大器输入失调电压的自动消除电路，其特征在于，所述第二控制模块(2)包括D触发器阵列(201)和判断单元(202)，其中，

所述D触发器阵列(201)包括串接的若干D触发器，所述D触发器阵列(201)中第一个D触发器的输入端连接所述运算放大器模块(5)的输出端，所述D触发器阵列(201)中每一个D触发器的时钟端接收时钟信号(CLK)，输出端连接所述判断单元(202)；

所述判断单元(202)的输入端连接所述运算放大器模块(5)的输出端，输出端分别连接所述第一电流源模块(3)和所述第二电流源模块(4)的输入端。

4.根据权利要求3所述的运算放大器输入失调电压的自动消除电路，其特征在于，所述判断单元(202)包括若干判断电路(c)，其中，第一个判断电路(c)的输入端连接所述运算放大器模块(5)的输出端，其余所述判断电路(c)的输入端与所述若干D触发器的输出端一一对应连接；

所述判断电路(c)包括两个串接的反相器，其中，第一个所述反相器的输出端连接所述第一电流源模块(3)的输入端，第二个所述反相器的输出端连接所述第二电流源模块(4)的输入端。

5.根据权利要求1所述的运算放大器输入失调电压的自动消除电路，其特征在于，所述第一电流源模块(3)包括并联的若干第一电流源电路，所述第一电流源电路包括第一MOS管(M₁)和第一电流源(I₁)，其中，

所述第一MOS管(M₁)的栅极连接所述第二控制模块(2)的输出端，漏极连接所述运算放大器模块(5)的第一电流信号输入端；

所述第一电流源(I₁)串接在所述第一MOS管(M₁)的源极和接地端(GND)之间。

6.根据权利要求1所述的运算放大器输入失调电压的自动消除电路，其特征在于，所述第二电流源模块(4)包括并联的若干第二电流源电路，所述第二电流源电路包括第二MOS管(M₂)和第二电流源(I₂)，其中，

所述第二MOS管(M₂)的栅极连接所述第二控制模块(2)的输出端，漏极连接所述运算放大器模块(5)的第二电流信号输入端；

所述第二电流源(I₂)串接在所述第二MOS管(M₂)的源极和接地端(GND)之间。

7.根据权利要求1所述的运算放大器输入失调电压的自动消除电路，其特征在于，所述运算放大器模块(5)包括第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第一开关管(K1)、第二开关管(K2)、第三开关管(K3)和第四开关管(K4)，其中，

所述第一PMOS管(MP1)的栅极连接第一偏置电压端(V_bias1)、源极连接电源电压端(V_DD)、漏极分别连接所述第二PMOS管(MP2)的源极和所述第三PMOS管(MP3)的源极；

所述第二PMOS管(MP2)的漏极连接所述第一电流源模块(3)的输出端，栅极与所述运算放大器模块(5)的第一输入端(VN)之间串接所述第一开关管(K1)；

所述第三PMOS管(MP3)的漏极连接所述第二电流源模块(4)的输出端，栅极与所述运算放大器模块(5)的第二输入端(VP)之间串接所述第二开关管(K2)；

所述第四PMOS管(MP4)的源极连接所述电源电压端(V_DD)，漏极连接所述第六PMOS管(MP6)的源极，栅极连接所述第五PMOS管(MP5)的栅极；

所述第五PMOS管(MP5)的源极连接所述电源电压端(V_DD)，漏极连接所述第七PMOS管(MP7)的源极；

所述第六PMOS管(MP6)的栅极连接第二偏置电压端(V_bias2)，漏极分别连接所述第一NMOS管(MN1)的漏极和所述第四PMOS管(MP4)的栅极；

所述第七PMOS管(MP7)的栅极连接所述第二偏置电压端(V_bias2)，漏极分别连接所述第二NMOS管(MN2)的漏极、所述第一控制模块(1)的输入端和所述第二控制模块(2)的输入端；

所述第一NMOS管(MN1)的栅极连接第三偏置电压端(V_bias3)，源极分别连接所述第三PMOS管(MP3)的漏极和所述第三NMOS管(MN3)的漏极；

所述第二NMOS管(MN2)的栅极连接所述第三偏置电压端(V_bias3)，源极分别连接所述第二PMOS管(MP2)的漏极和所述第四NMOS管(MN4)的漏极；

所述第三NMOS管(MN3)的栅极连接第四偏置电压端(V_bias4)，源极连接接地端(GND)；

所述第四NMOS管(MN4)的栅极连接所述第四偏置电压端(V_bias4)，源极连接所述接地端(GND)；

所述第三开关管(K3)串接在所述第二PMOS管(MP2)的栅极与共模输入电压端(VCM)之间；

所述第四开关管(K4)串接在所述第三PMOS管(MP3)的栅极与所述共模输入电压端(VCM)之间。

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