CN111667874A - 测试*** - Google Patents

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

一种测试***，包含：存储器测试电路、存储器、输入逻辑电路、旁通电路、输出逻辑电路及暂存器。暂存器运行为存储器测试电路及输出逻辑电路的管线暂存器。于第一测试模式，由存储器测试电路传送第一测试信号至存储器，以由存储器输出存储器输出测试信号至暂存器后进一步传送至存储器测试电路或输出逻辑电路进行测试。

Description

测试***
技术领域
本发明涉及一种测试技术，且特别涉及一种测试***。
背景技术
传统上，在测试内嵌式静态随机存取存储器(embedded static random accessmemory；eSRAM)时，会进行两种测试。一种是使用存储器测试电路对存储器进行测试；另一种是对电路进行电路功能的测试，以由一输入逻辑电路对存储器输出后的输出逻辑电路进行测试，又称扫描测试(scan test)。然而，为了进行上述的测试，以及输出逻辑电路功能的运行正常，常常需要设置多个暂存器(register)，以解决存储器在时序上的延迟可能造成的数据错误。这样的设置方式，往往提高测试电路的硬件成本。
因此，如何设计一个新的测试***，以解决上述的缺失，乃为此一业界亟待解决的问题。
发明内容
发明内容旨在提供本公开内容的简化摘要，以使阅读者对本公开内容具备基本的理解。此发明内容并非本公开内容的完整概述，且其用意并非在指出本发明实施例的重要/关键元件或界定本发明的范围。
本发明内容的一目的在于提供一种测试***，借此改善现有技术的问题。
为达上述目的，本发明内容的一技术方案涉及一种测试***，包含：存储器测试电路、存储器、输入逻辑电路、旁通电路、输出逻辑电路以及暂存器。存储器电性耦接于存储器测试电路。输入逻辑电路电性耦接于存储器。旁通电路选择性地与存储器测试电路或输入逻辑电路其中之一电性耦接。暂存器包含输入端以及输出端，输入端选择性地与存储器或旁通电路其中之一电性耦接，输出端电性耦接于存储器测试电路以及输出逻辑电路，暂存器运行为存储器测试电路以及输出逻辑电路的管线暂存器(pipeline register，流水线暂存器)。其中于第一测试模式时，由存储器测试电路传送第一测试信号至存储器，以由存储器输出存储器输出测试信号至暂存器进行暂存后进一步传送至存储器测试电路，以根据第一传送结果进行测试。
本发明的测试***可通过暂存器的设置，提供输出逻辑电路、存储器测试电路以及旁通电路一个暂存的机制，可大幅减少硬件的成本。进一步地，通过暂存器所形成的共通路径，测试***得以对存储器测试电路、输出逻辑电路以及旁通电路之间的所有可能路径均进行测试，更可达到提高测试涵盖率。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，附图的说明如下：
图1为本发明一实施例中，一种测试***的方框图；
图2为本发明一实施例中，图1的测试***运行于第一测试模式下的方框图；
图3为本发明一实施例中，图1的测试***运行于第二测试模式或第三测试模式下的方框图；以及
图4为本发明一实施例中，一种扫描链的示意图。
符号说明
1：测试*** 100：存储器测试电路
102：存储器 104：输入逻辑电路
105：比较器 106：旁通电路
108：输出逻辑电路 110：暂存器
112：多工器 114：多工器
400：扫描链 402：移位暂存器
404：多工器 406：组合逻辑电路
ADD1、ADD2：位址信号 CLK：时钟信号
CTL1、CTL2：控制信号 DATA：数据信号
DATA1、DATA2：数据信号 OOUT：存储器输出操作信号
OUT：输出信号 P1：第一路径
P2：第二路径 P3：第三路径
P41、P42：第四路径 POUT：旁通输出测试信号
SCAN：扫描信号 SE：选择信号
SEL1、SEL2：选择信号 TOUT：存储器输出测试信号
具体实施方式
请参照图1。图1为本发明一实施例中，一种测试***1的方框图。测试***1包含：存储器测试电路100、存储器102、输入逻辑电路104、旁通电路106、输出逻辑电路108、暂存器110、多工器112以及多工器114。
通过多工器112，存储器测试电路100或输入逻辑电路104其中之一可选择性地电性耦接于存储器102。
于一实施例中，多工器112是根据选择信号SEL1进行选择。举例而言，在选择信号SEL1为第一电压准位时，多工器112使存储器测试电路100电性耦接于存储器102及旁通电路106。而在选择信号SEL1为第二电压准位时，多工器112使输入逻辑电路104电性耦接于存储器102及旁通电路106。
于一实施例中，存储器102为例如，但不限于内嵌式静态随机存取存储器(embedded static random access memory；eSRAM)，配置以存储经由存储器测试电路100或是输入逻辑电路104输入的信号，并再输出。
于一实施例中，存储器测试电路100为内建自我测试(Built-in Self Test；BIST)电路，并配置以产生包含例如但不限于数据信号DATA1、位址信号ADD1以及控制信号CTL1的一组信号，并通过多工器112传送到存储器102。
于一实施例中，输入逻辑电路104配置以产生包含例如但不限于数据信号DATA2、位址信号ADD2以及控制信号CTL2的一组信号，并通过多工器112传送到存储器102。
另一方面，通过多工器112，存储器测试电路100或输入逻辑电路104其中之一可选择性地电性耦接于旁通电路106。旁通电路106配置以将存储器测试电路100或输入逻辑电路104传送的信号传送至其他电路。于一实施例中，旁通电路106仅有传送信号的功能，不具有暂存的机制。
暂存器110具有输入端以及输出端。通过多工器114，存储器102或旁通电路106其中之一可选择性地电性耦接于暂存器110的输入端，以使暂存器110的输入端接收来自存储器102或旁通电路106所传送的信号进行暂存。
暂存器110的输出端电性耦接于存储器测试电路100以及输出逻辑电路108，以将暂存的信号进一步传送到存储器测试电路100及输出逻辑电路108中。
在运行模式中，暂存器110运行为输出逻辑电路108的管线暂存器(pipelineregister)。
更详细地说，在运行模式中，输入逻辑电路104可通过多工器112传送例如，但不限于包含数据信号DATA2、位址信号ADD2以及控制信号CTL2的输入操作信号至存储器102存储。存储器102进而据以输出存储器输出操作信号OOUT至暂存器110进行暂存后，进一步由暂存器110传送至输出逻辑电路108。由于暂存器110的存在，使得输出逻辑电路108所接收到的信号不受存储器102的延迟影响，避免时序不正确(timing violation)造成的数据错误。
请参照图2。图2为本发明一实施例中，图1的测试***1运行于第一测试模式下的方框图。
于第一测试模式时，经由多工器112根据选择信号SEL1的控制后，由存储器测试电路100传送包含例如但不限于数据信号DATA1、位址信号ADD1以及控制信号CTL1的第一测试信号至存储器102存储。接着，存储器102将输出存储器输出测试信号TOUT，经由多工器114根据选择信号SEL2的控制后，传送至暂存器110进行暂存，进一步再传送至存储器测试电路100或是输出逻辑电路108。
因此，在第一测试模式中，暂存器110可运行为存储器测试电路100以及输出逻辑电路108的管线暂存器。
更详细地说，暂存器110的存在，可使得存储器测试电路100以及输出逻辑电路108所接收到的信号不受存储器102的延迟影响，避免时序不正确造成的数据错误。
于一实施例中，存储器测试电路100包含比较器105，配置以对第一测试信号与暂存器110传送至存储器测试电路100的第一传送结果进行比较，以测试存储器102。
在这样的情形下，除了可对存储器102测试外，存储器102至暂存器110的第一路径P1以及暂存器110至存储器测试电路100的第二路径P2亦可被测试。
请参照图3。图3为本发明一实施例中，图1的测试***1运行于第二测试模式或第三测试模式下的方框图。
于第二测试模式时，经由多工器112根据选择信号SEL1的控制后，由存储器测试电路100传送包含例如但不限于数据信号DATA1、位址信号ADD1以及控制信号CTL1的第一测试信号，或由输入逻辑电路104传送包含例如但不限于数据信号DATA2、位址信号ADD2以及控制信号CTL2的第二测试信号至旁通电路106。
接着，旁通电路106输出旁通输出测试信号POUT，经由多工器114根据选择信号SEL2的控制后，传送至暂存器110进行暂存，扫描测试可以通过此暂存器110测试存储器测试电路100或输入逻辑电路104至旁通电路106再至暂存器110的第四路径P41或P42。
于一实施例中，扫描测试可通过暂存器110传送测试信号至存储器测试电路100进行比较，以测试存储器测试电路100自身的逻辑功能。
在这样的情形下，除了可对存储器测试电路100自身的逻辑功能测试外，暂存器110至存储器测试电路100的第二路径P2亦可被测试。
扫描测试可以通过暂存器110将扫描测试信号传送至输出逻辑电路108，如此暂存器110至输出逻辑电路108的第三路径P3可被测试。
需注意的是，若无暂存器110，在第二测试模式时，测试的路径就必须从存储器测试电路100经旁通电路106到存储器测试电路100、从存储器测试电路100经旁通电路106到输出逻辑电路108、从输入逻辑电路104经旁通电路106到存储器测试电路100或从输入逻辑电路104经旁通电路106到输出逻辑电路108。
然而，如果有暂存器110，扫描测试的路径可被分为存储器测试电路100到暂存器110、输入逻辑电路104到暂存器110、暂存器110到存储器测试电路100、暂存器110到输出逻辑电路108。因此，在具有暂存器110的情形下，各别的路径较短，在电路设计上时序问题较容易被克服。
在另一实施例中，于第三测试模式时，是由存储器测试电路100传送包含例如但不限于数据信号DATA1、位址信号ADD1以及控制信号CTL1的第一测试信号，或由输入逻辑电路104传送包含例如但不限于数据信号DATA2、位址信号ADD2以及控制信号CTL2的第二测试信号至旁通电路106，以由旁通电路106输出旁通输出测试信号POUT至暂存器110进行暂存，以根据第三传送结果进行测试，使得第四路径P41以及P42可被测试。
接着，暂存器110通过连接的扫描链(scan chain)输出第三测试信号TEST至存储器测试电路100或输出逻辑电路108，以根据第四传送结果进行测试，使得第二路径P2及第三路径P3可被测试。其中，第三测试信号TEST可与第二测试信号不同，且第三测试信号TEST可由测试***1以外的一主机(图未示出)经由扫描链输入暂存器110。
请参照图4。图4为本发明一实施例中，一种扫描链400的示意图。
扫描链400包含多个移位暂存器(shift register)。以图4示出的移位暂存器402为例，其依照时钟信号CLK运行，搭配多工器404根据选择信号SE，在运行模式下选择数据信号DATA作为输入，以依虚线示出的路径传送数据信号DATA至组合逻辑电路406。或是在扫描模式下选择扫描信号SCAN作为输入，以依粗实线示出的路径传送扫描信号SCAN至下一级的移位暂存器，直至最后一级的移位暂存器产生输出信号OUT。
于一实施例中，存储器测试电路100、输入逻辑电路104及输出逻辑电路108各自设置至少一内部暂存器。暂存器110可将第三测试信号TEST作为扫描信号SCAN，通过扫描链400的移位暂存器输出为输出信号OUT，传送至存储器测试电路100或输出逻辑电路108所包含的内部暂存器，进而使第二路径P2及第三路径P3可被测试是否正确。
在部分技术中，为了使信号的传输不会造成时序不正确，往往对于存储器测试电路100、输出逻辑电路108以及旁通电路106对应的三个路径必须设置三个暂存器，来分别提供管线暂存器的技术效果。并且，在这样的配置下，存储器测试电路100、输出逻辑电路108以及旁通电路106之间互相分离的路径中，会存在有无法被测试的路径，而使测试的精确度下降。
因此，本发明的测试***1可通过暂存器110的设置，在运行模式下提供输出逻辑电路108作为管线暂存器，并且在测试模式下除可提供存储器测试电路100作为管线暂存器，亦可提供旁通电路106一个暂存的机制，可大幅减少硬件的成本。进一步地，通过暂存器110所形成的共通路径，测试***1得以对存储器测试电路100、输出逻辑电路108以及旁通电路106之间的所有可能路径，包括前述的第一路径P1、第二路径P2、第三路径P3及第四路径P4均进行测试，更可达到提高测试涵盖率(test coverage)。
虽然上文实施方式中公开了本发明的具体实施例，然其并非用以限定本发明，本发明所属技术领域中技术人员，在不悖离本发明的原理与精神的情形下，当可对其进行各种变动与修饰，因此本发明的保护范围当以附随权利要求所界定者为准。

Claims (10)

1.一种测试***，包含：
一存储器测试电路；
一存储器，电性耦接于该存储器测试电路；
一输入逻辑电路，电性耦接于该存储器；
一旁通电路，选择性地与该存储器测试电路或该输入逻辑电路其中之一电性耦接；
一输出逻辑电路；以及
一暂存器，包含一输入端以及一输出端，该输入端选择性地与该存储器或该旁通电路其中之一电性耦接，该输出端电性耦接于该存储器测试电路以及该输出逻辑电路，该暂存器运行为该存储器测试电路以及该输出逻辑电路的一管线暂存器；
其中于一第一测试模式时，由该存储器测试电路传送一第一测试信号至该存储器，以由该存储器输出一存储器输出测试信号至该暂存器进行暂存后进一步传送至该存储器测试电路，以根据一第一传送结果进行测试。
2.如权利要求1所述的测试***，其中当位于该第一测试模式时，用以测试该存储器至该暂存器的一第一路径以及该暂存器至该存储器测试电路的一第二路径。
3.如权利要求1所述的测试***，其中于一第二测试模式时，由该存储器测试电路传送该第一测试信号或由该输入逻辑电路传送一第二测试信号至该旁通电路，以由该旁通电路输出一旁通输出测试信号至该暂存器进行暂存，该暂存器进一步传送该旁通输出测试信号至该存储器测试电路或该输出逻辑电路，以根据一第二传送结果进行测试；
其中于一第三测试模式时，由该存储器测试电路传送该第一测试信号或由该输入逻辑电路传送该第二测试信号至该旁通电路，以由该旁通电路输出该旁通输出测试信号至该暂存器进行暂存，以根据一第三传送结果进行测试，且该暂存器通过一扫描链传送一第三测试信号至该存储器测试电路或该输出逻辑电路，以根据一第四传送结果进行测试。
4.如权利要求3所述的测试***，其中当位于该第二测试模式，且该旁通输出测试信号由该暂存器暂存后传送至该存储器测试电路时，用以测试该存储器测试电路或该输入逻辑电路其中之一至该旁通电路再至该暂存器的一第四路径以及该暂存器至该存储器测试电路的一第二路径；
当位于该第二测试模式，且该旁通输出测试信号由该暂存器暂存后传送至该输出逻辑电路时，用以测试该第四路径以及该暂存器至该输出逻辑电路的一第三路径。
5.如权利要求3所述的测试***，其中当位于该第三测试模式时，该第三传送结果用以测试该存储器测试电路或该输入逻辑电路其中之一至该旁通电路再至该暂存器的一第四路径，该第四传送结果用以测试该暂存器至该存储器测试电路的一第二路径或该暂存器至该输出逻辑电路的一第三路径。
6.如权利要求3所述的测试***，还包含一第一多工器，其中所述第一多工器配置以于该第一测试模式中，使该存储器与该暂存器电性耦接，以及于该第二测试模式及该第三测试模式中，使该旁通电路与该暂存器电性耦接。
7.如权利要求1所述的测试***，还包含一第二多工器，其中所述第二多工器配置以使该存储器测试电路或该输入逻辑电路其中之一与该旁通电路电性耦接。
8.如权利要求1所述的测试***，其中该存储器测试电路为一内建自我测试电路。
9.如权利要求1所述的测试***，其中在一运行模式中，该输入逻辑电路传送一输入操作信号至该存储器，以由该存储器输出一存储器输出操作信号至该暂存器进行暂存后进一步传送至该输出逻辑电路，以使该输出逻辑电路所接收到的信号不受该存储器的延迟影响。
10.如权利要求1所述的测试***，其中该存储器测试电路、输入逻辑电路及该输出逻辑电路各自设置至少一内部暂存器。
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