CN111654353A - 一种面向下一代以太网的fec方案及其解码器硬件架构 - Google Patents

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李文杰
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Abstract

随着400G以太网的技术日趋成熟，下一代以太网的研究工作也陆续开展起来，前向纠错码(FEC)方案的选取仍然是下一代以太网研究中的一个重要课题。下一代以太网仍然有望采用至少4路光纤的方案实现，为达到高于800Gbps的总吞吐率，FEC解码器需要在满足编码增益的条件下达到200Gbps甚至更高的吞吐率。在保证高吞吐率的同时，尽可能减少解码器的功耗。本发明公开了一种面向下一代以太网的FEC方案及其解码器的硬件架构。我们采用Hamming码作为外码和RS码作为内码的级联码方案，外码采用软解码，内码采用硬解码。此外，我们还设计了该级联码解码器的硬件架构，经过硬件综合和分析，该解码器可以达到200Gbps的吞吐率。

Description

一种面向下一代以太网的FEC方案及其解码器硬件架构
技术领域
本发明涉及通信技术领域，特别涉及一种面向下一代以太网的高增益FEC方案及其高速低复杂度硬件架构。
背景技术
以太网(ETHERNET)技术由Xerox公司于1973年提出并实现，最初以太网的速率只有2.94Mbp。二十世纪八十年代，以太网成为开始普遍采用的网络技术，它是采用碰撞检测的载波侦听多路访问(CSMA/CD)介质访问控制(MAC)机制，并采用电气和电子工程师协会(IEEE)制订的802.3LAN标准，管理各个网络节点设备在网络总线上发送信息。它是一种世界上应用最广泛、最为常见的网络技术，广泛应用于世界各地的局域网和企业骨干网。
在以太网诞生后的前30年中，产生了从10M-100GE的6种以太网速度：10M、100M、1GE、10GE、40GE、100GE，基本是每10年速率10倍增长的发展趋势。最近3到5年时间里，以太网新速率开始呈现多维度演进，业界开始对另外新出现的6种速率的以太网感兴趣：从2.5GE到400GE，包括2.5GE、5GE、25GE、50GE、200GE、400GE。仅仅在2016年，业界就引入了3种以太网速率(2.5GE、5GE、25GE)，目前标准在进展中的还有3种以太网速率(50GE、200GE、400GE)。
PAM4技术首次应用在以太网中，为未来以太网提供了低成本、大带宽的可能。对于200GbE和400GbE标准-IEEE 802.3bs-2017TM的开发过程中，一个关键的决定是将电和光学方面的信令都从25Gb/s NRZ信令转移到50Gb/s PAM4信令。这个决定也影响到了50GbE和100GbE的以太网规范，以及802.3bs标准之外的200GbE和400GbE的物理层解决方案。作为下一代以太网的发展方向，50GE标准业界已经完成802.3cd项目，已经完成标准制定和正式发布；2017年12月6日，IEEE 802.3以太网工作组正式批准了新的IEEE 802.3bs以太网定义标准，包括200G以太网(200GbE)、400G以太网(400GbE)所需要的媒体访问控制参数、物理层、管理参与。
下一代以太网沿用IEEE 802.3bs/cd逻辑架构，物理编解码层采用KP4FEC或者更强的FEC，目前已知最新的电气接口的速度为100GbE，为了达到800GbE或者1TbE的子编码层吞吐率设计指标，需要8个或者10个lane口并行。这样的设计对于下一代以太网接口存在严重的兼容性问题，并且多个lane口并行也会滋生电气接口之间的电磁串扰影响。因此，本发明提出一种在满足下一代以太网编码增益的条件下，能够达到200Gbps吞吐率的FEC解码方案及其高速硬件架构。在单个FEC解码器可以达到200GbE的电气速度下，在与上一代以太网保持相同lane口的情况下，即可达到800GbE的速度指标。
本发明设计的一种下一代以太网的前向纠错码(FEC)方案为Hamming码和RS码的级联码方案。在该级联码中，(144，136)Hamming码作为外码，(544，514)的RS码作为内码，外码采用软解码，内码采用硬解码。内码Hamming码的参数选择满足整个级联码的overhead约为9％，此外，该参数使得IEEE 802.3bj中的transcoding(TC)方案得以兼容。
发明内容
已有文献只对Hamming-RS级联码的编解码算法有一定研究，本发明首次提出了一种200Gb/s的Hamming-RS级联码译码器硬件架构。在该架构中：
● 从PAM4+AWGN信道出来的软信息LLR进行0bit整数位量化和4bits小数位量化，通过仿真测试，可以达到软信息LLR的量化位宽最少情况下的无损量化。
● Hamming解码器使用了5个解码器并行处理。Hamming解码器为软判决译码，输入整个Hamming解码器的是5*48个量化后的LLR软信息，每个解码器每个周期输入48个量化后的LLR软信息，需要3个周期完成一个完整Hamming码的输入。而对每个完整的Hamming码，整个解码器需要5个周期才能完整译码。
● 逆交织器本质上是一些位选器，将Hamming解码器译码后的5*144bits位选出高位的5*136bit，再将这5*136bits的输入按照逆交织的方式，每10bits为一组构成RS解码需要的symbol，会得到5*17symbols的输出。
● RS解码器采用4个解码器并行处理，输入整个解码器的数据每三个周期输入一次，每次输入4*17symbols的处理数据。每个RS解码器为17并行解码器，输入一个完整的RS码需要3*32个周期。而对每个完整的RS码，整个解码器需要158个周期才能完整译码。
本发明中级联码解码器架构采用了高速优化设计。流水线设计使得解码器可以每隔96个周期即可输入一个级联码进行译码，而设计的硬件架构关键路径可以达到criticalpath＜1ns，每次输入解码器的比特数为160*144bit，因此本发明的解码器吞吐率满足Throughput＞200Gb/s。进过DC综合，整个解码器在TSMC的28纳米工艺下功耗为114.4mW。
附图说明
图1为本发明的整体FEC方案***框架图；
图2为本发明中FEC方案仿真的性能曲线对比图；
图3为本发明中接收信道LLR软信息的不同量化比特数的仿真曲线对比图；
图4为本发明提出的Hamming-RS级联码解码器整体架构图；
图5为本发明中提出的高效Hamming软解码器硬件架构图；
图6为本发明中的交织方式示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清晰，下面将结合附图对本发明的具体实施作更进一步的说明。下面通过参考附图描述的实施是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下一代以太网依旧使用lane口，四个lane口每次传输4*66＝264比特，经过transcoding变为257比特，然后经过RS(544，514)编码。因此未级联外码的时候，码长与信息序列长度比值为
Figure BSA0000179890190000031
这里544对应的是(544，514)RS码，66对应从lane口传输的每个block的比特数目。我们的期望OH约为9％，那么n/k＝1.09。记外码码率为Router，有
Figure BSA0000179890190000032
求得
Figure BSA0000179890190000033
考虑到(17，18)*8＝(136，144)，因此我们采用(136，144)的汉明码，伽罗华域为GF(28)。该汉明码由本原长度的汉明码(247，255)缩减11比特得到。此外，为了提高级联码的编码增益，在RS码之间使用了交织技术。该级联码的整体***框架如图1所示.
图2展示了l个RS码进行交织(interleave)下的性能曲线对比，再通过图3所示的不同LLR量化比特仿真曲线对比，本发明选择出能满足设计需要净编码增益的前提下，4个RS码交织、Hamming码的Chase II软解码翻转比特为3、信道LLR软信息量化比特等于5bit的最优硬件实现方案。
Hamming-RS级联码解码器整体架构设计如图4所示。整个级联码解码器每隔96个周期输入一个级联码code word，每个code word为160*144大小的矩阵，矩阵中每个元素为5bit量化的LLR软信息。这160*144个量化后的LLR每个周期进入解码器5*48个LLR，96个周期全部进入解码器，即可下一个级联码的code word进入Hamming-RS级联码解码器。
每个Hamming解码器硬件架构如图5所示，由于Hamming解码器采用5粗粒度并行处理，每个周期输入整个Hamming解码器的是5*48个量化后的LLR软信息，其中每个子解码器每个周期输入48个量化后的LLR软信息，需要3个周期完成一个完整Hamming码的输入。这3个周期之后，下一个Hamming码便可以继续输入Hamming码解码器了。而对每个完整的Hamming码，整个解码器需要5个周期才能完整译码。
图6展示了本发明中采用的交织方式，在硬件实现中，交织器和逆交织器本质上是位选器。在解码过程中，逆交织器便是将Hamming解码器译码后的5*144bits位选出高位的5*136bit，再将这5*136bits的输入按照编码交织的逆方式，每10bits为一组构成RS解码需要的symbol，会得到5*17symbols的输出。
RS解码器使用传统成熟的硬解码架构。本发明中RS解码器采用4个粗粒度并行处理，而每个子RS解码器则采用17个细粒度并行处理。输入整个解码器的数据每隔3个周期输入一次，每次输入4*17个symbols。每个子RS解码器输入一个完整的RS码需要3*32个周期。每个子RS解码器的latency为127个周期，而对每个完整的RS码，整个解码器需要158个周期才能完整译码。
对于整个级联码解码器，做到的技术指标如表1所示。PAM4的调制解调和AWGN信道下，本发明中的Hamming-RS级联码方案可以达到0.85dB的净编码增益(NCG)。硬件架构在台积电TSMC的28纳米工艺下，综合实现可以达到1ns的关键路径，综合面积为465310.37mm2，功耗为114.40mW，整个解码器***的吞吐率达到了220.13Gb/s。
表1 TSMC工艺下本发明级联码解码器达到的技术指标
NCG 工艺 面积 关键路径 延迟 功耗 吞吐率
0.85dB TSMC 28nm 465310.37mm<sup>2</sup> Ins 127ns 114.40mW 220.13Gb/s

Claims (7)

1.本发明公开的面向下一代以太网的FEC方案为Hamming码和RS码的级联码方案。在该级联码中，(144，136)Hamming码作为外码，(544，514)的RS码作为内码，外码采用软解码，内码采用硬解码。
2.如权利要求1中所述，内码Hamming码的参数选择满足整个级联码的overhead约为9％，此外，该参数使得IEEE 802.3bj中的transcoding(TC)方案得以兼容。
3.如权利要求1中所述，内码采用RS码。在本发明中，每个级联码包含4个交织的RS码，交织方式采用简单的A，B，C，D，A，B...型交织。
4.如权利要求1中所述，外码采用软解码。在本发明中，为满足在PAM4调制下达到8.5dB的编码增益，选用Chase II算法，候选比特数目为3。
5.本发明还公开了上述级联码解码器的硬件架构，主要包括5个并行的Hamming码软解码器和4个RS码硬解码器。该解码器满足在16nm工艺下，吞吐率高于200Gbps，延迟小于200ns，并且功耗小于200mW。
6.如权利要求5中所述，每个Hamming软解码器采用部分并行的结构，接收一个完整的Hamming码软信息序列需要3个周期，一个完整的Hamming码译码需要5个周期。
7.如权利要求5中所述，每个RS硬解码器采用部分并行的结构，接收一个完整的RS码symbol序列需要32个周期，一个完整的RS码译码需要94个周期。
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