CN111653240A - 像素驱动电路及其驱动方法、显示面板及其驱动方法 - Google Patents

Abstract

本发明涉及显示技术领域，提出一种像素驱动电路及其驱动方法、显示面板及其驱动方法，该像素驱动电路包括：第一输入电路、第二输入电路、驱动电路、检测电路、存储电路。第一输入电路连接数据信号端、第一控制信号端、第一节点；第二输入电路连接第二控制信号端、感测信号端、第一节点；驱动电路连接第一节点、第一电源端、第二节点，用于根据第一节点的电压向第二节点输出驱动电流；检测电路连接第一节点、第二节点、第三控制信号端，用于响应第三控制信号端的信号连通第一节点和第二节点；存储电路，连接于第一电源端和第一节点之间。该像素驱动电路能够避免由于驱动晶体管磁滞造成显示残影。

Description

像素驱动电路及其驱动方法、显示面板及其驱动方法

技术领域

本发明涉及显示技术领域，尤其涉及一种像素驱动电路及其驱动方法、显示面板及其驱动方法。

背景技术

显示面板中每一个子像素单元均包括有用于驱动发光单元发光的像素驱动电路，像素驱动电路中驱动晶体管的阈值电压会影响像素驱动电路输出的驱动电流。由于显示面板中不同像素驱动电路中驱动晶体管的阈值电压存在差异，从而会导致显示面板显示不均匀。

相关技术中，通常采用内部补偿和外部补偿的技术对像素驱动电路中驱动晶体管的阈值进行补偿。相较于内部补偿技术，外部补偿技术具有较大的阈值补偿范围，同时外部补偿时间不受行周期的限制，故外部补偿技术在高帧频驱动上有较好的应用潜力。

然而，在相关技术中，采用外部补偿的像素驱动电路，由于其驱动晶体管具有磁滞特性，从而会导致显示面板显示残影的现象。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于提供一种像素驱动电路及其驱动方法、显示面板及其驱动方法，该像素驱动电路能够解决显示面板由于驱动晶体管磁滞造成的显示残影现象。

本发明的其他特性和优点将通过下面的详细描述变得显然，或区分地通过本发明的实践而习得。

根据本发明的一个方面，提供一种像素驱动电路，该像素驱动电路包括：第一输入电路、第二输入电路、驱动电路、检测电路、存储电路。第一输入电路连接数据信号端、第一控制信号端、第一节点，用于响应所述第一控制信号端的信号将所述数据信号端的信号传输到所述第一节点；第二输入电路连接第二控制信号端、感测信号端、所述第一节点，用于响应所述第二控制信号端的信号将所述感测信号端的信号传输到所述第一节点；驱动电路连接所述第一节点、第一电源端、第二节点，用于根据所述第一节点的电压向所述第二节点输出驱动电流；检测电路连接所述第一节点、第二节点、第三控制信号端，用于响应所述第三控制信号端的信号连通所述第一节点和第二节点；存储电路连接于所述第一电源端和第一节点之间。

本公开一种示例性实施例中，所述第一输入电路包括第一晶体管，第一晶体管的第一极连接所述数据信号端，第二极连接所述第一节点，栅极连接所述第一控制信号端。所述第二输入电路包括第二晶体管，第二晶体管的第一极连接所述感测信号端，第二极连接所述第一节点，栅极连接所述第二控制信号端。所述驱动电路包括驱动晶体管，驱动晶体管的第一极连接所述第一电源端，第二极连接所述第二节点，栅极连接所述第一节点。存储电路包括存储电容，存储电容连接于所述第一电源端和所述第一节点之间。检测电路包括第三晶体管，第三晶体管的第一极连接所述第二节点，第二极连接所述第一节点，栅极连接所述第三控制信号端。

本公开一种示例性实施例中，所述第一晶体管、第二晶体管、第三晶体管为氧化物薄膜晶体管或双栅结构的低温多晶硅薄膜晶体管。

本公开一种示例性实施例中，所述像素驱动电路还包括隔离电路，隔离电路连接所述第一节点、所述第一输入电路、第二输入电路、第六控制信号端，用于响应所述第六控制信号端的信号以连通所述第一输入电路、第二输入电路和所述第一节点。

本公开一种示例性实施例中，所述隔离电路包括第六晶体管，第六晶体管的第一极连接所述第一输入电路、第二输入电路，第二极连接所述第一节点，栅极连接所述第六控制信号端。

本公开一种示例性实施例中，所述第六晶体管、第三晶体管为氧化物薄膜晶体管或双栅结构的低温多晶硅薄膜晶体管。

根据本发明的一个方面，提供一种像素驱动电路驱动方法，用于驱动上述的像素驱动电路，该方法包括：

在检测阶段的：

复位阶段，向第一控制信号端、第三控制信号端输入无效电平，向第二控制信号端输入有效电平，向感测信号端输入复位信号；

阈值建立阶段，向第一控制信号端输入无效电平，向第二控制信号端、第三控制信号端输入有效电平；

采样阶段，向第一控制信号端输入无效电平，向第二控制信号端、第三控制信号端输入有效电平；

驱动阶段的：

复位阶段，向第一控制信号端、第三控制信号端输入无效电平，向第二控制信号端输入有效电平，向感测信号端输入复位信号；

数据写入阶段，向第二控制信号端、第三控制信号端输入无效电平，向第一控制信号端输入有效电平，向数据信号端输入数据信号端；

发光阶段，向第一控制信号端、第二控制信号端、第三控制信号端输入无效电平。

根据本发明的一个方面，提供一种显示面板，该显示面板包括上述的像素驱动电路、发光单元以及电源控制电路；所述电源控制电路连接所述第一电源端、第三节点、第二电源端、第四控制信号端、第五控制信号端，用于响应所述第四控制信号端的信号以将所述第一电源端信号信号传输到所述第三节点，以及用于响应所述第五控制信号端的信号将所述第二电源端的信号传输到所述第三节点；所述发光单元连接于所述第二节点和第三节点之间。

本公开一种示例性实施例中，所述电源控制电路包括第四晶体管、第五晶体管，第四晶体管的第一极连接所述第一电源端，第二极连接第三节点，栅极连接所述第四控制信号端；第五晶体管的第一极连接所述第二电源端，第二极连接第三节点，栅极连接所述第五控制信号端。

根据本发明的一个方面，提供一种显示面板驱动方法，用于驱动上述的显示面板，该方法包括：

在所述像素驱动电路的检测阶段，向第四控制信号端输入有效电平，向第五控制信号端输入无效电平；

在所述像素驱动电路的驱动阶段，向第四控制信号端输入无效电平，向第五控制信号端输入有效电平。

本公开提供一种像素驱动电路及其驱动方法、显示面板及其驱动方法，该像素驱动电路包括：第一输入电路、第二输入电路、驱动电路、检测电路、存储电路。第一输入电路连接数据信号端、第一控制信号端、第一节点，用于响应所述第一控制信号端的信号将所述数据信号端的信号传输到所述第一节点；第二输入电路连接第二控制信号端、感测信号端、所述第一节点，用于响应所述第二控制信号端的信号将所述感测信号端的信号传输到所述第一节点；驱动电路连接所述第一节点、第一电源端、第二节点，用于根据所述第一节点的电压向所述第二节点输出驱动电流；检测电路连接所述第一节点、第二节点、第三控制信号端，用于响应所述第三控制信号端的信号连通所述第一节点和第二节点；存储电路连接于所述第一电源端和第一节点之间。该像素驱动电路能够避免由于驱动晶体管磁滞造成显示残影。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一区分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中一种像素驱动电路的结构示意图；

图2为图1中像素驱动电路在感测阶段中各节点的时序图；

图3为图1中像素驱动电路在驱动阶段中各节点的时序图；

图4为本公开像素驱动电路一种示例性实施例的结构示意图；

图5为图4中像素驱动电路在感测阶段中各节点的时序图；

图6为图4中像素驱动电路在驱动阶段中各节点的时序图；

图7为本公开像素驱动电路另一种示例性实施例的结构示意图；

图8为图7中像素驱动电路在感测阶段中各节点的时序图；

图9为图7中像素驱动电路在驱动阶段中各节点的时序图；

图10为本公开像素驱动电路另一种示例性实施例的结构示意图；

图11为图10中像素驱动电路在感测阶段中各节点的时序图；

图12为图10中像素驱动电路在驱动阶段中各节点的时序图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成区分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成区分/等之外还可存在另外的要素/组成区分/等。

如图1所示，为相关技术中一种像素驱动电路的结构示意图。该像素驱动电路包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、驱动晶体管DT、电容C。第一晶体管T1的第一极连接复合信号端D/S，第二极连接第一节点N1，栅极连接第一控制信号端CN1；第二晶体管T2的第一极连接复合信号端D/S，第二极连接第一节点N1，栅极连接第二控制信号端CN2；驱动晶体管DT的第一极连接第一电源端VDD，第二极连接第二节点N2，栅极连接第一节点N1；第三晶体管T3第一极连接第一节点N1，第二极连接第二节点N2，栅极连接第二控制信号端CN2；电容C连接于第一节点N1和第一电源端VDD之间。该像素驱动电路中的第二节点N2可以连接一发光单元OLED的第一电极，该发光单元OLED的第二电极可以连接一电源控制电路01，该电源控制电路01包括第四晶体管T4和第五晶体管T5。第四晶体管T4的第一极连接第一电源端VDD，第二极连接发光单元OLED的第二电极，栅极连接第三控制信号端CN3；第五晶体管T5的第一极连接第二电源端VSS，第二极连接发光单元OLED的第二电极，栅极连接第四控制信号端CN4。该像素驱动电路中的复合信号端D/S可以连接第六晶体管T6，第六晶体管T6的第一极连接初始信号端Vinit，第二极连接复合信号端D/S，栅极连接复位信号端Ret。

其中，第一晶体管T1、第二晶体管T2、第三晶体管T3、驱动晶体管DT、第六晶体管T6可以为P型晶体管，第四晶体管T4、第五晶体管T5可以为N型晶体管。第一电源端可以为高电平电源端，第二电源端可以为低电平电源端。电源控制电路01可以集成于显示面板中PowerIC(电源管理芯片)，第六晶体管T6可以集成于显示面板的边框区域，第六晶体管T6的第二极可以与多个像素驱动电路复合信号端D/S连接。

该像素驱动电路的驱动方法包括两个阶段：感测阶段和驱动阶段。该像素驱动电路可以在感测阶段检测出驱动晶体管DT的阈值电压，从而根据驱动晶体管DT的阈值电压在驱动阶段对数据信号进行补偿。如图2、3所示，图2为图1中像素驱动电路在感测阶段中各节点的时序图，图3为图1中像素驱动电路在驱动阶段中各节点的时序图。

如图2所示，Hsync为显示面板中水平同步信号的时序，Ret为复位信号端Ret的时序，CN1为第一控制信号端CN1的时序，CN2为第二控制信号端CN2的时序，CN3为第三控制信号端CN3的时序，CN4为第四控制信号端CN4的时序，D/S为复合信号端D/S的时序，N1为第一节点N1的时序，Vinit为初始化信号端Vinit的时序。其中，水平同步信号Hsync两个相邻有效脉冲信号的下降沿限定出感测阶段一个周期。

在感测阶段，第三控制信号端CN3的电压持续为高电平，第四控制信号端CN4的电压持续为低电平。该像素驱动电路的感测阶段可以包括三个阶段：复位阶段T1、阈值建立阶段T2和采样阶段T3。在复位阶段T1：复位信号端Ret、第一控制信号端CN1输出低电平，第六晶体管T6、第一晶体管T1导通；第二控制信号端CN2输出高电平信号，第二晶体管T2、第三晶体管T3关断；初始化信号端Vinit输出初始化信号，以通过第一晶体管T1向第一节点输入初始化信号，其中，该初始化信号能够导通驱动晶体管DT。在阈值建立阶段T2：复位信号端Ret输出高电平，第六晶体管T6关断；第一控制信号端CN1、第二控制信号端CN2输出低电平信号，第一晶体管T1、第二晶体管T2、第三晶体管T3导通；第一节点N1在第一电源端VDD作用下电压逐渐升高直到第一节点N1的电压等于Vdd-Vth，其中，Vdd为第一电源端VDD的电压，Vth为驱动晶体管DT的阈值电压。在采用阶段T3：复位信号端Ret输出高电平，第六晶体管T6关断；第一控制信号端CN1、第二控制信号端CN2输出低电平信号，第一晶体管T1、第二晶体管T2、第三晶体管T3导通；第一节点N1的电压稳定为Vdd-Vth，此时，复合信号端D/S与第一节点N1连通，通过检测复合信号端D/S的电压即可检测出Vdd-Vth的电压，由于Vdd已知，从而可以根据采样电压计算得出驱动晶体管的阈值电路Vth。

在驱动阶段，第三控制信号端CN3的电压持续为低电平，复位信号端Ret、第二控制信号端CN2、第四控制信号端CN4的电压持续为高电平。该像素驱动电路的驱动阶段包括两个阶段：数据写入T1、发光阶段T2。在数据写入阶段T1：第一控制信号端CN1输出低电平信号，复合信号端D/S输出数据信号，该数据信号通过第一晶体管传输到第一节点N1。在发光阶段：驱动晶体管DT在第一节点作用下导通以驱动发光单元OLED发光。

然而，由于驱动晶体管存在磁滞特征，即在驱动晶体管DT的栅极电压从正向负扫，与从负向正扫时，该驱动晶体管表现出不同的阈值电压。例如，当驱动晶体管的初始电压为0V时，向该驱动晶体管施加-5V驱动电压，该驱动晶体管表现出的阈值电压为Vth1，当驱动晶体管的初始电压为-10V时，同样向该驱动晶体管施加-5V驱动电压，该驱动晶体管表现出的阈值电压为Vth2，其中，Vth1不等于Vth2。根据图3可知，该像素驱动电路在数据写入阶段，是在上一发光阶段第一节点电压的基础上向第一节点N1写入的数据信号。然而，在每一数据写入阶段的上一发光阶段中第一节点的电压并不完全相同，因此，该驱动晶体管在发光阶段会表现出不同的阈值电压。根据驱动晶体管输出电流公式I＝(μWCox/2L)(Vgs-Vth)²，其中，μ为载流子迁移率；Cox为单位面积栅极电容量，W为驱动晶体管沟道的宽度，L驱动晶体管沟道的长度，Vgs为驱动晶体管栅源电压差，Vth为驱动晶体管阈值电压。当驱动晶体管的阈值电路变化时，其输出电流也会发生变化，因此，上述像素驱动电路会因为驱动晶体管阈值变化而造成显示残影现象。

基于此，本示例性实施例提供一种像素驱动电路，如图4所示，为本公开像素驱动电路一种示例性实施例的结构示意图。该像素驱动电路包括：第一输入电路1、第二输入电路2、驱动电路3、检测电路4、存储电路5。第一输入电路1连接数据信号端Vdata、第一控制信号端CN1、第一节点N1，用于响应所述第一控制信号端CN1的信号将所述数据信号端Vdata的信号传输到所述第一节点N1；第二输入电路2连接第二控制信号端CN2、感测信号端Sense、所述第一节点N1，用于响应所述第二控制信号端CN2的信号将所述感测信号端Sense的信号传输到所述第一节点N1；驱动电路3连接所述第一节点N1、第一电源端VDD、第二节点N2，用于根据所述第一节点N1的电压向所述第二节点N2输出驱动电流；检测电路4连接所述第一节点N1、第二节点N2、第三控制信号端CN3，用于响应所述第三控制信号端CN3的信号连通所述第一节点N1和第二节点N2；存储电路5连接于所述第一电源端VDD和第一节点N1之间。

如图4所示，该像素驱动电路可以用于驱动发光单元OLED发光，该发光单元OLED可以连接于第二节点N2和第三节点N3之间。第三节点N3可以连接一电源控制电路6，所述电源控制电路6可以连接所述第一电源端VDD、第三节点N3、第二电源端VSS、第四控制信号端CN4、第五控制信号端CN5，用于响应所述第四控制信号端CN4的信号以将所述第一电源端VDD信号信号传输到所述第三节点N3，以及用于响应所述第五控制信号端CN5的信号将所述第二电源端VSS的信号传输到所述第三节点N3。

本示例性实施例中，如图4所示，所述第一输入电路1可以包括第一晶体管T1，第一晶体管T1的第一极连接所述数据信号端Vdata，第二极连接所述第一节点N1，栅极连接所述第一控制信号端CN1。所述第二输入电路2可以包括第二晶体管T2，第二晶体管T2的第一极连接所述感测信号端Sense，第二极连接所述第一节点N1，栅极连接所述第二控制信号端CN2。所述驱动电路3可以包括驱动晶体管DT，驱动晶体管DT的第一极连接所述第一电源端VDD，第二极连接所述第二节点N2，栅极连接所述第一节点N1。存储电路5可以包括存储电容C，存储电容C连接于所述第一电源端VDD和所述第一节点N1之间。检测电路4可以包括第三晶体管T3，第三晶体管T3的第一极连接所述第二节点N2，第二极连接所述第一节点N1，栅极连接所述第三控制信号端CN3。所述电源控制电路可以包括第四晶体管T4、第五晶体管T5，第四晶体管T4的第一极连接所述第一电源端VDD，第二极连接所述第三节点N3，栅极连接所述第四控制信号端CN4；第五晶体管T5的第一极连接所述第二电源端VSS，第二极连接所述第三节点N3，栅极连接所述第五控制信号端CN5。应该理解的是，在其他示例性实施例中，第一输入电路1、第二输入电路2、驱动电路3、检测电路4、存储电路5、电源控制电路6还可以有其他的结构，这些都属于本公开的保护范围。

本示例性实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、驱动晶体管DT可以为P型晶体管，第四晶体管T4、第五晶体管T5可以为N型晶体管。第一电源端可以为高电平电源端，第二电源端可以为低电平电源端。电源控制电路6可以集成于显示面板中PowerIC(电源管理芯片)，用于向多个发光单元提供电源信号。

图4所示的像素驱动电路的驱动方法可以包括两个阶段：感测阶段和驱动阶段。该像素驱动电路可以在感测阶段检测出驱动晶体管DT的阈值电压，从而根据驱动晶体管DT的阈值电压在驱动阶段对数据信号进行补偿。如图5、6所示，图5为图4中像素驱动电路在感测阶段中各节点的时序图，图6为图4中像素驱动电路在驱动阶段中各节点的时序图。

如图5、6所示，Hsync为显示面板中水平同步信号的时序，CN1为第一控制信号端CN1的时序，CN2为第二控制信号端CN2的时序，CN3为第三控制信号端CN3的时序，CN4为第四控制信号端CN4的时序，CN5为第五控制信号端CN5的时序，N1为第一节点N1的时序，Sense为感测信号端Sense的时序。其中，水平同步信号Hsync两个相邻有效脉冲信号的下降沿限定出感测阶段一个周期。

如图5所示，在感测阶段，第一控制信号端CN1、第四控制信号端CN4的电压持续为高电平，第五控制信号端CN5的电压持续为低电平。该像素驱动电路的感测阶段包括三个阶段：复位阶段T1、阈值建立阶段T2和采样阶段T3。在复位阶段T1：第二控制信号端CN2输出低电平信号，第二晶体管T2导通，第三控制信号端输出高电平信号，第三晶体管T3关断，感测信号端Sense输出初始化信号，该初始化信号通过第二晶体管T2传输到第一节点，其中，该初始化信号能够导通驱动晶体管DT。在阈值建立阶段T2：第二控制信号端CN2、第三控制信号端CN3输出低电平信号，第二晶体管T2、第三晶体管T3导通，第一节点N1在第一电源端VDD作用下电压逐渐升高直到第一节点N1的电压等于Vdd-Vth，其中，Vdd为第一电源端VDD的电压，Vth为驱动晶体管DT的阈值电压。在采用阶段T3：第二控制信号端CN2、第三控制信号端CN3输出低电平信号，第二晶体管T2、第三晶体管T3导通，第一节点N1的电压稳定为Vdd-Vth，此时，感测信号端Sense与第一节点N1连通，通过检测感测信号端Sense的电压即可检测出Vdd-Vth的电压，由于Vdd已知，从而可以根据采样电压计算得出驱动晶体管的阈值电路Vth。

如图6所示，在驱动阶段，第四控制信号端CN4的电压持续为低电平，第五控制信号端CN5的电压持续为高电平。该像素驱动电路的驱动阶段包括三个阶段：复位阶段T1数据写入T2、发光阶段T3。在发光阶段，第二控制信号端CN2输出低电平信号以导通第二晶体管T2，感测信号端Sense输出参考电压，该参考电压通过第二晶体管T2写入第一节点，该参考电压不足以导通驱动晶体管DT。在数据写入阶段T2：第一控制信号端CN1输出低电平信号，数据信号端Vdata输出数据信号，该数据信号通过第一晶体管传输到第一节点N1。在发光阶段：驱动晶体管DT在第一节点作用下导通以驱动发光单元OLED发光。

本示例性实施例提供的像素驱动电路在复位阶段会向第一节点写入参考电压，从而使得该驱动晶体管在每一次驱动时，其栅极的初始电压均为参考电压，从而驱动晶体管不会因为初始电压不同而表现出不同的阈值电压，进而避免了上述显示残影的发生。

本示例性实施例中，图4中第一晶体管T1、第二晶体管T2、第三晶体管T3可以为双栅结构的低温多晶硅薄膜晶体管，该设置可以避免像素驱动电路在发光阶段电容内存储的电荷通过第一晶体管T1、第二晶体管T2、第三晶体管T3泄露。驱动晶体管DT可以为单栅结构的低温多晶硅薄膜晶体管。应该理解的是，在其他示例性实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3也可以为氧化物薄膜晶体管，氧化物薄膜晶体管具有较小的漏电流，从而也可以避免电容C在发光阶段漏电。其中，氧化物晶体管沟道区的材料可以为铟镓锌氧化物，铟镓锌氧化物为N型半导体，因此，第一晶体管T1、第二晶体管T2、第三晶体管T3需要相应设置为N型晶体管。

本示例性实施例中，如图7所示，为本公开像素驱动电路另一种示例性实施例的结构示意图。所述像素驱动电路还可以包括隔离电路7，隔离电路7可以连接所述第一节点N1、所述第一输入电路1、第二输入电路2、第六控制信号端CN6，用于响应所述第六控制信号端CN6的信号以连通所述第一输入电路1、第二输入电路2和所述第一节点N1。如图7所示，所述隔离电路7可以包括第六晶体管T6，第六晶体管T6的第一极连接所述第一输入电路1、第二输入电路2，第二极连接所述第一节点N1，栅极连接所述第六控制信号端CN6。其中，第六晶体管T6可以为P型晶体管。

如图8、9所示，图8为图7中像素驱动电路在感测阶段中各节点的时序图，图9为图7中像素驱动电路在驱动阶段中各节点的时序图。图7所示的像素驱动电路同样可以包括检测阶段和驱动阶段。如图8所示，检测阶段同样可以包括：复位阶段T1、阈值建立阶段T2、采样阶段T3。如图9所示，驱动阶段同样可以包括：复位阶段T1、数据写入阶段T2、发光阶段T3。图7所示的像素驱动电路与图4所示的像素驱动电路驱动方法基本相同，仅区别在于：在检测阶段的复位阶段T1、阈值建立阶段T2、采样阶段T3，第六控制信号端输出低电平信号以导通第六晶体管；在驱动阶段的复位阶段T1、数据写入阶段T2第六控制信号端输出低电平信号以导通第六晶体管。

本示例性实施例中，所述第六晶体管T6、第三晶体管T3可以为双栅结构的低温多晶硅薄膜晶体管，该设置可以避免像素驱动电路在发光阶段电容内存储的电荷通过第六晶体管T6、第三晶体管T3泄露。图7所示的像素驱动电路相比于图4所示的像素驱动电路，图7所示的像素驱动电路仅需要设置两个双栅结构的低温多晶硅薄膜晶体管，从而有利于像素驱动电路版图设计。此外，图7中，第一晶体管T1、第二晶体管T2、驱动晶体管DT可以为单栅结构的P型低温多晶硅晶体管。

应该理解的是，在其他示例性实施例中，第六晶体管T6、第三晶体管T3也可以为氧化物薄膜晶体管，氧化物薄膜晶体管具有较小的漏电流，从而也可以避免电容C在发光阶段漏电。其中，氧化物晶体管沟道区的材料可以为铟镓锌氧化物，铟镓锌氧化物为N型半导体，因此，第六晶体管T6、第三晶体管T3需要相应设置为N型晶体管。

如图10所示，为本公开像素驱动电路另一种示例性实施例的结构示意图。该像素驱动电路中，第六晶体管T6、第三晶体管T3可以为N型的氧化物薄膜晶体管。如图11、12所示，图11为图10中像素驱动电路在感测阶段中各节点的时序图，图12为图10中像素驱动电路在驱动阶段中各节点的时序图。图10所示的像素驱动电路同样可以包括检测阶段和驱动阶段。如图11所示，检测阶段同样可以包括：复位阶段T1、阈值建立阶段T2、采样阶段T3。如图12所示，驱动阶段同样可以包括：复位阶段T1、数据写入阶段T2、发光阶段T3。图10所示的像素驱动电路与图7所示的像素驱动电路驱动方法基本相同，仅区别在于：第六控制信号端的有效电平由低电平变为高电平，第三控制信号端的有效电平由低电平变为高电平。

本公开的一个示例性实施例还提供一种像素驱动电路驱动方法，用于驱动上述的像素驱动电路，该方法包括：

在检测阶段的：

复位阶段，向第一控制信号端、第三控制信号端输入无效电平，向第二控制信号端输入有效电平，向感测信号端输入复位信号；

阈值建立阶段，向第一控制信号端输入无效电平，向第二控制信号端、第三控制信号端输入有效电平；

采样阶段，向第一控制信号端输入无效电平，向第二控制信号端、第三控制信号端输入有效电平；

驱动阶段的：

复位阶段，向第一控制信号端、第三控制信号端输入无效电平，向第二控制信号端输入有效电平，向感测信号端输入复位信号；

数据写入阶段，向第二控制信号端、第三控制信号端输入无效电平，向第一控制信号端输入有效电平，向数据信号端输入数据信号端；

发光阶段，向第一控制信号端、第二控制信号端、第三控制信号端输入无效电平。

本公开提供的像素驱动方法在上述内容已经做出详细说明，此处不再赘述。

本公开的一个示例性实施例还提供一种显示面板，该显示面板包括上述的像素驱动电路、上述发光单元以及上述电源控制电路。

本公开的一个示例性实施例还提供一种显示面板驱动方法，用于驱动上述的显示面板，该方法包括：

在所述像素驱动电路的检测阶段，向第四控制信号端输入有效电平，向第五控制信号端输入无效电平；

在所述像素驱动电路的驱动阶段，向第四控制信号端输入无效电平，向第五控制信号端输入有效电平。

本公开提供的显示面板驱动方法在上述内容已经做出详细说明，此处不再赘述。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性远离并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

Claims (10)

1.一种像素驱动电路，其特征在于，包括：

第一输入电路，连接数据信号端、第一控制信号端、第一节点，用于响应所述第一控制信号端的信号将所述数据信号端的信号传输到所述第一节点；

第二输入电路，连接第二控制信号端、感测信号端、所述第一节点，用于响应所述第二控制信号端的信号将所述感测信号端的信号传输到所述第一节点；

驱动电路，连接所述第一节点、第一电源端、第二节点，用于根据所述第一节点的电压向所述第二节点输出驱动电流；

检测电路，连接所述第一节点、第二节点、第三控制信号端，用于响应所述第三控制信号端的信号连通所述第一节点和第二节点；

存储电路，连接于所述第一电源端和第一节点之间。

2.根据权利要求1所述的像素驱动电路，其特征在于，所述第一输入电路包括：

第一晶体管，第一极连接所述数据信号端，第二极连接所述第一节点，栅极连接所述第一控制信号端；

所述第二输入电路包括：

第二晶体管，第一极连接所述感测信号端，第二极连接所述第一节点，栅极连接所述第二控制信号端；

所述驱动电路包括：

驱动晶体管，第一极连接所述第一电源端，第二极连接所述第二节点，栅极连接所述第一节点；

存储电路包括：

存储电容，连接于所述第一电源端和所述第一节点之间；

检测电路包括：

第三晶体管，第一极连接所述第二节点，第二极连接所述第一节点，栅极连接所述第三控制信号端。

3.根据权利要求2所述的像素驱动电路，其特征在于，所述第一晶体管、第二晶体管、第三晶体管为氧化物薄膜晶体管或双栅结构的低温多晶硅薄膜晶体管。

4.根据权利要求2所述的像素驱动电路，其特征在于，所述像素驱动电路还包括：

隔离电路，连接所述第一节点、所述第一输入电路、第二输入电路、第六控制信号端，用于响应所述第六控制信号端的信号以连通所述第一输入电路、第二输入电路和所述第一节点。

5.根据权利要求4所述的像素驱动电路，其特征在于，所述隔离电路包括：

第六晶体管，第一极连接所述第一输入电路、第二输入电路，第二极连接所述第一节点，栅极连接所述第六控制信号端。

6.根据权利要求5所述的像素驱动电路，其特征在于，所述第六晶体管、第三晶体管为氧化物薄膜晶体管或双栅结构的低温多晶硅薄膜晶体管。

7.一种像素驱动电路驱动方法，用于驱动权利要求1-6任一项所述的像素驱动电路，其特征在于，包括：

在检测阶段的：

复位阶段，向第一控制信号端、第三控制信号端输入无效电平，向第二控制信号端输入有效电平，向感测信号端输入复位信号；

阈值建立阶段，向第一控制信号端输入无效电平，向第二控制信号端、第三控制信号端输入有效电平；

采样阶段，向第一控制信号端输入无效电平，向第二控制信号端、第三控制信号端输入有效电平；

驱动阶段的：

复位阶段，向第一控制信号端、第三控制信号端输入无效电平，向第二控制信号端输入有效电平，向感测信号端输入复位信号；

数据写入阶段，向第二控制信号端、第三控制信号端输入无效电平，向第一控制信号端输入有效电平，向数据信号端输入数据信号端；

发光阶段，向第一控制信号端、第二控制信号端、第三控制信号端输入无效电平。

8.一种显示面板，其特征在于，包括权利要求1-6任一项所述的像素驱动电路、发光单元以及电源控制电路；

所述电源控制电路连接所述第一电源端、第三节点、第二电源端、第四控制信号端、第五控制信号端，用于响应所述第四控制信号端的信号以将所述第一电源端信号信号传输到所述第三节点，以及用于响应所述第五控制信号端的信号将所述第二电源端的信号传输到所述第三节点；

所述发光单元连接于所述第二节点和第三节点之间。

9.根据权利要求8所述的显示面板，其特征在于，所述电源控制电路包括：

第四晶体管，第一极连接所述第一电源端，第二极连接第三节点，栅极连接所述第四控制信号端；

第五晶体管，第一极连接所述第二电源端，第二极连接第三节点，栅极连接所述第五控制信号端。

10.一种显示面板驱动方法，用于驱动权利要求8或9所述的显示面板，其特征在于，包括：

在所述像素驱动电路的检测阶段，向第四控制信号端输入有效电平，向第五控制信号端输入无效电平；

在所述像素驱动电路的驱动阶段，向第四控制信号端输入无效电平，向第五控制信号端输入有效电平。

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