CN111640747A - 半导体器件及其电接触结构与制造方法 - Google Patents

半导体器件及其电接触结构与制造方法 Download PDF

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黄永泰
方晓培
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Abstract

本发明提供了一种半导体器件及其电接触结构与制造方法，通过使得形成在所述核心元件区的边界处的至少两个接触插塞的顶部相联在一起，来在核心元件区的边界处形成顶部横截面积较大的组合接触结构，由此，为后续在核心元件区的边界处的接触结构上方形成电学结构的工艺提供足够的工艺余量，使得该边界处的所述电学结构的尺寸增大，降低接触阻抗，且通过该边界处尺寸增大的所述电学结构的，缓冲核心元件区和周边电路区之间的电路图案的密度差异，改善光学邻近效应，保证核心元件区边界以内的接触插塞上方的电学结构的一致性，并防止所述边界处的接触插塞上方的电学结构出现坍塌，提高器件性能。

Description

半导体器件及其电接触结构与制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其电接触结构与制造方法。
背景技术
已使用各种技术，在半导体衬底或晶片的有限面积中集成更多电路图案。由于电路图案间距的不同，集成电路一般分为器件密集区(Dense)、器件稀疏区(ISO)及器件孤立区，器件密集区是器件密度较高(即器件比较密集)的区域，器件稀疏区是器件密度较低(即器件比较稀疏)的区域，器件孤立区是相对稀疏区和密集区单独设置的区域。随着半导体器件的临界尺寸不断减小，电路图案的密度和/或器件高度也不断增加，受到曝光机台(optical exposure too1)的分辨率极限以及器件密集区和器件稀疏区之间的密度差异效应(即电路图案的密集/稀疏效应)的影响，在执行光刻工艺和/或蚀刻工艺时的困难也会增大很多(例如，工艺余量减小)，进而导致制造出来的半导体器件的性能受到影响。
例如，在动态随机存取存储(dynamic random access memory，以下简称为DRAM)装置的情况中，数目庞大的存储单元(memory cell)聚集形成一阵列存储区，而阵列存储区的旁边存在有周边电路区，周边电路区内包含有其他晶体管元件以及接触结构等，阵列存储区作为DRAM的器件密集区，用来存储数据，周边电路区作为DRAM的器件稀疏区，用于提供阵列存储区所需的输入输出信号等。其中，阵列存储区中的每一存储单元可由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)结构串联组成。其中，电容位于阵列存储区内，其中，所述电容堆叠在位线上方并电耦接至所述电容器对应的存储节点接触部，所述存储节点接触部电耦接至其下的有源区。随着半导体技术的不断发展，器件的临界尺寸不断减小，DRAM装置的存储单元之间的间隙变得更窄，当通过自对准接触(Self Aligned Contact，SAC)工艺形成存储节点接触部时，受到曝光机台(opticalexposure too1)的分辨率极限以及器件密集区和器件稀疏区之间的密度差异效应的影响，阵列存储区内部形成的接触孔不一致，器件密集区边界的接触孔产生异常，进而导致上方形成的电容器与接触孔中的接触插塞接触面积减小、接触阻抗的增加，有可能造成一些存储位因接触插塞的断路或短路问题而失效，以及，阵列存储区边界处的电容器坍塌的问题，这些问题影响和限制了DRAM性能的提高。
发明内容
本发明的目的在于提供一种半导体器件及其电接触结构、制造方法，以解决现有的动态随机存取存储器等半导体器件中因光学邻近效应以及电路图案的密集/稀疏效应而导致核心元件区内部的接触插塞上接的电学结构不一致以及核心元件区边界的接触插塞上接的电学结构异常的问题。
为解决上述技术问题，本发明提供一种半导体器件的电接触结构，所述电接触结构包括：
多个接触插塞，形成于所述半导体器件的核心元件区的核心元件的上方，且各个所接触插塞的底部与相应的核心元件的有源区接触，
其中，形成在所述核心元件区的边界处的至少两个接触插塞的顶部相联在一起，且所述顶部相联在一起的接触插塞中包括边界处最外侧的接触插塞。
基于同一发明构思，本发明还提供一种半导体器件，包括：
半导体衬底，所述半导体衬底具有核心元件区，所述核心元件区中形成有多个核心元件；
层间介质层，覆盖在所述半导体衬底上；以及，
如本发明所述的半导体器件的电接触结构，所述电接触结构形成于所述层间介质层中，所述电接触结构的各个所述接触插塞的底部与相应的核心元件的有源区接触，且所述电接触结构中形成在所述核心元件区的边界处的至少两个接触插塞的顶部相联在一起，且所述顶部相联的所有的接触插塞中包括边界处最外侧的接触插塞。
基于同一发明构思，本发明还提供一种半导体器件的电接触结构的制造方法，包括：
提供半导体衬底，所述半导体衬底具有核心元件区，所述核心元件区中形成有多个核心元件；
在所述半导体衬底上形成层间介质层，并在所述层间介质层中形成多个接触孔，各个所述接触孔贯穿所述层间介质层并暴露出相应的核心元件的有源区；
在所述接触孔中形成接触插塞，且各个所述接触插塞的底部与相应的核心元件的有源区接触，且形成在所述核心元件区的边界处的至少两个接触插塞的顶部相联在一起，所述顶部相联在一起的所有接触插塞中包括边界处最外侧的接触插塞。
基于同一发明构思，本发明还提供一种半导体器件的制造方法，包括：采用本发明所述的半导体器件的电接触结构的制造方法，在一具有核心元件区的半导体衬底上形成与相应的核心元件电接触的电接触结构。
与现有技术相比，本发明的技术方案，具有以下有益效果：
通过使得形成在所述核心元件区的边界处的至少两个接触插塞的顶部相联在一起，来在核心元件区的边界处形成顶部横截面积较大的组合接触结构，由此，一方面，可以为后续在核心元件区的边界处的组合接触结构上方形成电学结构(例如DRAM的电容器的下极板)的工艺提供足够的工艺余量，有利于该边界处的所述电学结构的尺寸增大，避免该边界处的电学结构出现异常或坍塌；另一方面，该边界处的电学结构和所述组合接触结构能具有较大的接触面积，因此接触阻抗减小，有利于提高器件的电学性能；更重要的是，该边界处的所述电学结构的尺寸增大，能够缓冲核心元件区和周边电路区之间的电路图案的密度差异，从而在形成核心元件区中的所有电学结构的光刻工艺和/或蚀刻工艺中能够改善光学邻近效应，减小稀疏/密集负载效应，保证核心元件区边界处以内的接触插塞上方的电学结构的一致性，提高器件性能。
附图说明
图1A～1D是本发明一实施例的半导体器件的电学接触结构的制造方法中的剖面结构示意图；
图2A～2D是本发明另一实施例的半导体器件的电学接触结构的制造方法中的剖面结构示意图；
图3A是本发明一实施例的半导体器件的制造方法中的俯视结构示意图；
图3B～11是本发明一实施例的半导体器件的制造方法中的沿图3A中的aa’线的剖面结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1D是示出本发明一实施例的半导体器件的电接触结构的剖面示意图。请参考图1D，本发明一实施例提供的半导体器件的电接触结构包括多个接触插塞106a、106b，其中，接触插塞106a、106b形成于所述半导体器件的核心元件区I的核心元件(未图示)的上方，且各个所接触插塞106a、106b的底部与相应的核心元件的有源区101接触。其中，核心元件区I包括边界处(或称为边界区、交界区、界面区)I-2以及位于边界处I-2以内的中央区I-1，形成在所述核心元件区I的边界处I-2的至少两个接触插塞106b的顶部相联在一起。核心元件区I为器件密集区，其周围的周边电路区II为器件稀疏区。
每个接触插塞106a、106b、106c可以包括阻挡金属层(未图示)和金属层(未图示)，阻挡金属层可以包括例如Ti、Ta、Mo、TixNy、TaxNy、TixZry、TixZryNz、NbxNy、ZrxNy、WxNy、VxNy、HfxNy、MoxNy、RuxNy和/或TixSiyNz。金属层可以包括例如钨、铜和/或铝
核心元件区I的边界处I-2的顶部相联一起的所有接触插塞106b构成倒U形电接触结构或者梳状电接触结构，即核心元件区I的边界处I-2的顶部相联一起的所有接触插塞106b，在边界处I-2构成一个顶部横截面积较大的组合接触结构。
请结合图1D和图11，本实施例中，半导体器件为动态随机存取存储器(dynamicrandom access memory，DRAM)，核心元件区为DRAM存储器的存储阵列区，核心元件为存储晶体管，所述电接触结构为存储节点接触部，上接电容结构(即存储节点，storage node)。即核心元件区I的中央区I-1中的每个接触插塞106a上接一个电容结构(如图11中705a所示)，核心元件区I的边界处I-2中的一个组合接触结构上接一个电容结构(如图11中705b所示)，且所述边界处I-2的电容结构具有第一宽度W1，所述核心元件区I的所述边界处I-2以内(即中央区I-1)的电容结构具有第二宽度W2，由于核心元件区I的边界处I-2形成的顶部横截面积较大的组合接触结构的存在，因此，可以为边界处I-2的电容结构的形成工艺提供足够的工艺余量，以有利于增大该边界处I-2的电容结构的第一宽度W1，使得所述第一宽度W1大于所述第二宽度W2，进而，一方面，避免该边界处形成的电容结构坍塌；另一方面，使得该边界处的电容结构与其下的所述组合接触结构之间能具有较大的接触面积，一减小接触阻抗，有利于提高器件的电学性能；更重要的是，该边界处的所述电容结构的尺寸增大，能够缓冲核心元件区I和周边电路区II之间的电路图案的密度差异，从而在执行光刻工艺和/或蚀刻工艺时能够改善光学邻近效应，减小稀疏/密集负载效应，保证核心元件区I边界处I-2以内的区域(即中央区)I-1的接触插塞106a上方的电容结构的一致性，防止出现核心元件区I内一些位置的接触插塞上方的电容结构出现异常或边界处I-2的接触插塞上方的电容结构出现坍塌的问题。可选地，所述第一宽度W1大于1.5倍的所述第二宽度W2。
请参考图3A和图11，所述半导体器件包括多条字线WL和多条位线BL，每条所述字线WL与所述核心元件区I中的多个所述有源区AA1相交，所述字线WL可以是埋入式字线，所述位线BL形成在核心元件区I的核心元件的上方并与所述字线WL垂直，所述顶部相联一起的所有接触插塞构成的结构(例如倒U形电接触结构或者梳状电接触结构)跨过至少一条所述字线WL并与所述位线BL对准(即平行)，例如形成的倒U形电接触结构或者梳状电接触结构跨过核心元件区I最外侧边界(即边界处I-2最靠近周边电路区II的一侧，也就是边界处I-2的最外侧)上的一个有源区AA1中的一条字线WL。需要说明的是，本实施例中，虽然举例所述半导体器件为DRAM，但是本发明的技术方案并不仅仅限定于此，半导体器件还以是任意合适的电学器件，例如其他架构的存储器，此时，所述电容结构可以替代为相应的电学结构，例如电阻器等。
图1A～图1D是示出根据本实施例的半导体器件的电接触结构的制造方法中的器件剖面示意图。请参考图1A～图1D，本实施例还提供一种半导体器件的电接触结构的制造方法，包括以下步骤：
首先，请参照图1A，提供一个半导体衬底100，其包含核心元件区I和周边电路区II，半导体衬底100可以选自硅基板、绝缘体上硅基板(SOI)、锗基板、绝缘体上锗基板(GOI)、硅锗基板等。半导体衬底100中形成有多个浅沟槽隔离结构(未图示)，该浅沟槽隔离结构通过刻蚀半导体衬底100以形成沟槽，然后再向沟槽中填入绝缘材料的方式来形成，该浅沟槽隔离结构的材质可为材质可包含氧化硅、氮化硅、或是氮氧化硅等。该浅沟槽隔离结构在二维平面上界定出了核心元件区I和周边电路区II的分界处(即界定出了核心元件区I的边界处I-2)，同时还界定出了核心元件区I中的各个核心元件所对应的有源区101以及周边电路区II中的***元件所对应的有源区101。
接着，请继续参照图1A，在半导体衬底100上覆盖层间介质层102，层间介质层102可以被设置成具有单层结构或多层结构。层间介质层102可以包括氮化硅、氮氧化硅和低k介电材料中的至少一种。其中，低k介电材料的介电常数k小于氧化硅层的介电常数，并且它可以用作金属间介电(IMD)层，例如为高密度等离子体(HDP)氧化物、原硅酸四乙醋(TEOS)、等离子体增强型TEOS(PE-TEOS)、未掺杂硅酸盐玻璃(USG)、硅酸磷玻璃(PSG)、硅酸棚玻璃(BSG)、硅酸棚磷玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、旋涂式玻璃(SOG)等。另外，可以在半导体衬底100和层间介质层102之间形成蚀刻停止层(未图示)，蚀刻停止层可以包括SiN、SiON、SiC、SiCN、BN(氮化棚)或其任何组合。可以使用等离子体增强型CVD(PECVD)、高密度等离子体CVD(HDP-CVD)、大气压CVD(APCVD)和/或旋涂工艺形成蚀刻停止层和层间介质层102。
然后，请继续参照图1A，通过第一次光刻工艺，在层间介质层102上形成第一掩模图案103，该第一掩模图案103定义出各个接触插塞的位置，然后，使用第一掩模图案103作为蚀刻掩模，各向异性地蚀刻层间介质层102，以形成贯穿所述层间介质层102且暴露出下方相应的有源区101的接触孔102a、102b和102c，接触孔102a、102b和102c均相互独立，每个接触孔102a位于在核心元件区I的中央区I-1中并暴露出中央区I-1中的相应核心元件的有源区101，每个接触孔102b位于核心元件区I的边界处I-2且暴露出边界处I-2中的相应核心元件的有源区101，每个接触孔102c位于周边电路区II中并暴露出相应***元件的有源区101。
然后，请参考图1B，在形成接触孔102a～102c之后，可以执行灰化工艺或湿式清洗工艺，以去除第一掩模图案103，并填充牺牲层104于各个接触孔102a～102c中。所述牺牲层104可以由旋涂硬掩模(SOH)层或非晶碳层ACL)形成，这样可以使得能够用牺牲层104填充具有高的高宽比的接触孔102a～102c。
接着，请继续参考图1B，可以通过第二次光刻工艺在层间介质层102和牺牲层104上形成第二掩模图案105，第二掩模图案105定义出用于将边界处I-2相应的至少两个接触孔102b的顶部相连的沟槽102d。以第二掩模图案105为掩模，刻蚀边界处I-2处的层间介质层，以形成将边界处相应的至少两个接触孔102b的顶部相连的沟槽102d，沟槽102d至少暴露出边界处I-2最外侧的一个接触孔(例如沟槽102d至少暴露出核边界处I-2最外侧的一列接触孔中的一个)。
请参考图1C，可以使用氧、臭氧或紫外线的灰化工艺或者通过湿式清洗工艺去除接触孔102a～102c、102d中的牺牲层104以及第二掩模图案105，以重新暴露出各个接触孔102a～102c和沟槽102d。
请参考图1D，可以在接触孔102a～102c和沟槽102d中形成阻挡金属层(未图示)，例如，阻挡金属层可以以均匀的厚度覆盖接触孔和沟槽的内壁与层间介质层102的顶表面。阻挡金属层能够减少或防止设置在接触孔和沟槽中的金属材料扩散到层间介质层102中。例如，所述阻挡金属层可以由Ta、TaN、TaSiN、Ti、Ti N、TiSiN、W、WN或它们的任何组合形成，可以使用化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD)(例如，溅射)等工艺形成。然后，在各个接触孔102a～102c和沟槽102d中填充金属层，以形成接触插塞106a、106c和组合接触结构106b。其中，金属层可以由(一种或多种)难熔金属(例如，钴、铁、镍、钨和/或钼)形成。另外，可以使用具有良好阶梯覆盖性质的沉积工艺形成金属层，例如，使用化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD)(例如，溅射)形成。层间形成的金属层还覆盖在接触孔周围的层间介质层102的表面上，之后，可以采用化学机械抛光(CMP)工艺对沉积的金属层的顶面进行化学机械抛光，直至暴露出出层间介质层102的顶面，以形成位于层间介质层102中的接触插塞106a、106c和组合接触结构106b。
请参考图2D，本发明另一实施例提供一种半导体器件的电接触结构，包括多个接触插塞106，其中，形成于所述半导体器件的核心元件区I的边界处(或称为边界区、交界区、界面区)I-2的至少两个接触插塞106的顶部通过一面积较大的接触垫109b相联在一起。核心元件区I为器件密集区，其周围的周边电路区II为器件稀疏区。核心元件区I的边界处I-2以内的区域(称为中央区)I-1中的接触插塞106的顶部设有独立的接触垫109a，且各个接触垫109a一一对应地与相应的接触插塞106的顶部电接触。
核心元件区I的边界处I-2的通过相应的接触垫109b而顶部相联一起的所有接触插塞106构成倒U形电接触结构或者梳状电接触结构，即核心元件区I的边界处I-2的顶部相联一起的所有接触插塞106，在边界处I-2构成一个顶部横截面积较大的组合接触结构。
图1A～图1D所示的方法，能够在相同的光刻次数下，减少沉积工艺的次数，使得顶部相联一起的所有接触插塞106一体成型。
请结合图2D和图11，本发明另一实施例中，半导体器件为动态随机存取存储器(dynamic random access memory，DRAM)，核心元件区为DRAM存储器的存储阵列区，核心元件为存储晶体管，所述电接触结构为存储节点接触部，上接电容结构。即核心元件区I的中央区I-1中的每个接触插塞上接一个电容结构(如图11中705a所示)，核心元件区I的边界处I-2中的一个组合接触结构上接一个电容结构(如图11中705b所示)，且所述边界处的电容结构具有第一宽度W1，所述核心元件区I的所述边界处I-2以内的电容结构具有第二宽度W2，由于核心元件区I的边界处I-2形成的顶部横截面积较大的组合接触结构的存在，因此，可以为边界处的电容结构的形成工艺提供足够的工艺余量，以有利于增大该边界处I-2的电容结构的第一宽度W1，使得所述第一宽度W1大于所述第二宽度W2，进而，一方面，避免该边界处形成的电容结构坍塌；另一方面，使得该边界处的电容结构与其下的所述组合接触结构之间能具有较大的接触面积，一减小接触阻抗，有利于提高器件的电学性能；更重要的是，该边界处的所述电容结构的尺寸增大，能够缓冲核心元件区I和周边电路区II之间的电路图案的密度差异，从而在执行光刻工艺和/或蚀刻工艺时能够改善光学邻近效应，减小稀疏/密集负载效应，保证核心元件区I边界处I-2以内的区域(即中央区)I-1的接触插塞106a上方的电容结构的一致性，防止出现核心元件区I内一些位置的接触插塞上方的电容结构出现异常或边界处I-2的接触插塞上方的电容结构出现坍塌的问题。可选地，所述第一宽度W1大于1.5倍的所述第二宽度W2。
图2A～图2D是示出本发明另一实施例的半导体器件的电接触结构的制造方法中的器件剖面示意图。请参考图2A～图2D，本实施例还提供一种半导体器件的电接触结构的制造方法，包括以下步骤：
首先，请参照图2A，提供一个半导体衬底100，其包含核心元件区I和周边电路区II。半导体衬底100中形成有多个浅沟槽隔离结构(未图示)，该浅沟槽隔离结构在二维平面上界定出了核心元件区I和周边电路区II的分界处(即界定出了核心元件区I的边界处I-2)，同时还界定出了核心元件区I中的各个核心元件所对应的有源区101以及周边电路区II中的***元件所对应的有源区101。
接着，请继续参照图2A，在半导体衬底100上覆盖第一层间介质层102。另外，可以在半导体衬底100和第一层间介质层102之间形成蚀刻停止层(未图示)；通过第一次光刻工艺，在第一层间介质层102上形成第一掩模图案103，该第一掩模图案103定义出各个接触插塞的位置，然后，使用第一掩模图案103作为蚀刻掩模，各向异性地蚀刻第一层间介质层102，以形成贯穿所述第一层间介质层102且暴露出下方相应的有源区101的接触孔102a、102b和102c，每个接触孔102a位于在核心元件区I的中央区I-1中并暴露出中央区I-1中的相应核心元件的有源区101，每个接触孔102b位于核心元件区I的边界处I-2且暴露出边界处I-2中的相应核心元件的有源区101，每个接触孔102c位于周边电路区II中并暴露出相应***元件的有源区101。
然后，请参考图2B，在形成接触孔102a～102c之后，可以执行灰化工艺或湿式清洗工艺，以去除第一掩模图案103，并填充TiN等材质的阻挡金属层(未图示)和钨等材质的金属层(未图示)于各个接触孔102a～102c中，并进一步采用化学机械抛光(CMP)工艺对沉积的金属层的顶面进行化学机械抛光，直至暴露出出第一层间介质层102的顶面，以形成位于层间介质层102中的接触插塞106，核心元件区I中的各个所述接触插塞106的底部与相应的核心元件的有源区101接触。周边电路区II中的各个所述接触插塞106的底部与相应的***元件的有源区101接触。
接着，请参考图2C，可以在第一层间介质层102和接触插塞106上形成第二层间介质层107和第二掩模图案105，第二掩模图案105通过第二次光刻工艺形成，定义出用于将边界处I-2相应的至少两个接触接触插塞106的顶部相连的沟槽。以第二掩模图案105为掩模，刻蚀第二层间介质层108，以形成暴露出相应的接触插塞106的顶部的沟槽，其中边界处I-2相应的沟槽108b将至少两个接触插塞106及其之间的间隔的顶部暴露出来，核心元件区I的边界处I-2以内(即中央区I-1)的沟槽108a暴露出相应的接触插塞106的顶部，周边电路区II中的沟槽108c暴露出相应的接触插塞106的顶部。沟槽108b至少暴露出边界处I-2最外侧的一个接触插塞106的顶部。
请参考图2D，可以使用氧、臭氧或紫外线的灰化工艺或者通过湿式清洗工艺去除第二掩模图案105，并在沟槽108a～108c中依次形成阻挡金属层(未图示)和金属层(未图示)。阻挡金属层能够减少或防止设置在接触孔和沟槽中的金属材料扩散到层间介质层102中。然后，在各个接触孔沟槽108a～108c填充金属层，以形成相互独立的接触垫109a、109b、109c。接触垫109a形成在所述核心元件区I的中央区I-1的接触插塞106的顶部，并一一对应地与相应的接触插塞106的顶部电接触，接触垫109b形成在所述核心元件区I的边界处I-2的接触插塞106的顶部，并一一对应地与相应的接触插塞106的顶部电接触，以使得边界处I-2中所述顶部相联一起的所有接触插塞106构成倒U形电接触结构或者梳状电接触结构。
图2A～图2D所示的方法，能够在相同的光刻次数下，将每个接触插塞(包括顶部相联在一起的接触插塞和独立的接触插塞)均分两段高度来制作，由此可以降低每段高度对应的刻蚀工艺和填充工艺所对应的接触孔或沟槽的深宽比，保证形成的电接触结构的性能。
请参考图1D和图2D，本发明一实施例还提供一种半导体器件，包括半导体衬底100，所述半导体衬底100具有核心元件区I，所述核心元件区I中形成有多个核心元件；层间介质层102，覆盖在所述半导体衬底100上；以及，如本发明各实施例所述的半导体器件的电接触结构，所述电接触结构形成于所述层间介质层102中，所述电接触结构的各个所述接触插塞的底部与相应的核心元件的有源区101接触，且所述电接触结构中形成在所述核心元件区的边界处I-2的至少两个接触插塞的顶部相联在一起。
请结合图2D和图11,所述半导体器件还包括电容结构，形成于所述层间介质层107上且底部与所述电接触结构相接触，所述边界处I-2的电容结构(如图11中的705b所示)具有第一宽度W1，所述核心元件区I的所述边界处I-2以内(即中央区I-1)的电容结构(如图11中的705a所示)具有第二宽度W2，所述第一宽度W1大于所述第二宽度W2。
需要说明的是，本发明的技术方案并不仅仅限定于上述的电接触结构的形成方法，能够用于形成独立的接触插塞和顶部相联在一起的接触插塞的方法均可以适用于本发明的技术方案，例如在本发明的又一示例中，在形成图1A的结构并去除掩膜图案103之后，不再填充牺牲层，而是直接填充接触插塞的材料(包括阻挡金属层和金属层)，来形成独立的接触插塞，然后在层间介质层102和独立的接触插塞上形成图1B中的掩膜图案105，并进一步刻蚀层间介质层102，以形成暴露出边界处I-2处的至少两个接触插塞102b的顶部侧壁的沟槽102d，之后在沟槽102d中填充导电材料，以形成接触垫(未图示)，该接触垫将沟槽102d暴露出的接触插塞102b的顶部相联在一起。
在下文中，将参照图3A至图11来详细描述本发明一实施例的半导体器件及其制造方法。其中图3A是本发明一实施例的半导体器件的制造方法中的器件结构俯视示意图；图3B～图11是本发明一实施例的半导体器件的制造方法中沿图3A中的aa’线的器件结构剖面示意图。
首先，请参考图3A和3B，提供具有多个核心元件(即存储晶体管)的半导体衬底300，具体过程包括：
首先，请参考图3A和图3B，提供一个半导体基底300a，其包含核心元件区I和周边电路区II。本实施例中，核心元件区I为存储区，核心元件区I上待形成的核心元件包括选择元件，后续在核心元件上方接数据存储元件，选择元件例如是MOS晶体管或二极管，数据存储元件例如是电容器、可变电阻器等，一个选择元件和相应的数据存储元件组成存储单元。周边电路区II中可形成***电路TR(例如，NMOS晶体管和PMOS晶体管、二极管或电阻器)来控制存储单元。半导体基底300a中形成有多个浅沟槽隔离结构301，该浅沟槽隔离结构301在二维平面上界定出了核心元件区I和周边电路区II的分界处(即界定出了核心元件区I的边界处I-2)，同时还界定出了核心元件区I中的各个核心元件所对应的有源区AA1以及周边电路区II中的***元件所对应的有源区AA2。其中有源区AA1在二维平面上的分布呈现条形且均沿第一方向延伸，且有源区AA1在半导体基底300a的面上可呈现错位的排列设置。
然后，在半导体基底300a中形成的埋入式字线WL，埋入式字线WL一般埋设在半导体基底300a中一预定深度位置，沿第二方向(即行方向)延伸并穿过浅沟槽隔离结构301以及有源区AA1，第二方向与有源区AA1的第一方向走向不垂直。埋入式字线WL作为栅极来控制存储单元的开关，其包含但不限定为掺杂性的半导体材料(如掺杂硅)、金属材(如钨、铝、钛、或钽)、导电性金属材(如氮化钛、氮化钽、或氮化钨)、或是金属半导体化合物(如氮化硅)等。通常埋入式字线WL的侧壁和底部被栅介质层(未图示)包围，埋入式字线WL的顶部被栅极盖层302掩埋在内。由于埋入式字线WL并非本发明的重点，其相关制作工艺可以参考本领域的已知技术方案，在此不再详述。此外，栅介质层可包括氧化硅或其他适合的介电材料，埋入式字线WL可包括铝、钨、铜、钛铝合金、多晶硅或其他适合的导电材料，而栅极盖层302可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。
再者，在埋入式字线WL两旁的有源区AA1中可掺入第二类型的掺质，如P类型或N类型的掺质，来形成源区和漏区(统一定义为S/D1)，埋入式字线WL两旁的AA1中的一者位于AA1中心处对应预定的位线接触结构的位置，另一者位于有源区AA1末端预定的存储节点接触结构的位置。字线WL和S/D1可以构成或限定形成在半导体器件的核心元件区I上的多个MOS存储晶体管。此外，在形成S/D1的同时，也可以一并在周边电路区II中形成***晶体管对应的源区和漏区(统一定义为S/D2)。在形成所述S/D1和S/D2之后，还可进一步形成刻蚀停止层303在所述半导体基底300a上，所述刻蚀停止层303覆盖所述S/D1和S/D2，其材料例如包括氮化硅(SiN)和/或氧化硅(SiO2)等。
然后，在核心元件区I的用作漏区的S/D1上形成多个位线接触插塞(bit linecontact，未图示)以及位于所述位线接触插塞上方的位线BL，位线接触插塞可以通过先刻蚀一个有源区AA1中形成的相邻两条WL之间的S/D1来形成凹槽，之后在凹槽中形成金属硅化物的方法来形成。多条位线BL相互平行且沿着垂直于埋入式字线WL的第三方向(即列方向)延伸，并同时横跨该有源区AA1与埋入式字线WL。各位线BL例如包含依序堆叠的一半导体层(例如多晶硅，未图示)、一阻障层(例如包括Ti或TiN等，未图示)、一金属层(例如钨、铝或铜等，无图示)与一掩模层(例如包含氧化硅、氮化硅或碳氮化硅，未图示)。
此外，在半导体基底300a的周边电路区II上，则形成有至少一栅极结构G1，其例如包含依序堆叠的一栅极介电层(未图示)和一栅极层(未图示)。在一具体示例中，栅极结构G1的栅极层与位线BL的半导体层或金属层是一并形成。进一步地，可采用不同工艺或同道工艺形成分别环绕各位线BL与栅极结构G1的侧墙304。举例来说，可先进行栅极结构G1的侧墙的制作工艺，使栅极结构G1的侧墙304包含氧化硅或氮氧化硅(SiON)，再进行位线BL的侧墙的制作工艺，而使位线BL的侧墙可包含氮化硅。此外，在栅极结构G1的侧墙的制作工艺中，可再进行一回蚀刻(etching back)制作工艺，使栅极结构G1的整体高度低于各位线BL。
然后，可以采用本发明的图1A～1D或图2A～图2D所示的半导体器件的电接触结构的制作方法来形成存储节点接触结构，下面以采用图1A～1D所示的半导体器件的电接触结构的制作方法来形成存储节点接触结构为例，具体过程如下：
首先，请参考图4，在提供具有位线BL、核心元件的源区和漏区S/D1的半导体衬底300之后，在半导体衬底300上形成一层间介质层400，其材质例如包括氧化硅、氮化硅或低K介质等。具体地，先通过沉积工艺全面地在半导体衬底300上覆盖层间介质层400，并使得层间介质层400填满各位线BL之间的空间并将各位线BL与栅极结构G1及其侧墙304掩埋在内，然后通过化学机械研磨等工艺对层间介质层400进行平坦化，形成整体上具有平坦的顶表面的层间介质层400。其中，平坦化后的层间介质层400的顶表面至少不低于各位线BL的顶表面。
接着，请参照图4，通过光刻工艺，在层间介质层400上形成第一掩模图案(未图示)，该第一掩模图案定义出各个存储节点接触结构的位置，然后，使用第一掩模图案作为蚀刻掩模，各向异性地蚀刻层间介质层400，以形成贯穿所述层间介质层400且暴露出下方相应的用作源区的S/D1的接触孔401a、401b和401d、401e，每个接触孔401a位于在核心元件区I的中央区I-1中并暴露出中央区I-1中的相应核心元件的用作源区的S/D1，每个接触孔401b位于核心元件区I的边界处I-2且暴露出边界处I-2中的相应核心元件的用作源区的S/D1，每个接触孔401d、401e位于周边电路区II中并暴露出相应***元件的源区/漏区S/D2或栅极结构G1。
然后，请参考图5，在形成接触孔401a、401b和401d、401e之后，可以执行灰化工艺或湿式清洗工艺，以去除第一掩模图案，并填充牺牲层501于各个接触孔401a、401b和401d、401e中。所述牺牲层501可以由旋涂硬掩模(SOH)层或非晶碳层ACL)形成，这样可以使得能够用牺牲层501填充具有高的高宽比的接触孔401a、401b和401d、401e。
接着，请继续参考图4和5，可以在层间介质层400和牺牲层501上形成第二掩模图案(未图示)，第二掩模图案定义出用于将边界处I-2相应的至少两个接触孔401b的顶部相连的沟槽401c。以第二掩模图案为掩模，刻蚀边界处I-2处的层间介质层400，以形成将边界处I-2相应的至少两个接触孔401b(包括最靠近周边电路区II的一列接触孔中的至少一个)的顶部相连的沟槽401c。沟槽401c至少跨过边界处I-2最外侧的一条字线WL。
然后，请参考图6，可以使用氧、臭氧或紫外线的灰化工艺或者通过湿式清洗工艺去除接触孔401a、401b和401d、401e中的牺牲层501以及第二掩模图案，以重新暴露出各个接触孔401a、401b和401d、401e和沟槽401c。
接着，请参考图7，可以在接触孔401a、401b和401d、401e和沟槽401c中形成阻挡金属层(未图示)，例如，阻挡金属层可以以均匀的厚度覆盖接触孔401a、401b和401d、401e和沟槽401c的内壁与层间介质层400的顶表面。阻挡金属层能够减少或防止设置在接触孔401a、401b和401d、401e和沟槽401c中的金属材料扩散到层间介质层400中。例如，所述阻挡金属层可以由Ta、TaN、TaSiN、Ti、Ti N、TiSiN、W、WN或它们的任何组合形成，可以使用化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD)(例如，溅射)等工艺形成。然后，在各个接触孔401a、401b和401d、401e和沟槽401c中填充金属层，以形成接触插塞501a、501d、501e和组合接触结构501b。其中，金属层可以由(一种或多种)难熔金属(例如，钴、铁、镍、钨和/或钼)形成。另外，可以使用具有良好阶梯覆盖性质的沉积工艺形成金属层，例如，使用化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD)(例如，溅射)形成。形成的金属层还覆盖在接触孔和沟槽周围的层间介质层400的表面上，之后，可以采用化学机械抛光(CMP)工艺对沉积的金属层的顶面进行化学机械抛光，直至暴露出出层间介质层400的顶面，以形成位于层间介质层400中的接触插塞501a、501d、501e和组合接触结构501b。接触插塞501a作为核心元件区I的中央区I-1中的存储节点接触结构，用于与后续在中央区I-1上方形成的电容结构连接。组合接触结构501b由核心元件区I的边界处I-2中的至少两个顶部相连的接触插塞(包括与边界处I-2的最外侧的源区电接触的边界处最外侧的接触插塞)形成，作为核心元件区I的边界处I-2中的存储节点接触结构，用于与后续在边界处I-2上方形成的电容结构连接，组合接触结构501b的顶部结构(即顶部相联一起的所有接触插塞形成的顶部连接结构)位于位线BL上方并横跨过至少一条字线WL，组合接触结构501b与位线BL对准平行。组合接触结构501b例如为倒U形电接触结构或者梳状电接触结构，其可以最少可以跨过边界处I-2最外侧的一个有源区AA1中的一条所述字线WL。接触插塞501d作为周边电路区II的栅极结构G1的接触结构，用于将栅极结构G1向外引出，接触插塞501e作为周边电路区II的源区或漏区S/D2的接触结构，用于将周边电路区II的源区或漏区S/D2向外引出。
之后，可以采用本领域常规的电容结构的制作方法来在核心元件区I上制作相应的电容结构，请参考图8～11，具体过程如下：
首先，请参考图8，可以通过化学气相沉积、旋涂等工艺在所述层间介质层400和接触插塞501a、501d、501e及组合接触结构501b的表面上依次形成底层支撑层600、第一牺牲层611、中间支撑层601、第二牺牲层612以及顶层支撑层602，其中底层支撑层600一方面用于对后续形成的下电极层进行底部支撑，另一方面还用于隔离半导体衬底300的内部元件与上方的电容器等元件。底层支撑层600的形成工艺还可以是热氧化工艺。所述底层支撑层600、中间支撑层601和顶层支撑层602的材质包含但不限于氮化硅，第一牺牲层611、第二牺牲层612的材质包含但不限于氧化硅。所述第一牺牲层611的厚度界定出后续所形成的中间支撑层601的高度，因此，所述第一牺牲层611的厚度可根据所需形成的中间支撑层601的高度位置进行调整。在所述第一牺牲层611与中间支撑层601的厚度确定的情况下，所述第二牺牲层612的厚度界定出后续所形成的顶层支撑层602的高度，因此，所述第二牺牲层612的厚度可根据所需形成的顶层支撑层602的高度位置进行调整。在本发明的其他实施例中，为了对下电极层进行更好的支撑，底层支撑层600和顶层支撑层602之间还可以层叠两层以上的中间支撑层601，相邻中间支撑层之间有牺牲层进行隔离。
接着，请参考图9所示，形成多个电容孔700a和700b在所述核心元件区I上的牺牲层与所述支撑层内，电容孔700a形成在核心元件区I的中央区I-1中且暴露出所述中央区I-1中接触插塞501a的表面，用于形成中央区I-1中的电容结构。电容孔700b形成在核心元件区I的边界处I-2且暴露出所述边界处I-2的组合接触结构501b的表面，用于形成边界处I-2中的电容结构。电容孔700a和700b呈阵列排布，且电容孔700b具有第一宽度W1，电容孔700a具有第二宽度W2，可选地，W1不小于1.5*W2。具体的，在所述顶层支撑层602上形成一掩模层(未图示)，对所述掩模层进行图形化，暴露出预定形成电容孔700a和700b的区域，然后以图形化的掩模层为掩模，依次对所述顶层支撑层602、第二牺牲层612、中间支撑层601、第一牺牲层611以及底层支撑层600进行刻蚀，以去除所述周边电路区II及核心元件区I边缘区域上的所述支撑层及牺牲层，并在核心元件区I中形成多个电容孔700a和700b，然后去除所述图形化的掩模层。所述电容孔700a和700b依次贯穿所述顶层支撑层602、第二牺牲层612、中间支撑层601、第一牺牲层611以及底层支撑层600，以暴露出所述核心元件区I的相应的接触插塞501a和组合接触结构501b的表面，可选的，所有的电容孔呈六方密堆积排布。此外，电容孔可以是倒梯形孔、矩形孔等，其侧壁可以是不规则形貌，如具有曲线侧壁等，在此不做具体限制。此外，本实施例中，周边电路区II上还保留有所述底层支撑层600，以用于在后续电容器形成工艺中保护周边电路区II的器件表面。
可以理解的是，由于组合接触结构501b的面积较大，因此可以为边界处I-2的电容孔700b的制作提供足够的工艺余量，且使得边界处I-2的电容孔700b的宽度较大，避免该边界处的电容孔700b发生异常变形或坍塌，同时使得后续在该边界处形成的电容结构和所述组合接触结构具有较大的接触面积，进而降低接触阻抗减小，有利于提高器件的电学性能。此外，因为边界处I-2的电容孔700b的宽度较大，能够缓冲周边电路区II和核心元件区I中的电路图案的密度差异，从而在执行电容孔的光刻工艺和/或蚀刻工艺时能够改善光学邻近效应，减小稀疏/密集负载效应，保证核心元件区边界以内的电容孔的一致性，防止出现核心元件区内一些位置的接触插塞上方的电容孔出现异常而引起后续形成的电容结构失效的问题。
请参考图10所示，形成一下电极层701覆盖于所述电容孔700a、700b的侧壁和底壁上。所述下电极层701位于所述电容孔700a、700b中的部分，其形貌与所述电容孔700a、700b的形貌一致，从而使得位于所述电容孔700a、700b中的所述下电极层701构成一筒状结构。具体的，所述下电极层701可在沉积工艺的基础上结合平坦化工艺形成，例如，首先，可以采用光刻胶等图形化保护层(未图示)将周边电路区II保护起来，并暴露出核心元件区I中的顶层支撑层602的顶表面以及电容孔700a、700b的表面；接着，采用物理气相沉积或化学气相沉积等工艺形成一电极材料层于所述图形化保护层以及核心元件区I的暴露表面上，所述电极材料层覆盖所述电容孔700a、700b的底部和侧壁，以及覆盖所述核心元件区I的顶层支撑层602和周边电路区II的图形化保护层顶表面；接着，执行平坦化工艺(例如，化学机械研磨工艺CMP)，去除电极材料层中位于所述顶层支撑层602上方的部分，从而使剩余的电极材料层仅形成在所述电容孔700a、700b中，以构成具有多个筒状结构的下电极层701，之后去除所述图形化保护层。此外，在本实施例中，所述接触插塞501a、501b分别通过所述电容孔700a、700b暴露出来，从而使得所形成的下电极层701的筒状结构的底部能够与所述接触插塞501a、501b电性接触。进一步的，所述下电极层701可以是多晶硅电极或金属电极。当下电极层701为金属电极时，还可以采用氮化钛(TiN)和Ti层叠结构。当下电极层701为多晶硅电极时，可以采用零掺杂和/或掺杂的多晶硅材料形成。
请继续参考图10所示，去除各个所述的牺牲层并保留各个所述的支撑层，所有的所述支撑层组成横向支撑层，以横向连接所述下电极层701的多个筒状结构的外壁，以在各个所述筒状结构的侧壁上对下电极层701进行支撑。具体的，所述顶层支撑层602位于所述下电极层701的多个筒状结构的顶部***，所述中间支撑层601位于所述下电极层701的多个筒状结构的中间部位，底层支撑层600位于所述下电极层701的多个筒状结构的底部***。其中，具体过程包括：形成第一开口(未图示)于所述顶层支撑层602并暴露出所述第二牺牲层612；可以采用湿法刻蚀工艺刻蚀去除所述第二牺牲层612；形成第二开口于所述中间支撑层601中以暴露出所述第一牺牲层611；采用湿法刻蚀工艺刻蚀去除所述第一牺牲层611；其中，一个所述第一开口仅与一个所述电容孔700a或700b交叠，或者一个所述第一开口同时与多个所述电容孔700a和/或700b交叠；一个所述第二开口仅与一个所述电容孔700a或700b交叠，或者一个所述第二开口同时与多个所述电容孔700a和/或700b交叠。此外，所述第二开口可以与所述第一开口完全对齐。
请参考图11所示，采用化学气相沉积工艺或原子层沉积工艺等形成一电容介质层702于所述下电极层701的内外表面以及各个所述支撑层暴露出的表面；接着，形成一上电极层703于所述电容介质层702的内表面和外表面。其中，所述电容介质层702覆盖所述下电极层701的筒状结构的内表面和外表面，以充分利用下电极层701的两个相对表面，构成具有较大电极表面积的电容器。优选的，所述电容介质层702可以为金属氧化物等高K介质层。进一步的，所述电容介质层702为多层结构，例如为氧化哈-氧化锆的两层结构。所述上电极层703可以为单层结构也可以为多层结构，当所述上电极层703为单层结构时，例如为多晶硅电极，也可以为金属电极，当上电极层703为金属电极时，例如可以采用氮化钛(TiN)形成。所述上电极层703在对应所述筒状结构的内部和所述筒状结构的外部均能够与所述电容介质层702以及所述下电极层701构成电容器。此外，在核心元件区I边缘区域(即电容孔阵列的边界区域)上，由于横向支撑层(即中间支撑层601、顶层支撑层602)的存在，所述电容介质层702和所述上电极层703均具有凹凸不平形貌的侧壁结构，所述凹凸不平形貌的侧壁结构对应于在所述下电极层701的筒状结构筒外部的所述中间支撑层601、顶层支撑层602，由此使得所述上电极层703在所述核心元件区I边缘区域(即电容孔阵列的边界区域)上的部分，对应所述中间支撑层601、顶层支撑层602以远离所述下电极层701的方向凸出，使核心元件区I中的电容器阵列边界不平整。此外，本实施例中，所述电容介质层702和所述上电极层703还依次延伸覆盖在所述周边电路区II上保留的底层支撑层600的表面上。
请参考图11所示，可以先采用化学气相沉积工艺在所述上电极层703表面形成一上电极填充层704，所述上电极填充层704填满所述上电极层703之间的间隙，也就是说，所述上电极填充层704填充满相邻的筒状结构之间的间隙并覆盖上述形成的结构。优选的，所述上电极填充层704的材质包括未掺杂或者硼掺杂的多晶硅。由此完成了电容器阵列的制作，即在中央区I-1形成了电容结构705a，在边界处I-2形成电容结构705b。
由于电容孔700b的宽度大于电容孔700a的宽度，因此在边界处I-2的所述电容结构705b的宽度(即W1)大于中央区I-1的电容结构705a的宽度(即W2)，例如W1＝W2*1.5。且由于电容孔700b的尺寸较大，有利于材料填充，进而改善了在边界处I-2形成的所述电容结构的性能。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。以及，上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的保护范围。
此外，还需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”和“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。文中的用语“和/或”表示二者兼具或者二选一。

Claims (17)

1.一种半导体器件的电接触结构，其特征在于，所述电接触结构包括：
多个接触插塞，形成于所述半导体器件的核心元件区的核心元件的上方，且各个所接触插塞的底部与相应的核心元件的有源区接触，
其中，形成在所述核心元件区的边界处的至少两个接触插塞的顶部相联在一起，且所述顶部相联在一起的接触插塞中包括边界处最外侧的接触插塞。
2.如权利要求1所述的半导体器件的电接触结构，其特征在于，所述顶部相联一起的所有接触插塞构成倒U形电接触结构或者梳状电接触结构。
3.如权利要求2所述的半导体器件的电接触结构，其特征在于，所述半导体器件的核心元件区中形成有与多个所述有源区相交的多条字线以及与所述字线垂直的位线，所述顶部相联一起的所有接触插塞构成的结构跨过至少一条所述字线并与所述位线对准。
4.如权利要求1所述的半导体器件的电接触结构，其特征在于，还包括相互独立的接触垫，形成在所述核心元件区的其他所述接触插塞的顶部，并一一对应地与相应的接触插塞的顶部电接触。
5.如权利要求1所述的半导体器件的电接触结构，其特征在于，所述顶部相联在一起的所有接触插塞为一体成型的结构，或者，所述边界处的至少两个接触插塞通过上接同一个接触垫而顶部相联在一起。
6.如权利要求1所述的半导体器件的电接触结构，其特征在于，所述电接触结构上接电容结构，其中，所述边界处的电容结构具有第一宽度，所述核心元件区的所述边界处以内的电容结构具有第二宽度，所述第一宽度大于所述第二宽度。
7.如权利要求6所述的半导体器件的电接触结构，其特征在于，所述第一宽度大于1.5倍的所述第二宽度。
8.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底具有核心元件区，所述核心元件区中形成有多个核心元件；
层间介质层，覆盖在所述半导体衬底上；以及，
如权利要求1～7中任一项所述的半导体器件的电接触结构，所述电接触结构形成于所述层间介质层中，所述电接触结构的各个所述接触插塞的底部与相应的核心元件的有源区接触，且所述电接触结构中形成在所述核心元件区的边界处的至少两个接触插塞的顶部相联在一起，且所述顶部相联的所有的接触插塞中包括边界处最外侧的接触插塞。
9.如权利要求8所述的半导体器件，其特征在于，所述半导体器件为DRAM，所述核心元件区为存储区，所述核心元件为存储晶体管，所述电接触结构为存储节点接触结构。
10.如权利要求9所述的半导体器件，其特征在于，所述半导体器件还包括：电容结构，形成于所述层间介质层上且底部与所述电接触结构相接触，所述边界处的电容结构具有第一宽度，所述核心元件区的所述边界处以内的电容结构具有第二宽度，所述第一宽度大于所述第二宽度。
11.如权利要求10所述的半导体器件，其特征在于，所述第一宽度大于1.5倍的所述第二宽度。
12.如权利要求9所述的半导体器件，其特征在于，所述半导体器件包括多条字线和多条位线，每条所述字线与所述核心元件区中的多个所述有源区相交，所述位线与所述字线垂直，所述顶部相联一起的所有接触插塞构成的结构跨过至少一条所述字线并与所述位线对准。
13.一种半导体器件的电接触结构的制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有核心元件区，所述核心元件区中形成有多个核心元件；
在所述半导体衬底上形成层间介质层，并在所述层间介质层中形成多个接触孔，各个所述接触孔贯穿所述层间介质层并暴露出相应的核心元件的有源区；
在所述接触孔中形成接触插塞，且各个所述接触插塞的底部与相应的核心元件的有源区接触，且形成在所述核心元件区的边界处的至少两个接触插塞的顶部相联在一起，所述顶部相联在一起的所有接触插塞中包括边界处最外侧的接触插塞。
14.如权利要求13所述的半导体器件的电接触结构的制造方法，其特征在于，在所述层间介质层中形成多个接触孔时，先通过一次光刻工艺在层间介质层中形成相互独立的接触孔，然后通过另一次光刻工艺刻蚀层间介质层，以使得所述边界处的至少两个接触孔的顶部相连通，以用于形成顶部相联在一起的接触插塞；或者，
在所述层间介质层中形成多个接触孔时，通过一次光刻工艺在层间介质层中形成相互独立的接触孔；然后，在所述接触孔中形成相互独立的接触插塞，接着，通过另一次光刻工艺刻蚀层间介质层，以形成暴露出所述边界处的至少两个接触插塞的顶部侧壁的沟槽，在所述沟槽中形成接触垫，以使得相应的接触插塞的顶部相联在一起；或者，
在所述层间介质层中形成多个接触孔时，通过一次光刻工艺在层间介质层中形成相互独立的接触孔；然后，在所述接触孔中形成相互独立的接触插塞，接着，形成另一层间介质层以覆盖具有所述接触插塞的层间介质层；然后通过另一次光刻工艺刻蚀所述另一层间介质层，以形成暴露出所述边界处的至少两个接触插塞的顶部的沟槽，在所述沟槽中形成接触垫，以使得相应的接触插塞的顶部相联在一起。
15.一种半导体器件的制造方法，其特征在于，包括：采用权利要求13或14中任一项所述的半导体器件的电接触结构的制造方法，在一具有核心元件区的半导体衬底上形成与相应的核心元件电接触的电接触结构。
16.如权利要求15所述的半导体器件的制造方法，其特征在于，所述核心元件区为存储区，所述核心元件为存储晶体管，所述电接触结构为存储节点接触结构，所述半导体器件的制造方法还包括：
在所述电接触结构上形成电容结构的下电极
形成覆盖所述下电极的电容介质；以及，
在所述电容介质上形成电容结构的上电极。
17.如权利要求16所述的半导体器件的制造方法，其特征在于，提供具有核心元件区的半导体衬底的步骤包括：
提供一半导体衬底，在所述半导体衬底中定义出多个有源区；
在所述半导体衬底中形成字线，所述字线与所述有源区交叉；
在所述字线两侧的有源区中分别形成源区及漏区；
在所述漏区上形成位线接触结构；以及
在所述位线接触结构上形成位线，所述位线与所述字线交叉，其中所述电接触结构中的接触插塞的底部与所述源区接触。
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