CN111565039B - 一种基于数字激光鉴频的脉冲锁相环路 - Google Patents

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Abstract

一种基于数字激光鉴频的脉冲锁相环路，属于光相干探测技术领域。所述脉冲锁相环路包括数字激光鉴频***和脉冲光锁相环，其中，数字激光鉴频***包括频率测量数字电路和频率控制模拟电路，频率测量数字电路包括高速信号采集器，门限检测及数据降速模块、FFT模块、频谱信息筛选模块和ADC控制模块组成的FPGA处理器和数模转换器。本发明通过数字激光鉴频***对Q支路平衡探测器的差频信号鉴频得到电压Vb，Vb分别作为环路滤波器和I支路平衡探测器的接地端，使得环路滤波器和I支路平衡探测器中的环路信号与Vb高效叠加，叠加后的信号对本振激光器进行调频，实现快速降低激光锁相环的初始频差的目的，从而实现脉冲激光的快速锁定。

Description

一种基于数字激光鉴频的脉冲锁相环路
技术领域
本发明属于光相干探测技术领域，具体涉及一种基于数字激光鉴频的脉冲锁相环路。
背景技术
在通信领域中，由于直接探测技术中对信息传输速率的提高已至瓶颈，难以有重大突破，所以各研究人员都把精力投入到相干探测的研究中。光学锁相环是相干探测***中接收机的重要组成部分，国际上已经研制出多种类型的光学锁相环***，对连续激光的相位锁定技术已经比较成熟。在相干探测中，信号采用脉冲激光调制使得激光峰值功率更大，增大了接收机的信噪比，使得探测距离大大提升，可以应用于探测隐身目标、卫星通信这类需要长距离、高灵敏度探测的场景中。在低重频的激光脉冲序列中，由于相邻两个光脉冲间的相干性较差，所以要求脉冲激光锁相环在一个激光脉冲开始到脉冲到达峰值前将信号激光与本振激光锁定，从而在锁相环的Q支路恢复出脉冲信号。因此脉冲激光锁相环的锁相捕捉时间是很短的，通常在ns级别。为了能让锁相环的捕捉时间尽量降低，必须在环路外添加辅助捕获技术，而传统的连续激光锁相环所使用的辅助捕获***主要是基于闸门法研制的。应用闸门法要求***产生一个固定时间的闸门，用计数器统计闸门时间内的脉冲数，从而计算出被测信号的频率值。这种方法适合于测量高频，低频需要很长的闸门时间。而且，由于用到了高频的分频器，要求被测信号有一定的连续性和周期性。这些特性使得该***要求差频信号需要稳定的存在一定时间，对于测量脉冲差频信号来说其测量误差过大。因此需要开发一种新型频率捕获技术，基于此建立脉冲激光锁相环路。
发明内容
针对传统激光锁相环路中鉴频控制***不能精确测量和控制脉冲激光锁相环内的本振激光和信号激光频率差的问题，本发明提出了一种新型的基于数字激光鉴频的脉冲锁相环路。
本发明采用的技术方案如下：
一种基于数字激光鉴频的脉冲锁相环路，其特征在于，包括数字激光鉴频***1和脉冲光锁相环2，其中所述脉冲光锁相环包括本振激光器21、90°光混频器22、Q支路平衡探测器23、I支路平衡探测器24、环路滤波器25；
其中，所述数字激光鉴频***1包括：
频率测量数字电路3，所述频率测量数字电路3包括高速信号采集器31、FPGA处理器32和数模转换器33，其中FPGA处理器包括门限检测及数据降速模块322、FFT模块323、频谱信息筛选模块324和ADC控制模块321；
频率控制模拟电路4，所述频率控制模拟电路4包括高压放大器41、前级低通滤波器42、加法器43和后级低通滤波器44；
数字电源51，用于向频率测量数字电路供电；
模拟电源52，用于向频率控制模拟电路供电；
信号激光器产生的脉冲信号激光与本振激光器产生的连续本振激光输入90°光混频器进行混频后，输出四路相位差为0°、90°、180°和270°的相干光信号，其中两路相位差为0°和180°的光信号经I支路(同相支路)平衡探测器接收，I支路平衡探测器将同相支路光信号转化为环路信号后输入至环路滤波器，经环路滤波器滤波放大后输入本振激光器，以调节本振激光器的输出频率；另外两路相位差为90°和270°的光信号经Q支路(正交支路)平衡探测器接收，Q支路平衡探测器将正交支路光信号转化为Q支路差频信号后，输入至数字激光鉴频***进行鉴频控制；
FPGA处理器中的ADC控制模块321控制高速信号采集器采集Q支路差频信号，将Q支路差频信号进行模数转换后，得到的采样数据(脉冲)输入FPGA处理器，经FPGA处理器中的门限检测及数据降速模块提取出有效数据并对有效数据进行降速处理后，输入FFT模块，FFT模块将有效数据中的信号时域信息变换为信号频域信息，输入频谱信息筛选模块进行数据处理后，得到差频信号的测量频率值，再经数模转换器转换为模拟信号后，输入频率控制模拟电路；经频率控制模拟电路中的高压放大器放大后，输入前级低通滤波器进行滤波，滤波后的信号Vb分别进入四个加法器和后级低通滤波器，四个加法器中与环路滤波器的供电电压V1、环路滤波器的供电电压-V1、I支路平衡探测器的供电电压V2、I支路平衡探测器的供电电压-V2相加的结果输入后级低通滤波器进行滤波处理后，得到Vb+V1、Vb-V1、Vb+V2、Vb-V2四个电压，直接进入后级低通滤波器的滤波信号Vb经后级低通滤波器分为两路Vb；Vb+V1、Vb-V1对环路滤波器进行供电，一路Vb输入环路滤波器的接地端；Vb+V2、Vb-V2对I支路平衡探测器进行供电，另一路Vb输入I支路平衡探测器的接地端。
进一步地，所述门限检测及数据降速模块提取有效数据的具体过程为：采样数据输入比较器3221与门限值比较后，输入FIFO缓存，缓存深度大于
Figure BDA0002522092530000031
采样数据输入比较器3221与设定的门限值进行比较，当触发门限(采样数据大于门限值)时，将FIFO缓存中触发点前的至少
Figure BDA0002522092530000032
个和触发点后的至少
Figure BDA0002522092530000033
个数据存入RAM，得到有效数据，Δl为脉冲信号激光的脉冲宽度，Δt为高速信号采集器的采样时钟间隔。所述门限检测及数据降速模块进行降速处理时，通过FFT模块的运算时钟对RAM中的数据进行读取实现。
与现有技术相比，本发明的有益效果为：
本发明提供的一种基于数字激光鉴频的脉冲锁相环路，通过数字激光鉴频***对Q支路平衡探测器的差频信号鉴频得到电压Vb，Vb分别作为环路滤波器和I支路平衡探测器的接地端，使得环路滤波器和I支路平衡探测器中的环路信号与Vb高效叠加，叠加后的信号对本振激光器进行调频，实现快速降低激光锁相环的初始频差的目的，从而实现脉冲激光的快速锁定。解决了现有锁相环路不能精确测量控制脉冲信号的问题。
附图说明
为了更清楚的说明本发明具体实施方式，下面将对具体实施方式中所需要使用的附图作简单的介绍。图中实线为电路连接，虚线为空间光。
图1为本发明基于数字激光鉴频的脉冲锁相环路的结构示意图；
图2为本发明基于数字激光鉴频的脉冲锁相环路中，数字激光鉴频***的结构示意图；
图3为数字激光鉴频***中，频率测量数字电路的结构示意图；
图4为频率测量数字电路中，FPGA处理器的结构示意图；
图5为FPGA处理器中，门限检测及数据降速模块的结构示意图；
图6为数字激光鉴频***中，频率控制模拟电路的结构示意图。
具体实施方式
下面结合附图和实施例，详述本发明的技术方案。
如图1所示，为本发明基于数字激光鉴频的脉冲锁相环路的结构示意图；该脉冲锁相环路包括数字激光鉴频***1和脉冲光锁相环2，其中所述脉冲光锁相环包括本振激光器21、90°光混频器22、Q支路平衡探测器23、I支路平衡探测器24、环路滤波器25；
其中，所述数字激光鉴频***1包括：
频率测量数字电路3，所述频率测量数字电路3包括高速信号采集器31、FPGA处理器32和数模转换器33，其中FPGA处理器包括门限检测及数据降速模块322、FFT模块323、频谱信息筛选模块324和ADC控制模块321；
频率控制模拟电路4，所述频率控制模拟电路4包括高压放大器41、前级低通滤波器42、加法器43和后级低通滤波器44；
数字电源51，用于向频率测量数字电路供电；
模拟电源52，用于向频率控制模拟电路供电。
其中，信号激光器产生的脉冲信号激光与本振激光器产生的连续本振激光输入90°光混频器进行混频后，输出四路相位差为0°、90°、180°和270°的相干光信号，其中两路相位差为0°和180°的光信号经I支路(同相支路)平衡探测器接收，其光信号强度正比于
Figure BDA0002522092530000041
I支路平衡探测器将同相支路光信号转化为环路信号后输入至环路滤波器，经环路滤波器滤波放大后输入本振激光器，以调节本振激光器的输出频率；另外两路相位差为90°和270°的光信号经Q支路(正交支路)平衡探测器接收，其光信号强度正比于
Figure BDA0002522092530000042
其中ELo与Es(t)分别为连续本振激光光场振幅和脉冲信号激光光场振幅，Δω与
Figure BDA0002522092530000043
为脉冲信号激光与连续本振激光角频率之差和初始相位之差，Q支路平衡探测器将正交支路光信号转化为Q支路差频信号后，输入至数字鉴频***进行鉴频控制。
其中，如图2所示，数字激光鉴频***包括：频率测量数字电路，频率测量数字电路用于实时采集锁相环路中的差频信号，精确测量差频信号频率大小，并根据所测得频率值大小，按比例转化为电压值，得到测量电压；频率控制模拟电路，频率控制模拟电路对测量电压按照实际鉴频控制所需进行高压放大、整流滤波处理和直流叠加产生三对偏置的供电电源；电源单元5，电源单元5包括数字电源51和模拟电源52，主要为频率测量数字电路和频率控制模拟电路供电。
其中，如图3所示，频率测量数字电路包括高速信号采集器、FPGA处理器和数模转换器。高速信号采集器核心是高速模数转换器，配备时钟抖动低的时钟发生器，该模块在FPGA处理器的控制下，对脉冲差频信号进行模数转换，输出符合FPGA处理器数据接收的采样数据以及采样时钟信号，输出数据类型为低压差分信号(LVDS)；FPGA处理器根据采样时钟信号，正确接收采样数据并对采样数据进行处理，计算出脉冲差频信号的频率值；数模转换器根据所测得频率值大小将频率数据转换为相应电压值，得到与频率相关的电压。
其中，如图4所示，FPGA处理器是整个频率测量数字电路的核心，利用HDL语言将FPGA芯片编程配置为所需电路。所述FPGA处理器包括ADC控制模块、门限检测及数据降速模块、FFT模块以及频谱信息筛选模块。ADC控制模块与高速信号采集器连接，产生控制高速信号采集器信号采样的必要寄存器配置的控制信号；门限检测及数据降速模块对采样数据进行门限检测，设立门限值为Q支路差频信号峰值的1/4，可有效避免噪声影响带来的误判断，筛选有效数据，并对有效数据进行降速处理；FFT模块对已降速的有效数据进行组帧，添加帧开始、帧结束和帧有效信号，并对帧数据进行FFT运算，得到帧数据的频域信息，包括实部数据和虚部数据；频谱信息筛选模块对FFT模块得到的实部数据和虚部数据进行平方和、开根、截取频谱、检索频谱分量最大值位置以及正负试验操作，得到测量频率值。
其中，所述ADC控制模块完成对ADC的一些必要的寄存器配置，对ADC输出数据类型、输出时钟与输出数据的相位关系和其他采样功能进行正确设置，配置模式采用SPI协议。该模块主要将RAM中数据按SPI协议要求逐位读出至ADC的sdio口，并同步传输数据同步信号sclk和有效标志信号cs。
其中，如图5所示，门限检测及数据降速模块包括比较器、FIFO缓存、RAM，比较器将采样数据与预设门限值进行比较，若采样数据大小超过门限值(检测到有效脉冲数据)，发出开指令，将FIFO缓存与PAM单元之间连接起来，门限检测及数据降速模块将FIFO缓存的256深度的数据连同门限触发后的256深度数据依次送入RAM中，形成512深度的数据帧；若采样数据大小不超过门限值，发出断指令，断开FIFO缓存与RAM单元的连接，数据不能有效存储起来；FIFO缓存将经比较的数据暂时缓存一会，防止低于门限值的有效数据丢失；RAM单元以采样时钟对数据进行存储，以FFT运算时钟对数据进行读取，实现了对有效数据存储降速的功能。目前市面上常见的FPGA型号运行FFT运算，其最大时钟频率只能达到100MHz左右，远远达不到高速信号采集***的数据时钟频率。针对采集模块数据速率与FFT运算速率不匹配的问题，本发明对数据进行降速处理，并且添加门限检测使数据不溢出丢失。由于脉冲激光锁相环内信号脉冲激光具有低重频、窄脉冲的特性，导致采样***采集到的数据大部分是不包含脉冲信号的，只是***噪声，只有一小段脉冲信号数据，且脉冲数据是周期性出现的。可以利用门限检测触发***甄别存储有效数据，并通过FIFO对数据降速，不必花费大量的存储空间来存储数据。门限检测及数据降速模块内部预设门限值与数据流进行比较，比较后的数据全部进入同步FIFO队列；若数据流触发门限，则控制FIFO里的数据进入RAM，再以低频时钟对RAM中的数据进行读取，FIFO、RAM就完成了对有效的差频信号缓存及减速。
其中，所述FFT模块包括数据控制单元和数据运算单元。数据控制单元将所述门限检测及数据降速模块传输来的有效数据组成一帧数据，添加帧开始、帧结束和帧有效标志信号，帧数据及帧标志信号送入运算核心进行运算；数据运算单元基于FFT算法计算数据的频谱。频谱数据分为实部数据和虚部数据，最大频谱频率值为数据采样时钟的一半，频谱间隔Δf为数据采样时钟与帧数据个数的比值。
其中，所述频谱信息筛选模块对FFT模块所得频谱实部和虚部数据进行计算，包括平方和、开根号、数据截取、检索最大值频谱位置操作；然后根据计算结果生成正负试验值，完成正负试验；最后给出带符号的频率值数据驱动所述数模转换器。
其中，如图6所示，频率控制模拟电路4包括高压放大器41、前级低通滤波器42、高压直流加法器43以及后级低通滤波器44。高压放大器将数模转换器的输出电压进行放大，放大倍数与本振激光器调频系数与所述数模转换器的最高输出电压有关，得到满足调频需要的鉴频电压值；前级低通滤波器将阶跃的鉴频电压整形滤波，使其电压变化趋于缓慢，保护后续电路，其为简单的RC低通滤波器结构，需要注意的是，为确保驱动能力，R值不能太高，同时为了得到好的整形效果，C值必须尽量高；高压直流加法器将整形后的鉴频电压与两对供电电压(激光锁相环I支路的平衡探测器的正负供电电压和环路滤波器的正负供电电压)进行叠加操作，得到两对偏置为鉴频电压值的供电电压；后级低通滤波器对两对经偏置的供电电压和鉴频电压进行进一步的整形滤波，使得6个电压信号随着鉴频电压改变而同步缓慢上升，进一步确保环路中的I支路平衡探测器和环路滤波器供电正常。
具体地，高压直流加法器43包括直流加法器431、直流加法器232、直流加法器233以及直流加法器234。上述四个直流加法器功能结构相同，区别在于分别与不同的电压值进行叠加。
本发明基于数字激光鉴频的脉冲锁相环路，能在一个激光脉冲间隔内测量出脉冲激光锁相环本振激光与信号激光的初始频差，并在10ms内驱动本振激光的电光晶体控制本振激光器频率输出，使得光学锁相环的初始频差降低到快捕带内。***最大捕获范围与所用数字信号***最大时钟频率和***最大输出电压值有关，本发明脉冲锁相环路最大捕获范围可达±100MHz。

Claims (1)

1.一种基于数字激光鉴频的脉冲锁相环路，其特征在于，包括数字激光鉴频***(1)和脉冲光锁相环(2)，其中所述脉冲光锁相环包括本振激光器(21)、90°光混频器(22)、Q支路平衡探测器(23)、I支路平衡探测器(24)、环路滤波器(25)；
其中，所述数字激光鉴频***(1)包括：
频率测量数字电路，所述频率测量数字电路包括高速信号采集器(31)、FPGA处理器(32)和数模转换器(33)，其中FPGA处理器包括门限检测及数据降速模块(322)、FFT模块(323)、频谱信息筛选模块(324)和ADC控制模块(321)；
频率控制模拟电路，所述频率控制模拟电路包括高压放大器(41)、前级低通滤波器(42)、加法器(43)和后级低通滤波器(44)；
数字电源，用于向频率测量数字电路供电；
模拟电源，用于向频率控制模拟电路供电；
信号激光器产生的脉冲信号激光与本振激光器产生的连续本振激光输入90°光混频器进行混频后，输出四路相位差为0°、90°、180°和270°的相干光信号，其中两路相位差为0°和180°的光信号经I支路平衡探测器接收，I支路平衡探测器将同相支路光信号转化为环路信号后输入至环路滤波器，经环路滤波器滤波放大后输入本振激光器，以调节本振激光器的输出频率；另外两路相位差为90°和270°的光信号经Q支路平衡探测器接收，Q支路平衡探测器将正交支路光信号转化为Q支路差频信号后，输入至数字激光鉴频***进行鉴频控制；
FPGA处理器中的ADC控制模块控制高速信号采集器采集Q支路差频信号，将Q支路差频信号进行模数转换后，得到的采样数据输入FPGA处理器，经FPGA处理器中的门限检测及数据降速模块提取出有效数据并对有效数据进行降速处理后，输入FFT模块，FFT模块将有效数据中的信号时域信息变换为信号频域信息，输入频谱信息筛选模块进行数据处理后，得到差频信号的测量频率值，再经数模转换器转换为模拟信号后，输入频率控制模拟电路；经频率控制模拟电路中的高压放大器放大后，输入前级低通滤波器进行滤波，滤波后的信号Vb分别进入四个加法器和后级低通滤波器，四个加法器中与环路滤波器的供电电压V1、环路滤波器的供电电压-V1、I支路平衡探测器的供电电压V2、I支路平衡探测器的供电电压-V2相加的结果输入后级低通滤波器进行滤波处理后，得到Vb+V1、Vb-V1、Vb+V2、Vb-V2四个电压，直接进入后级低通滤波器的滤波信号Vb经后级低通滤波器分为两路；Vb+V1、Vb-V1对环路滤波器进行供电，一路Vb输入环路滤波器的接地端；Vb+V2、Vb-V2对I支路平衡探测器进行供电，另一路Vb输入I支路平衡探测器的接地端；
其中，所述门限检测及数据降速模块提取有效数据的具体过程为：采样数据输入比较器与门限值比较后，输入FIFO缓存，缓存深度大于
Figure FDA0004074466140000021
采样数据输入比较器与设定的门限值进行比较，当触发门限时，将FIFO缓存中触发点前的至少
Figure FDA0004074466140000022
个和触发点后的至少
Figure FDA0004074466140000023
个数据存入RAM，得到有效数据，Δl为脉冲信号激光的脉冲宽度，αt为高速信号采集器的采样时钟间隔。
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