CN111563599A

CN111563599A - 一种量子线路的分解方法、装置、存储介质及电子装置

Info

Publication number: CN111563599A
Application number: CN202010361361.4A
Authority: CN
Inventors: 俞磊; 窦猛汉
Original assignee: Origin Quantum Computing Technology Co Ltd
Current assignee: Origin Quantum Computing Technology Co Ltd
Priority date: 2020-04-30
Filing date: 2020-04-30
Publication date: 2020-08-21
Anticipated expiration: 2040-04-30
Also published as: CN111563599B

Abstract

本发明公开了一种量子线路的分解方法、装置、存储介质及电子装置，方法包括：获取量子线路对应的酉矩阵U；其中，所述酉矩阵的阶数N＝2ⁿ,所述n为所述量子线路包含的量子比特总数；将所述酉矩阵U分解成r个携带受控信息的单量子逻辑门对应的酉矩阵；其中，满足U_r…U_i…U₁U＝I_N，所述U_i为第i个携带受控信息的单量子逻辑门对应的酉矩阵，1≤i≤r，所述

所述I_N为N阶单位矩阵；输出包含所述r个携带受控信息的单量子逻辑门的量子线路。利用本发明实施例，能够减少量子线路的计算量，提高量子线路的模拟效率，同时减少硬件资源的占用。

Description

一种量子线路的分解方法、装置、存储介质及电子装置

技术领域

本发明属于量子计算技术领域，特别是一种量子线路的分解方法、装置、存储介质及电子装置。

背景技术

量子计算机是一类遵循量子力学规律进行高速数学和逻辑运算、存储及处理量子信息的物理装置。当某个装置处理和计算的是量子信息，运行的是量子算法时，它就是量子计算机。量子计算机因其具有相对普通计算机更高效的处理数学问题的能力，例如，能将破解RSA密钥的时间从数百年加速到数小时，故成为一种正在研究中的关键技术。

量子计算模拟是一个借助数值计算和计算机科学来仿真遵循量子力学规律的模拟计算，作为一个仿真程序，它依据量子力学的量子比特的基本定律，利用计算机的高速计算能力，刻画量子态的时空演化。

目前，量子计算的算法通常用量子线路表示，量子线路包括量子逻辑门操作。通常，连续的一段量子线路通常包含几十上百个甚至成千上万个量子逻辑门操作，而量子逻辑门数量或量子逻辑门操作的量子比特数越多，计算过程越为复杂，导致量子线路的模拟效率较低，且对硬件资源的占用较多。

发明内容

本发明的目的是提供一种量子线路的分解方法、装置、存储介质及电子装置，以解决现有技术中的不足，它能够减少量子线路的计算量，提高量子线路的模拟效率，同时减少硬件资源的占用。

本申请的一个实施例提供了一种量子线路的分解方法，包括：

获取量子线路对应的酉矩阵U；其中，所述酉矩阵的阶数N＝2ⁿ,所述n为所述量子线路包含的量子比特总数；

将所述酉矩阵U分解成r个携带受控信息的单量子逻辑门对应的酉矩阵；其中，满足U_r…U_i…U₁U＝I_N，所述U_i为第i个携带受控信息的单量子逻辑门对应的酉矩阵，1≤i≤r，所述

所述I_N为N阶单位矩阵；

输出包含所述r个携带受控信息的单量子逻辑门的量子线路。

可选的，所述将所述酉矩阵U分解成r个携带受控信息的单量子逻辑门对应的酉矩阵，包括：

确定所述酉矩阵U中对角元素下方的、待置0的非对角元素的排序；

针对所述排序中的第i个非对角元素，构造特定量子逻辑门的N阶酉矩阵U_i，以使矩阵U_i…U₁U中与该非对角元素同位置的元素置为0，且不改变已置0的非对角元素；

其中，所述特定量子逻辑门包括操作一比特的单量子逻辑门，所述单量子逻辑门携带受其余比特控制的受控信息，1≤i≤r；当所述i＝1时，所述单量子逻辑门的酉矩阵由所述量子线路对应的酉矩阵U的元素确定；当1<i≤r时,所述单量子逻辑门的酉矩阵由矩阵U_i-1…U₁U的元素确定；并且，当所述第i个非对角元素的排序为所在列最后一个时，同时使矩阵U_i…U₁U的相同列中的对角元素置为1。

可选的，所述确定所述酉矩阵U中对角元素下方的、待置0的非对角元素的排序，包括：

当n＝1时，所述酉矩阵U中对角元素下方的、待置0的非对角元素排序为(2,1)；其中，所述(2,1)表示坐标为第2行第1列的非对角元素；

当n>1时，根据(n-1)比特量子线路对应的酉矩阵的第一列排序，确定n比特量子线路对应的所述酉矩阵U中对角元素下方的、待置0的非对角元素的第一列排序；其中，第一列中坐标(N/2+1,1)的非对角元素的排序位于第一列最后一个；

基于所述n比特量子线路对应的第一列排序，分别确定所述n比特量子线路对应的第2列至第N/2列中对角元素下方的、待置0的非对角元素的排序；

根据(n-1)比特量子线路对应的酉矩阵中对角元素下方的、待置0的非对角元素的排序，对应确定所述n比特量子线路对应的第(N/2+1)列至第N列中对角元素下方的、待置0的非对角元素的排序。

可选的，所述携带受控信息的单量子逻辑门的表示形式包括：

{C_n…C_m…C₁}，其中，所述C_m表示0、1、*或单量子逻辑门V，所述m表示量子比特位，m∈[1,n]，并且，有且只有一个C_m表示单量子逻辑门V，所述单量子逻辑门V的酉矩阵由所述酉矩阵U确定；

当C_m为0时，表示所述量子线路运行到单量子逻辑门V之前，当该位的量子比特的量子态为0态时，执行单量子逻辑门V；

当C_m为1时，表示所述量子线路运行到单量子逻辑门V之前，当该位的量子比特的量子态为1态时，执行单量子逻辑门V；

当C_m为*时，表示所述量子线路运行到单量子逻辑门V之前，当该位的量子比特的量子态为任意态时，均执行单量子逻辑门V。

本申请的另一实施例提供了一种量子线路的分解装置，包括：

获取模块，用于获取量子线路对应的酉矩阵U；其中，所述酉矩阵的阶数N＝2ⁿ,所述n为所述量子线路包含的量子比特总数；

分解模块，用于将所述酉矩阵U分解成r个携带受控信息的单量子逻辑门对应的酉矩阵；其中，满足U_r…U_i…U₁U＝I_N，所述U_i为第i个携带受控信息的单量子逻辑门对应的酉矩阵，1≤i≤r，所述

所述I_N为N阶单位矩阵；

输出模块，用于输出包含所述r个携带受控信息的单量子逻辑门的量子线路。

可选的，所述分解模块，包括：

确定单元，用于确定所述酉矩阵U中对角元素下方的、待置0的非对角元素的排序；

构造单元，用于针对所述排序中的第i个非对角元素，构造特定量子逻辑门的N阶酉矩阵U_i，以使矩阵U_i…U₁U中与该非对角元素同位置的元素置为0，且不改变已置0的非对角元素；

可选的，所述确定单元，具体用于：

本申请的另一实施例提供了一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项中所述的方法。

本申请的另一实施例提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项中所述的方法。

与现有技术相比，本发明提供的一种量子线路的分解方法，首先获取量子线路对应的酉矩阵U，其中，酉矩阵的阶数N＝2ⁿ,n为量子线路包含的量子比特总数；将酉矩阵U分解成r个携带受控信息的单量子逻辑门对应的酉矩阵；其中，满足U_r…U_i…U₁U＝I_N，U_i表示第i个携带受控信息的单量子逻辑门对应的酉矩阵，1≤i≤r，

I_N为N阶单位矩阵；最后，输出包含r个携带受控信息的单量子逻辑门的量子线路。由于输出的量子线路中量子逻辑门数量有限，且消除了酉矩阵形式复杂的多比特量子逻辑门，使得量子逻辑门形式得以简化，从而能够减少计算量，提高量子线路的模拟效率，同时减少硬件资源的占用。

附图说明

图1为本发明实施例提供的一种量子线路的分解方法的计算机终端的硬件结构框图；

图2为本发明实施例提供的一种量子线路的分解方法的流程示意图；

图3为本发明实施例提供的一种量子线路的执行时序的划分示意图；

图4为本发明实施例提供的一种量子线路示意图；

图5为本发明实施例提供的一种特定量子逻辑门位于量子线路中的示意图；

图6为本发明实施例提供的一种量子线路的分解装置的结构示意图。

具体实施方式

下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

本发明实施例首先提供了一种量子线路的分解方法，该方法可以应用于电子设备，如计算机终端，具体如普通电脑、量子计算机等。

下面以运行在计算机终端上为例对其进行详细说明。图1为本发明实施例提供的一种量子线路的分解方法的计算机终端的硬件结构框图。如图1所示，计算机终端10可以包括一个或多个(图1中仅示出一个)处理器102(处理器102可以包括但不限于微处理器MCU或可编程逻辑器件FPGA等的处理装置)和用于存储数据的存储器104，可选地，上述计算机终端还可以包括用于通信功能的传输装置106以及输入输出设备108。本领域普通技术人员可以理解，图1所示的结构仅为示意，其并不对上述计算机终端的结构造成限定。例如，计算机终端10还可包括比图1中所示更多或者更少的组件，或者具有与图1所示不同的配置。

存储器104可用于存储应用软件的软件程序以及模块，如本申请实施例中的量子计算模拟方法对应的程序指令/模块，处理器102通过运行存储在存储器104内的软件程序以及模块，从而执行各种功能应用以及数据处理，即实现上述的方法。存储器104可包括高速随机存储器，还可包括非易失性存储器，如一个或者多个磁性存储装置、闪存、或者其他非易失性固态存储器。在一些实例中，存储器104可进一步包括相对于处理器102远程设置的存储器，这些远程存储器可以通过网络连接至计算机终端10。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

传输装置106用于经由一个网络接收或者发送数据。上述的网络具体实例可包括计算机终端10的通信供应商提供的无线网络。在一个实例中，传输装置106包括一个网络适配器(Network Interface Controller，NIC)，其可通过基站与其他网络设备相连从而可与互联网进行通讯。在一个实例中，传输装置106可以为射频(Radio Frequency，RF)模块，其用于通过无线方式与互联网进行通讯。

需要说明的是，真正的量子计算机是混合结构的，它包含两大部分：一部分是经典计算机，负责执行经典计算与控制；另一部分是量子设备，负责运行量子程序进而实现量子计算。而量子程序是由量子语言如QRunes语言编写的一串能够在量子计算机上运行的指令序列，实现了对量子逻辑门操作的支持，并最终实现量子计算。具体的说，量子程序就是一系列按照一定时序操作量子逻辑门的指令序列。

在实际应用中，因受限于量子设备硬件的发展，通常需要进行量子计算模拟以验证量子算法、量子应用等等。量子计算模拟即借助普通计算机的资源搭建的虚拟架构(即量子虚拟机)实现特定问题对应的量子程序的模拟运行的过程。通常，需要构建特定问题对应的量子程序。本发明实施例所指量子程序，即是经典语言编写的表征量子比特及其演化的程序，其中与量子计算相关的量子比特、量子逻辑门等等均有相应的经典代码表示。

量子线路作为量子程序的一种体现方式，也称量子逻辑电路，是最常用的通用量子计算模型，表示在抽象概念下对于量子比特进行操作的线路，其组成包括量子比特、线路(时间线)，以及各种量子逻辑门，最后常需要通过量子测量操作将结果读取出来。

不同于传统电路是用金属线所连接以传递电压信号或电流信号，在量子线路中，线路可看成是由时间所连接，亦即量子比特的状态随着时间自然演化，在这过程中按照哈密顿运算符的指示，一直到遇上逻辑门而***作。

一个量子程序整体上对应有一条总的量子线路，本发明所述量子程序即指该条总的量子线路，其中，该总的量子线路中的量子比特总数与量子程序的量子比特总数相同。可以理解为：一个量子程序可以由量子线路、针对量子线路中量子比特的测量操作、保存测量结果的寄存器及控制流节点(跳转指令)组成，一条量子线路可以包含几十上百个甚至千上万个量子逻辑门操作。量子程序的执行过程，就是对所有的量子逻辑门按照一定时序执行的过程。需要说明的是，时序即单个量子逻辑门被执行的时间顺序。

需要说明的是，经典计算中，最基本的单元是比特，而最基本的控制模式是逻辑门，可以通过逻辑门的组合来达到控制电路的目的。类似地，处理量子比特的方式就是量子逻辑门。使用量子逻辑门，能够使量子态发生演化，量子逻辑门是构成量子线路的基础，量子逻辑门包括单比特量子逻辑门，如Hadamard门(H门，阿达马门)、泡利-X门(X门)、泡利-Y门(Y门)、泡利-Z门(Z门)、RX门、RY门、RZ门等等；多比特量子逻辑门，如CNOT门、CR门、iSWAP门、Toffoli门等等。量子逻辑门一般使用酉矩阵表示，而酉矩阵不仅是矩阵形式，也是一种操作和变换。一般量子逻辑门在量子态上的作用是通过酉矩阵左乘以量子态右矢对应的矩阵进行计算的。

参见图2，图2为本发明实施例提供的一种量子线路的分解方法的流程示意图，可以包括：

S201，获取量子线路对应的酉矩阵U；其中，所述酉矩阵的阶数N＝2ⁿ,所述n为所述量子线路包含的量子比特总数；

具体的，对于一条量子线路，可以对该量子线路包含的量子逻辑门划分执行时序；根据每一执行时序和各量子逻辑门对应的酉矩阵信息，计算与该量子线路对应等价的酉矩阵U。

在实际应用中，对于每一执行时序，将该执行时序内的各量子逻辑门对应的酉矩阵，根据量子比特的编号顺序进行张量积运算，将张量积运算得到的各矩阵，按执行时序的前后顺序进行矩阵乘法运算，最终得到该条量子线路对应的酉矩阵U。其中，张量积是两个任意大小的矩阵间的运算，表示为

又称为直积、克罗内克积或张量乘。矩阵属于二阶张量，张量积能够起到扩维的作用。

并且，如果特定量子线路中存在空量子逻辑门简称空门，为了保持扩维后的维度相同，将空量子逻辑门对应的酉矩阵设为2*2的单位矩阵I。现有的单量子逻辑门的酉矩阵为2*2的矩阵，两量子逻辑门的酉矩阵为4*4的矩阵，例如，H门的酉矩阵为

X门的酉矩阵为

CNOT门的酉矩阵为

等等。

将张量积运算得到的各矩阵，按执行时序的前后顺序进行乘法运算，得到所述特定量子线路对应的矩阵。

以图3所示为例，图3为本发明实施例提供的一种量子线路的执行时序的划分示意图，虚线表示对执行时序的划分。第1个时序内，q3无量子逻辑门操作，实际上其在程序中执行的是空门操作，该空门可看成酉矩阵为2*2的单位矩阵的单量子逻辑门。按照比特编号从低位到高位的顺序，将酉矩阵依次右乘(张量乘)，得到一个2ⁿ*2ⁿ的矩阵，n为量子比特数。本图3中，量子比特编号顺序为0-4，n为5。同理，其他5个时序也分别得到一个32*32的矩阵。

然后，将该6个矩阵按其对应时序的先后依次做矩阵乘法，最终得到一个32*32的矩阵，即为特定量子线路对应的矩阵。此处矩阵乘法指一般矩阵乘积，即：设A为h*p的矩阵，B为p*q的矩阵，那么称h*q的矩阵C为矩阵A与B的乘积，记作C＝AB,其中,矩阵C中的第i行第j列元素可以表示为：

通过对每一执行时序内的各量子逻辑门的酉矩阵做张量积运算进行扩维，使张量积运算得到的各执行时序对应的矩阵处于同一维度，保证下一步对各矩阵做矩阵乘法及表征的量子比特的量子态的时空演化的准确性。

需要说明的是，在划分执行时序前，如果量子线路中存在处于转置共轭dagger状态的部分量子线路，则对该部分量子线路包含的至少一个量子逻辑门反向排序，并获得该量子逻辑门的酉矩阵的转置共轭矩阵，作为新的酉矩阵信息。其中，部分量子线路可以包含连续的一个或多个量子逻辑门，乃至整条量子线路。

例如，图3所示的一段量子线路包括：H q0、H q1、RY q2、H q4、RX q0、X q1、CNOTq4q3、Z q0、H q1、CNOT q2q3、H q4、CNOT q1q0、H q2、CNOT q3q4、RZ q3、Y q4、RX q4，其中，q0、q1、q2、q3、q4是指比特位从0至4的量子比特。

假设，部分量子线路H q0、H q1、RY q2、H q4、RX q0、X q1、CNOT q4q3、Z q0处于dagger，则将该部分量子线路中的逻辑门反向排序：Z q0、CNOT q4q3、X q1、RX q0、H q4、RYq2、H q1、H q0,且对每个逻辑门的酉矩阵进行转置共轭操作，得到新的转置共轭矩阵，最终该条量子线路可表达为：Z.dagger q0、CNOT.dagger q4q3、X.dagger q1、RX.dagger q0、H.dagger q4、RY.dagger q2、H.dagger q1、H.dagger q0、H q1、CNOT q2q3、H q4、CNOTq1q0、H q2、CNOT q3q4、RZ q3、Y q4、RX q4。Z.dagger仅为形式指代，表示处于dagger的Z门，其酉矩阵为Z门的原酉矩阵的转置共轭矩阵，其余同理。

再如，一种量子线路示意图如图4所示，经划分时序后：

第一时序：H q0、CNOT q2q1；

第二时序：X q2。

计算第一时序内的酉矩阵：

得到：

计算第二时序内的酉矩阵：

然后，进行矩阵乘法运算：

得到如下8阶矩阵,即为该段量子线路对应的酉矩阵：

S202，将所述酉矩阵U分解成r个携带受控信息的单量子逻辑门对应的酉矩阵；其中，满足U_r…U_i…U₁U＝I_N，所述U_i为第i个携带受控信息的单量子逻辑门对应的酉矩阵，1≤i≤r，所述

所述I_N为N阶单位矩阵；

具体的，可以包括：

S2021,确定所述酉矩阵U中对角元素下方的、待置0的非对角元素的排序；

在一种实现方式中，酉矩阵U中对角元素下方的、待置0的非对角元素的排序可以为：第一列按列号排至最后一列，每一列非对角元素按行号从上至下排序，一种两比特量子线路的4阶酉矩阵的排序示例如表1所示。

表1一种两比特量子线路的酉矩阵的元素排序

	00	01	10	11
					00	(1,1)
01	(2,1)1	(2,2)
					10	(3,1)2	(3,2)1	(3,3)
11	(4,1)3	(4,2)2	(4,3)1	(4,4)

其中，00、01、10、11表示行或列对应的二进制表示，二进制位与量子比特位一一对应；(1,1)、(2,2)、(3,3)、(4,4)表示坐标对应的对角元素，诸如(2,1)、(3,1)、(4,1)表示坐标对应的非对角元素，括号后边的数字1、2、3表示对应的排序。

需要强调的是，由于量子逻辑门的矩阵形式均为酉矩阵，即酉矩阵与该酉矩阵的转置共轭的乘积是单位阵，且酉矩阵之间的乘积也是酉矩阵，故只需关注矩阵对角线下方的非对角元素的置0操作即可，对角元素上方的同一列非对角元素在该对角元素被置1同时会被置0，这是酉矩阵的特性决定的，不再进行赘述。同理，只关注矩阵对角线上方的非对角元素的置0操作也是可行的。

优选的，为了便于后续的矩阵构造，在另一种实现方式中，酉矩阵U中对角元素下方的、待置0的非对角元素的排序可以为：

示例性的，对于1比特量子线路的2阶酉矩阵，对角元素下方只有一个元素(2,1)，故排序有且只有第一列的非对角元素为：(2,1)。

对于2比特量子线路的4阶酉矩阵，第一列排序采用递归的思想，即参考1比特量子线路的第一列排序，且第(N/2+1)行第1列的非对角元素排在该列最后一个，即(2,1)排在第1个、(3,1)排在最后1个，从而确定(4,1)排在第2个，最终可得第1列排序为：(2,1)、(4,1)、(3,1)。

对于3比特量子线路的8阶酉矩阵，第一列排序则参考2比特量子线路的第一列排序，即第1个至第3个为(2,1)、(4,1)、(3,1)，且(5,1)位于最后1个，其余(6,1)、(7,1)、(8,1)参考(2,1)、(3,1)、(4,1)的排序为(6,1)、(8,1)、(7,1)，最终可得第1列排序为：(2,1)、(4,1)、(3,1)、(6,1)、(8,1)、(7,1)、(5,1)。

以此类推，4比特量子线路的第1列排序参考3比特量子线路的第1列排序，为：(2,1)、(4,1)、(3,1)、(6,1)、(8,1)、(7,1)、(5,1)、(10,1)、(12,1)、(11,1)、(14,1)、(16,1)、(15,1)、(13,1)、(9,1)，同理可得更多比特量子线路的第1列排序。

然后，继续以2比特量子线路的4阶酉矩阵为例，确定第2列的排序：

获取第一列中与第2列(3,2)、(4,2)同行的元素(3,1)、(4,1)的排序，即(4,1)、(3,1)，对应的行的二进制表示为11和00，分别与第2列对应的二进制表示01进行异或操作：

11⊕01＝10＝(3,2)

10⊕01＝11＝(4,2)

可得，2比特量子线路的4阶酉矩阵第2列排序为：(3,2)、(4,2)。

确定第3列至第4列的排序：类比1比特量子线路的酉矩阵排序，为：(4,3)，最终得到的排序如表2所示。

表2另一种2比特量子线路的酉矩阵排序

	00	01	10	11
					00	(1,1)
01	(2,1)1	(2,2)
					10	(3,1)3	(3,2)1	(3,3)
11	(4,1)2	(4,2)2	(4,3)1	(4,4)

同理以3比特量子线路为例，先确定第2列至第4列的排序：

第1列中与第2列同行的非对角元素为的排序为：(4,1)、(3,1)、(6,1)、(8,1)、(7,1)、(5,1)，对应的行的二进制分别与第2列的二进制进行异或，由2比特量子线路可知(3,2)、(4,2)的排序不变，在此可省略异或操作，即：

101⊕001＝100＝(5,2)

111⊕001＝110＝(7,2)

110⊕001＝111＝(8,2)

100⊕001＝101＝(6,2)

可得，3比特量子线路的8阶酉矩阵第2列排序为：(3,2)、(4,2)、(5,2)、(7,2)、(8,2)、(6,2)；

第1列中与第3列同行的非对角元素为的排序为：(4,1)、(6,1)、(8,1)、(7,1)、(5,1)，对应的行的二进制分别与第3列的二进制进行异或，由2比特量子线路可知(4,3)的排序不变，在此可省略异或操作，即：

101⊕010＝110＝(8,3)

111⊕010＝101＝(6,3)

110⊕010＝100＝(5,3)

100⊕010＝110＝(7,3)

可得，3比特量子线路的8阶酉矩阵第3列排序为：(4,3)、(8,3)、(6,3)、(5,3)、(7,3)；

第1列中与第4列同行的非对角元素为的排序为：(6,1)、(8,1)、(7,1)、(5,1)，对应的行的二进制分别与第4列的二进制进行异或操作，即：

101⊕011＝110＝(7,4)

111⊕011＝100＝(5,4)

110⊕011＝101＝(6,4)

100⊕011＝111＝(8,4)

可得，3比特量子线路的8阶酉矩阵第4列排序为：(7,4)、(5,4)、(6,4)、(8,4)。

接着，对于3比特量子线路的8阶酉矩阵第5列至第8列排序，则类比2比特量子线路的4阶酉矩阵第1列至第4列排序，可得：

第5列排序：(6,5)、(8,5)、(7,5)；

第6列排序：(7,6)、(8,6)；

第7列排序：(8,7)；

第8列排序：无。

同理可确定更多比特量子线路的酉矩阵第2列至最后一列排序。由上述，一种3比特量子线路的酉矩阵的部分列排序如表3所示。

表3一种3比特量子线路的酉矩阵的部分列排序

	000	001	010	011	...
						000	(1,1)				...
001	(2,1)1	(2,2)			...
						010	(3,1)3	(3,2)1	(3,3)		...
011	(4,1)2	(4,2)2	(4,3)1	(4,4)	...
						100	(5,1)7	(5,2)3	(5,3)4	(5,4)2	...
101	(6,1)4	(6,2)6	(6,3)3	(6,4)3	...
						110	(7,1)6	(7,2)4	(7,3)5	(7,4)1	...
111	(8,1)5	(8,2)5	(8,3)2	(8,4)4	...

S2022，针对所述排序中的第i个非对角元素，构造特定量子逻辑门的N阶酉矩阵U_i，以使矩阵U_i…U₁U中与该非对角元素同位置的元素置为0，且不改变已置0的非对角元素。并且，当第i个非对角元素的排序为所在列最后一个时，同时使矩阵U_i…U₁U的相同列中的对角元素置为1。

为了方便区别，携带受控信息的单量子逻辑门也可理解为特定量子逻辑门，因其酉矩阵不再是普通意义上的单量子逻辑门的2阶酉矩阵，而是N阶酉矩阵U_i，该特定量子逻辑门的表示形式可以为：

{C_n…C_m…C₁}

其中，C_m表示0、1、*或单量子逻辑门V，m表示量子比特位，m∈[1,n]，并且，有且只有一个C_m表示单量子逻辑门V。该单量子逻辑门V为普通意义上的操作一个量子比特的单量子逻辑门，只不过可额外受量子线路中的其余量子比特控制。对于不同项的待置0的非对角元素，构造的特定量子逻辑门可能不同。

当C_m为0时，表示量子线路运行到单量子逻辑门V之前(即下一步即将执行逻辑门V)，当判断出该位的量子比特的量子态为0态时，才执行单量子逻辑门V，简称0控；

当C_m为1时，表示量子线路运行到单量子逻辑门V之前，当该位的量子比特的量子态为1态时，执行单量子逻辑门V，简称1控；

当C_m为*时，表示量子线路运行到单量子逻辑门V之前，当该位的量子比特的量子态为任意态时，均执行单量子逻辑门V，简称无控。

例如，一种特定量子逻辑门的表示形式为{10*V}，表示单量子逻辑门V作用在最低位量子比特上，*表示逻辑门V不受第2位的量子比特控制(无控)，0表示逻辑门V受第3位的量子比特控制(0控)，1表示逻辑门V受第4位的量子比特控制(1控)。另外可知，量子线路为4比特量子线路，该特定量子逻辑门的酉矩阵为2⁴＝16阶酉矩阵。

具体的，i为正整数，取值范围为：1≤i≤r。当i＝1时，单量子逻辑门V的酉矩阵由量子线路的酉矩阵U的元素确定；当1<i≤r时,单量子逻辑门V的酉矩阵由矩阵U_i-1…U₁U的元素确定。

示例性的，对于2比特量子线路，在表2基础上，对应增加特定量子逻辑门的表示形式，可如表4所示，U₁＝{*V}，U₂＝{1V}，U₃＝{V*}，U₄＝{1V}，U₅＝{V1}，U₆＝{1V}。

表4一种2比特量子线路对应的特定量子逻辑门

其中，具体矩阵形式如下：

其中，

可以补充的是，2比特量子线路相关的{0V}和{V0}的矩阵形式如下：

一种特定量子逻辑门{0V}、{1V}、{V0}、{V1}位于量子线路中的示意图可如图5所示，空心点及与V的连线表示0控，实心点及与V的连线表示1控，上方横线表示低位量子比特的时间线，下方横线表示高一位的量子比特时间线。

假设2比特量子线路的酉矩阵如下：

第一步，将u₂₁同位置的非对角元素置0：

在1比特量子线路情况中，

v₂₁*u₁₁+v₂₂*u₂₁＝0，v₁₁*u₁₁+v₁₂*u₂₁＝1，

计算可得：

可见，V的元素确定与(1,1)项和(2,1)项相关，可看成利用(1,1)项消除(2,1)项，以使矩阵相乘后(2,1)项为0。对2比特量子线路，以类似方式，首先也利用(1,1)项消除(2,1)项，V中各元素v₁₁、v₁₂、v₂₁、v₂₂根据(1,1)项和(2,1)项确定：

第二步，将u₄₁同位置的非对角元素置0：

以(1,1)项消除(2,1)项类比，左下半部分，利用U₁U中的(3,1)项消除(4,1)项，据此确定V：

第三步，将u₃₁同位置的非对角元素置0，同时将该列对角元素置1：

利用U₂U₁U中的(1,1)项消除(3,1)项，据此确定V：

由于

和

均为酉矩阵，酉矩阵与其本身的转置共轭的乘积为单位阵，通过该条件，可计算得到：

以此类推，对于第2列，类比消除(4,1)项和(3,1)项的方式来消除(3,2)项和(4,2)项，同时不改变第一列中的元素为0的项。之后，矩阵的形式为二阶单位矩阵与二阶矩阵直和的形式，该二阶矩阵可看成1比特量子线路的情形，采用特定量子逻辑门{1V}来处理，这样已置0的前两列就不会受到影响。

对于3比特量子线路的酉矩阵，对于第一列，消除(2,1)、(4,1)、(3,1)项的方式与2比特量子线路的情况一样，只是所使用的特定量子逻辑门不同；对于下半部分，消除(6,1)、(8,1)、(7,1)项可类比为消除(2,1)、(4,1)、(3,1)项，最后利用(1,1)项消除(5,1)项。对于第二列，消除(3,2)、(4,2)项与2比特量子线路的情况一样，类比消除(6,1)、(8,1)、(7,1)、(5,1)项的方式来消除(5,2)、(7,2)、(8,2)、(6,2)项。其余列同理。

更具体的，利用元素为a的项消除元素为b的项，如果a项位置在b项上方，则：

否则，在a项位于b项下方的情况下：

其中，a^*、b^*表示a、b的共轭。

示例性的，对于3比特量子线路，在表3基础上，对应特定量子逻辑门的表示形式如下表5所示：

表5一种3比特量子线路对应的特定量子逻辑门

第一列，(2,1)：U₁＝{**V}；(4,1)：U₂＝{*1V}；(3,1)：U₃＝{*V*}；(6,1)：U₄＝{1*V}；(8,1)：U₅＝{*1V}；(7,1)：U₆＝{1V*}；(5,1)：U₇＝{V**}；

第二列，(3,2)：U₈＝{*1V}；(4,2)：U₉＝{*V1}；(5,2)：U₁₀＝{1*V}；(7,2)：U₁₁＝{*1V}；(8,2)：U₁₂＝{1V*}；(6,2)：U₁₃＝{V*1}；

第三列，(4,3)：U₁₄＝{*1V}；(8,3)：U₁₅＝{1*V}；(6,3)：U₁₆＝{10V}；(5,3)：U₁₇＝{1V*}；(7,3)：U₁₈＝{V1*}；

第四列，(7,4)：U₁₉＝{1*V}；(5,4)：U₂₀＝{10V}；(6,4)：U₂₁＝{1V*}；(8,4)：U₂₂＝{V11}；

第五列，(6,5)：U₂₃＝{1*V}；(8,5)：U₂₄＝{11V}；(7,5)：U₂₅＝{1V*}；

第六列，(7,6)：U₂₆＝{11V}；(8,6)：U₂₇＝{1V1}；

第七列，(8,7)：U₂₈＝{11V}；第八列无。

本领域技术人员可以理解的是，待置0的非对角元素的排序及特定量子逻辑门的N阶酉矩阵U_i的构造不限以上方式，具体以实现U_r…U₁U＝I_N为准。

矩阵构造存在一些基本规律。例如，2比特量子线路，对原酉矩阵U的行列根据对应的量子比特数进行二进制编码(前述的二进制表示)，即从00至11，一个{0V}矩阵作用在4阶酉矩阵U的左侧，则只会影响U的00和01部分(即前两行前两列)，同理可以得到{1V}只会影响U的10和11部分，{V0}只会影响U的00和10部分，{V1}只会影响U的01和11部分。对于{*V}和{V*}矩阵，其中不包含任何控制，由其矩阵形式可知，左乘原矩阵时会影响原矩阵的所有行和列。

特定量子逻辑门的矩阵表示形式的构造规律可概括如下：

一、首先说明量子线路酉矩阵第一列对应的矩阵构造：

1，一比特量子线路：

线路酉矩阵仅有一个元素(2,1)待置0，构造特定量子逻辑门{C₁}＝{V}即可，以使{V}·U＝I_N；

2，两比特量子线路：

采用递归思想，参考1比特量子线路，线路酉矩阵除最后一个待置0元素(3,1)外，对应的特定量子逻辑门{C_n…C_m…C₁}＝{C₂C₁}＝{C₂V}；

对于酉矩阵上半部分(2,1)，最高位量子比特设为不受控，即(2,1)：[C₂V}＝[*V}；

对于下半部分(4,1)，判断低位量子比特对应的C₁是否为1，若不为1，则(4,1)：[C₂V}＝[1V}，否则[C₂V}＝{*V}；判断可得：

(4,1)对应1比特量子线路的(2,1)：{C₂C₁}＝{C₂V}＝{1V}；

最后一个待置0元素(3,1)直接设为：{C₂C₁}＝{V*}；

3，三比特量子线路：

对应构造的特定量子逻辑门{C_n…C_m…C₁}＝{C₃C₂C₁}，线路酉矩阵上半部分参考2比特量子线路，仍将最高位量子比特设为不受控，即{C₃C₂C₁}＝{*C₂C₁}，可得：

(2,1)对应2比特量子线路的(2,1)：{C₃C₂C₁}＝{*C₂C₁}＝{**V}；

(4,1)对应2比特量子线路的(4,1)：{C₃C₂C₁}＝{*C₂C₁}＝}*1V}；

(3,1)对应2比特量子线路的(3,1)：{C₃C₂C₁}＝{*C₂C₁}＝{*V*}；

对于下半部分除最后一个待置0元素(5,1)外，与上半部分按顺序一一对应，判断上半部分的、低2位量子比特对应的C₂、C₁是否均不为1，若均不为1，则{C₃C₂C₁}＝{1C₂C₁}，否则{C₃C₂C₁}＝{*C₂C₁}；判断可得：

(6,1)对应的{C₃C₂C₁}中，C₂、C₁与(2,1)对应的C₂、C₁相同，即为*、V，且均不为1，可得：{C₃C₂C₁}＝{C₃*V}＝{1*V}；

同理，(8,1)对应(4,1)：{C₃C₂C₁}＝{C₃1V}＝{*1V}；(7,1)对应(3,1)：{C₃C₂C₁}＝{C₃V*}＝{1V*}；

最后一个待置0元素(5,1)直接设为：{C₃C₂C₁}＝{V**}；

以此类推，可实现任意比特量子线路酉矩阵的第一列对应的矩阵构造；

二、量子线路酉矩阵第二列至第N/2列对应的矩阵构造：

1，两比特量子线路，n＝2：

第2列，列下标l＝2,二进制表示01，二进制低位l₁＝1、高位l₂＝0；根据预设不等式2^x-1<l≤2^x,求得x＝1；下半部分按顺序与前一列下半部分相对应，矩阵{C₂C₁}构造如下：

(3,2)：参考(4,1)对应的{1V}：若j＝n，且{1V}中C_n,…,C_x+1均不为1，则(3,2)对应的{C₂C₁}中的C_j＝1；若1≤j≤x，且{1V}中对应的C_j＝l_j＝1，则(3,2)对应的{C₂C₁}中的C_j＝0；否则，(3,2)对应的C_j与{1V}中对应的C_j保持一致；判断可得：

j＝1时，满足C_j与{1V}中对应的C_j保持一致的条件，即C₁＝V；

j＝2时，满足C_j与{1V}中对应的C_j保持一致的条件，即C₂＝1；

可得，(3,2)对应的{C₂C₁}＝{1V}；

(4,2)：其为本列最后一个待置0元素，参考第一列(3,1)对应的{V*}：将{V*}中的*视为0，进行二进制加1操作，*变为1，得到(3,2)对应的{C₂C₁}＝{V1}；

2，三比特量子线路，n＝3：

第2列，列下标l＝2，二进制表示001，l₁＝1、l₂＝0、l₃＝0；根据2^x-1<l≤2^x,求得x＝1，上半部分(3,2)、(4，2)参考两比特量子线路：

(3,2)对应的{C₃C₂C₁}中，C₂C₁取值与两比特量子线路的(3,2)对应的{C₂C₁}＝{1V}相同，C₃设为*，即：(3,2)对应的{C₃C₂C₁}＝{*1V}；

(4，2)对应的{C₃C₂C₁}中，C₂C₁取值与两比特量子线路的(4,2)对应的{C₂C₁}＝{V1}相同，C₃设为*，即：(3,2)对应的{C₃C₂C₁}＝{*V1}；

下半部分按顺序与第一列下半部分进行对应，矩阵{C₃C₂C₁}构造如下：

(5,2)：参考(6,1)对应的{1*V}：若j＝n，且{1*V}中C_n,…,C_x+1均不为1，则(5,2)对应的{C₃C₂C₁}中的C_j＝1；若1≤j≤x，且{1*V}中对应的C_j＝l_j＝1，则(5,2)对应的{C₃C₂C₁}中的C_j＝0；否则，(5,2)对应{C₃C₂C₁}中的C_j与{1*V}中对应的C_j保持一致；判断可得：

j＝1时，满足C_j与{1*V}中对应的C_j保持一致的条件，即C₁＝V；

j＝2时，满足C_j与{1*V}中对应的C_j保持一致的条件，即C₂等于*；

j＝3时，满足C_j与{1*V}中对应的C_j保持一致的条件，即C₃＝1；

可得，(5,2)对应的{C₃C₂C₁}＝{1*V}；

同理可得，(7,2)对应的{C₃C₂C₁}＝{*1V}；(8,2)对应的{C₃C₂C₁}＝{1V*}；

(6,2)：其为本列最后一个待置0元素，参考第一列(5,1)对应的{V**}：将{V**}中的*视为0，进行二进制加1操作，00变为01，即**变为*1，得到(6,2)对应的{C₃C₂C₁}＝{V*1}；

同理可得，第3列：

上半部分：(4,3)对应{*1V}；下半部分：(8,3)对应{1*V}，(6,3)对应{10V}，(5,3)对应{1V*}；本列最后一个待置0元素(7,3)对应{V1*}；

第4列不进行赘述；可见，下半部分除每列最后一个待置0元素外，偶数列与前一列(奇数列)的矩阵构造对应相同，奇数列的矩阵则参考第一列确定；

三、量子线路酉矩阵第(N/2+1)列至最后一列对应的矩阵构造：

参考第1列至第N/2列的上半部分，按顺序一一对应，将最高位的*变为1，其余不变，以上述3比特量子线路为例，可得：

第5列：(6,5)对应(2，1)，可得{1*V}；(8,5)对应(4,1)，可得{11V}；(7,5)对应(3,1)，可得{1V*}；

第6列：(7,6)对应(3,2)，可得{11V}；(8,6)对应(4,2)，可得{1V1}；

第7列：(8,7)对应(4,3)，可得{11V}；第8列无；

以此类推，可实现任意比特量子线路酉矩阵的所有列对应的矩阵构造，在此不对其进行赘述。

具体的，

其中，V_m等于：

|0><0|，若C_m＝0；|1><1|，若C_m＝1；V-I₂，若C_m＝V；I₂，若C_m为*。

S203，输出包含所述r个携带受控信息的单量子逻辑门的量子线路。

具体的，由U_r…U₁U＝I_N，可得：

为U₁、U_r的转置共轭，即分解出的r个携带受控信息的单量子逻辑门(特定量子逻辑门)是处于转置共轭dagger状态的。

在特定量子逻辑门的矩阵形式确定后，特定量子逻辑门随即确定(例如图5所示的特定量子逻辑门位于量子线路中的示意图)，根据从

依次至

的执行时序，构建并输出分解后的、包括

至

的新量子线路。相比动辄包括成百上千量子逻辑门且存在较大数量的多比特量子逻辑门的复杂量子线路，新量子线路结构大为精简，运行量子线路时的计算复杂度和资源占用显著下降。

可见，由于输出的量子线路中量子逻辑门数量有限，且消除了酉矩阵形式复杂的多比特量子逻辑门，使得量子逻辑门形式得以简化，从而能够减少计算量，提高量子线路的模拟效率，同时减少硬件资源的占用。

参见图6，图6为本发明实施例提供的一种量子线路的分解装置的结构示意图，与图2所示的流程相对应，可以包括：

获取模块601，用于获取量子线路对应的酉矩阵U；其中，所述酉矩阵的阶数N＝2ⁿ,所述n为所述量子线路包含的量子比特总数；

分解模块602，用于将所述酉矩阵U分解成r个携带受控信息的单量子逻辑门对应的酉矩阵；其中，满足U_r…U_i…U₁U＝I_N，所述U_i为第i个携带受控信息的单量子逻辑门对应的酉矩阵，1≤i≤r，所述

所述I_N为N阶单位矩阵；

输出模块603，用于输出包含所述r个携带受控信息的单量子逻辑门的量子线路。

具体的，所述分解模块，包括：

具体的，所述确定单元，具体用于：

具体的，所述携带受控信息的单量子逻辑门的表示形式包括：

本发明实施例还提供了一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项中方法实施例中的步骤。

具体的，在本实施例中，上述存储介质可以被设置为存储用于执行以下步骤的计算机程序：

S1，获取量子线路对应的酉矩阵U；其中，所述酉矩阵的阶数N＝2ⁿ,所述n为所述量子线路包含的量子比特总数；

S2，将所述酉矩阵U分解成r个携带受控信息的单量子逻辑门对应的酉矩阵；其中，满足U_r…U_i…U₁U＝I_N，所述U_i为第i个携带受控信息的单量子逻辑门对应的酉矩阵，1≤i≤r，所述

所述I_N为N阶单位矩阵；

S3，输出包含所述r个携带受控信息的单量子逻辑门的量子线路。

具体的，在本实施例中，上述存储介质可以包括但不限于：U盘、只读存储器(Read-Only Memory，简称为ROM)、随机存取存储器(Random Access Memory，简称为RAM)、移动硬盘、磁碟或者光盘等各种可以存储计算机程序的介质。

本发明实施例还提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项中方法实施例中的步骤。

具体的，上述电子装置还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。

具体的，在本实施例中，上述处理器可以被设置为通过计算机程序执行以下步骤：

所述I_N为N阶单位矩阵；

以上依据图式所示的实施例详细说明了本发明的构造、特征及作用效果，以上所述仅为本发明的较佳实施例，但本发明不以图面所示限定实施范围，凡是依照本发明的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本发明的保护范围内。

Claims

1.一种量子线路的分解方法，其特征在于，包括：

所述I_N为N阶单位矩阵；

输出包含所述r个携带受控信息的单量子逻辑门的量子线路。

2.根据权利要求1所述的方法，其特征在于，所述将所述酉矩阵U分解成r个携带受控信息的单量子逻辑门对应的酉矩阵，包括：

3.根据权利要求2所述的方法，其特征在于，所述确定所述酉矩阵U中对角元素下方的、待置0的非对角元素的排序，包括：

4.根据权利要求1所述的方法，其特征在于，所述携带受控信息的单量子逻辑门的表示形式包括：

5.一种量子线路的分解装置，其特征在于，包括：

所述I_N为N阶单位矩阵；

6.根据权利要求5所述的装置，其特征在于，所述分解模块，包括：

7.根据权利要求6所述的装置，其特征在于，所述确定单元，具体用于：

8.根据权利要求5所述的装置，其特征在于，所述携带受控信息的单量子逻辑门的表示形式包括：

9.一种存储介质，其特征在于，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行所述权利要求1至4任一项中所述的方法。

10.一种电子装置，包括存储器和处理器，其特征在于，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行所述权利要求1至4任一项中所述的方法。