CN111540746B - 三维存储器结构及其制备方法 - Google Patents

三维存储器结构及其制备方法 Download PDF

Info

Publication number
CN111540746B
CN111540746B CN202010258451.0A CN202010258451A CN111540746B CN 111540746 B CN111540746 B CN 111540746B CN 202010258451 A CN202010258451 A CN 202010258451A CN 111540746 B CN111540746 B CN 111540746B
Authority
CN
China
Prior art keywords
layer
semiconductor substrate
channel
channel hole
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010258451.0A
Other languages
English (en)
Other versions
CN111540746A (zh
Inventor
杨星梅
王健舻
曾明
吴继君
徐伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010258451.0A priority Critical patent/CN111540746B/zh
Publication of CN111540746A publication Critical patent/CN111540746A/zh
Application granted granted Critical
Publication of CN111540746B publication Critical patent/CN111540746B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种三维存储器结构及其制备方法，该制备方法包括提供半导体衬底；于半导体衬底上形成叠层结构，叠层结构中形成有沟道孔；于沟道孔的底部填充第二牺牲层；于填充有第一牺牲层的沟道孔内形成功能侧壁及沟道层；对半导体衬底的远离叠层结构的表面进行减薄处理，以暴露出第二牺牲层；从半导体衬底的远离叠层结构的表面去除第二牺牲层及功能侧壁的底部，以形成凹槽，该凹槽暴露出沟道层的底部；于凹槽中填充底部连接层，该底部连接层与沟道层连通。利用本发明，可以避免在dual stack工艺中，深孔SONO蚀刻时由于上下沟道孔套刻精度窗口偏移时造成上下堆叠结构结合处的功能侧壁的破坏的技术问题。

Description

三维存储器结构及其制备方法
技术领域
本发明属于半导体设计及制造领域，特别是涉及三维存储器结构及其制备方法。
背景技术
在现有的3D NAND闪存的制备工艺过程中，随着堆叠层数的增加，一般采用双堆叠(dual stack)技术，沟道孔蚀刻完成后，接着在沟道孔中沉积ONO(氧化硅-氮化硅-氧化硅)结构的功能侧壁以及牺牲多晶硅层(SAC poly)，然后进行深孔SONO的刻蚀，以将沟道孔底部的ONOP(多晶硅层和功能侧壁)打开，形成P-Well和通道多晶硅(Channel poly，也即沟道层)的电路回路。
在3D NAND的dual stack工艺中，由于应力等因素的影响，上沟道孔(UCH)与下沟道孔(LCH)很难对准，上下两层沟道孔的套刻精度窗口(overlay window，OVL)存在偏移(shift)，在进行深孔SONO的蚀刻时会导致上下堆叠结构的结合处的功能侧壁破坏(jointONO damage)。上下堆叠结构的结合处的功能侧壁破坏会导致最终存储单元电性受影响，导致产品WS(wafer sort)良率低或RE失效。
因此，如何提供一种三维存储器结构及其制备方法，以解决现有技术上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有3D NAND的dual stack工艺中，由于上下沟道孔OVL存在偏移，在进行深孔SONO的蚀刻时导致上下堆叠结构的连接层位置的功能侧壁被破坏的技术问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器结构制备方法，所述三维存储器结构制备方法包括：
提供半导体衬底；
于所述半导体衬底上形成叠层结构，所述叠层结构中形成有沟道孔，其中所述叠层结构包括交替叠置的第一绝缘介质层和第一牺牲层，所述沟道孔沿所述叠层结构的厚度方向贯穿所述叠层结构且延伸至所述半导体衬底内；
于所述沟道孔的底部填充第二牺牲层；
于填充有所述第二牺牲层的所述沟道孔内形成功能侧壁及沟道层；
对所述半导体衬底的背面进行减薄处理，以暴露出所述第二牺牲层；
从所述半导体衬底的背面去除所述第二牺牲层及所述功能侧壁的底部，以形成凹槽，所述凹槽暴露出所述沟道层的底部；
于所述凹槽中底部连接层，所述连接层与所述沟道层连通。
在一可选实施例中，所述于所述沟道孔的底部填充第二牺牲层的步骤中，所述第二牺牲层的上表面高于所述半导体衬底的上表面。
在一可选实施例中，所述第二牺牲层的材料包括氧化层。
在一可选实施例中，所述于所述半导体衬底上形成叠层结构的步骤包括：
于所述半导体衬底上形成下叠层结构，所述下叠层结构中形成有下沟道孔；
于形成有下沟道孔的所述下叠层结构上形成上叠层结构，所述上叠层结构中形成有上沟道孔，所述上沟道孔与所述下沟道孔贯通。
在一可选实施例中，所述半导体衬底上形成有底部叠层结构，所述底部叠层结构位于所述半导体衬底与所述叠层结构之间，所述沟道孔沿厚度方向贯穿所述叠层结构及所述底部叠层结构，且延伸至所述半导体衬底内。
在一可选实施例中，所述底部叠层结构包括底部绝缘介质层及位于相邻的所述底部绝缘介质层之间的底部牺牲层，其中，在将所述叠层结构中的所有所述第一牺牲层替换为栅极层时，也将所述底部牺牲层替换为所述栅极层。
在一可选实施例中，形成所述功能侧壁的之前还包括步骤：于所述沟道孔的内壁上形成高介电常数介质层，且所述功能侧壁形成于所述高介电常数介质层表面。
在一可选实施例中，所述制备方法还包括将所述第一牺牲层替换为栅极层的步骤，所述将所述第一牺牲层替换为栅极层的步骤包括：
于所述叠层结构中形成栅极间隙；
基于所述栅极间隙去除所述第一牺牲层以形成牺牲间隙；
于所述牺牲间隙内形成所述栅极层。
在一可选实施例中，所述于所述牺牲间隙内形成所述栅极层的步骤之后还包括，
于所述栅极间隙底部对应的所述半导体衬底内形成有源极区域；
于所述栅极间隙中形成共源线，所述共源线与所述源极区域相接触。
在一可选实施例中，所述将所述叠层结构中的所有所述第一牺牲层替换为栅极层的步骤之前，还包括，于所述叠层结构上形成覆盖介质层的步骤，其中，所述覆盖介质层覆盖所述沟道孔中的沟道结构。
在一可选实施例中，所述于填充有所述第二牺牲层的所述沟道孔内形成功能侧壁及沟道层的步骤之后还包括，于所述沟道孔中形成填充绝缘层的步骤。
在一可选实施例中，所述底部连接层的材料包括多晶硅，譬如硼掺杂的多晶硅。
在一可选实施例中，所述半导体制备方法还包括于所述沟道孔的顶部形成连接部漏极的步骤，所述连接部漏极与所述沟道层相接触。
在一可选实施例中，所述于填充有所述第二牺牲层的所述沟道孔内形成功能侧壁及沟道层的步骤包括，于填充有所述第二牺牲层的所述沟道孔内依次形成阻挡层，存储层，隧穿层及所述沟道层。
在一可选实施例中，所述阻挡层，所述隧穿层的材料包括氧化硅，所述存储层的材料包括氮化硅。
在一可选实施例中，所述半导体衬底和所述叠层结构之间形成有底部栅极堆叠结构；
所述从所述半导体衬底的背面去除所述第二牺牲层及所述功能侧壁的底部，以形成凹槽，所述凹槽暴露出所述沟道层的底部的步骤包括：
从所述半导体衬底的背面去除所述第二牺牲层及所述功能侧壁的所述阻挡层的底部，形成第一凹槽；
对被所述第一凹槽暴露的所述底部栅极堆叠结构的栅极层的侧壁进行蚀刻，以形成环形凹槽；
于所述环形凹槽中形成侧壁绝缘层，并依次蚀刻去除所述功能侧壁的所述存储层和所述隧穿层，以形成第二凹槽，所述第二凹槽暴露出所述沟道层的底部。
为实现上述目的及其他相关目的，本发明还提供一种三维存储器结构，所述三维存储器结构包括：
半导体衬底；
栅极堆叠结构，形成于所述半导体衬底上，所述栅极堆叠结构中形成有沟道孔，其中，所述栅极堆叠结构包括交替叠置的第一绝缘介质层和栅极层，所述沟道孔沿厚度方向贯穿所述栅极堆叠结构，并延伸进入所述半导体衬底内；
底部连接层，填充于所述沟道孔的底部，其中，所述底部连接层的底面与所述半导体衬底的背面位于同一平面；
功能侧壁，形成于所述沟道孔的侧壁，且所述功能侧壁的靠近所述半导体衬底的一端与所述底部连接层接触；
沟道层，形成于所述功能侧壁的侧壁及所述底部连接层的顶面，且所述底部连接层与所述沟道层的底部接触。
在一可选实施例中，所述底部连接层的上表面高于所述半导体衬底的上表面。
在一可选实施例中，所述栅极堆叠结构包括：
下栅极堆叠结构，形成于所述半导体衬底上，所述下栅极堆叠结构中形成有下沟道孔；
上栅极堆叠结构，形成于所述下栅极堆叠结构上，所述上栅极堆叠结构中形成有上沟道孔；
其中，所述上沟道孔与所述下沟道孔一一对应。
在一可选实施例中，所述三维存储器结构还包括底部栅极堆叠结构，所述底部栅极堆叠结构位于所述半导体衬底与所述栅极堆叠结构之间，所述沟道孔沿厚度方向依次贯穿所述栅极堆叠结构、所述底部栅极堆叠结构及所述半导体衬底。
在一可选实施例中，所述底部堆叠结构包括底部绝缘介质层及位于相邻的所述底部绝缘介质层之间的栅极层。
在一可选实施例中，所述三维存储器结构还包括侧壁绝缘层，所述底部连接层与所述底部栅极堆叠结构的所述栅极层之间设置有所述侧壁绝缘层。
在一可选实施例中，所述三维存储器结构还包括高介电常数介质层，所述高介电常数介质层形成于所述沟道孔的侧壁，所述功能侧壁形成于所述高介电常数介质层的表面。
在一可选实施例中，所述功能侧壁包括：
阻挡层，形成于所述沟道孔的侧壁表面；
存储层，形成于所述阻挡层的表面；以及
隧穿层，形成于所述存储层的表面。
在一可选实施例中，所述阻挡层，所述隧穿层的材料包括氧化硅，所述存储层的材料包括氮化硅。
在一可选实施例中，所述三维存储器结构还包括填充绝缘层，所述填充绝缘层形成于所述沟道层表面，并填充于所述沟道孔内。
在一可选实施例中，所述三维存储器结构还包括栅极间隙，所述栅极间隙贯穿所述栅极堆叠结构并延伸至所述半导体衬底内，其中，所述栅极间隙的底部对应的所述半导体衬底内形成有源极区域，所述栅极间隙内形成有共源线，所述共源线与所述源极区域相接触。
在一可选实施例中，所述三维存储器结构还包括连接部漏极，所述连接部漏极形成于所述沟道孔的顶部，且所述连接部漏极与所述沟道层相接触。
在一可选实施例中，所述底部连接层的材料包括多晶硅。
在一可选实施例中，所述三维存储器结构还包括覆盖介质层，形成于所述栅极堆叠结构上，所述覆盖介质层覆盖所述栅极堆叠结构表面及所述沟道孔中的沟道结构。
在本发明的三维存储器结构的制备过程中，不进行深孔SONO蚀刻，从半导体衬底的背面进行ONO蚀刻，然后形成底部连接层，通过所述底部连接层将沟道层与半导体衬底中的阱层连通，通过这样的方式，可以避免上下堆叠结构结合处的功能侧壁破坏(ONOsidewall damage)的情况，从而可提高产品良率和可靠性，同时，这也解决了未来更高层数的3D NAND的深孔SONO蚀刻存在的问题；
本发明从根本上改善了dual stack工艺中，上下沟道孔套刻精度窗口偏移(UCH-LCH OVL window margin)时的上下堆叠结构结合处的功能侧壁的破坏的技术问题；
与现有技术相比，省去了上下堆叠结构结合层的扩孔步骤、牺牲多晶硅层的沉积和移除、以及外延层SEG(Selective Epi，SEG)形成等工艺步骤，工艺简单，生产成本低；
利用本发明的技术方案，可充分发挥X-tacking技术的优势。
附图说明
图1显示为一种示例三维存储器结构中上下沟道孔未发生错位时，进行深孔SONO蚀刻时的结构示意图。
图2显示为图1中上沟道孔的底部、下沟道孔的顶部以及结合处的顶部的临界尺寸及相互位置示意图。
图3显示为与图1所对应的三维存储器结构中上下沟道孔发生错位时，进行深孔SONO蚀刻时的结构示意图。
图4显示为图3中上沟道孔的底部、下沟道孔的顶部以及结合处的顶部的临界尺寸及相互位置示意图。
图5显示为本发明的三维存储器结构的制备方法的流程示意图。
图6显示为本发明的三维存储器结构的制备中于半导体衬底上形成下叠层结构的横截面示意图。
图7显示为本发明的三维存储器结构的制备中于下叠层结构中形成下沟道孔的横截面示意图。
图8显示为本发明的三维存储器结构的制备中于所述下沟道孔的底部填充第二牺牲层的横截面示意图。
图9显示为本发明的三维存储器结构的制备中于所述下叠层结构上形成上叠层结构的横截面示意图。
图10显示为本发明的三维存储器结构的制备中于沟道孔的内壁依次形成功能侧壁及沟道层的横截面示意图。
图11显示为本发明的三维存储器结构的制备中，将半导体衬底的背面减薄后的横截面示意图。
图12显示为图11旋转180°之后的横截面示意图。
图13显示为本发明的三维存储器结构制备中去除第二牺牲层及功能侧壁的阻挡层的底部，形成第一凹槽的横截面示意图。
图14显示为本发明的三维存储器结构制备中对被所述第一凹槽暴露的所述栅极层的侧壁进行蚀刻，以形成环形凹槽的横截面示意图。
图15显示为本发明的三维存储器结构制备中于所述第二凹槽及所述环形凹槽中的表面及半导体衬底背面形成侧壁绝缘材料层的横截面示意图。
图16显示为本发明的三维存储器结构制备中去除位于所述半导体衬底背面的侧壁绝缘材料层及依次蚀刻去除功能侧壁的存储层和隧穿层，以形成第二凹槽的横截面示意图。
图17显示为本发明的三维存储器结构制备中于所述第二凹槽中填充连接材料层的横截面示意图。
图18显示为本发明的三维存储器结构制备中去除位于半导体衬底的背面的填充连接材料层，以于第二凹槽中形成连接层的横截面示意图。
100 半导体衬底
101 底部绝缘介质层
102 底部牺牲层
103 第一绝缘介质层
104 第一牺牲层
105 底部叠层结构
106 叠层结构
106a 下叠层结构
106b 上叠层结构
107 沟道孔
107a 下沟道孔
107b 上沟道孔
109 阻挡层
110 存储层
111 隧穿层
112 功能侧壁
113 多晶硅牺牲层
114 外延层
115 深孔槽
200 半导体衬底
201 底部绝缘介质层
202 底部牺牲层
203 第一绝缘介质层
204 第一牺牲层
205 底部叠层结构
206 叠层结构
206a 下叠层结构
206b 上叠层结构
207 沟道孔
207a 下沟道孔
207b 上沟道孔
208 第二牺牲层
209 阻挡层
210 存储层
211 隧穿层
212 功能侧壁
213 沟道层
214 栅极层
215 覆盖介质层
216 连接部漏极
217 填充绝缘层
218 金属栓塞
219 绝缘隔离层
220 有源极区域
221 栅极堆叠结构
221a 下栅极堆叠结构
221b 上栅极堆叠结构
222 底部栅极堆叠结构
223 共源线
224 第一凹槽
225 环形凹槽
226 侧壁绝缘层
227 第二凹槽
228 底部连接层
229 绝缘间隙
CD 临界尺寸
S10～S50 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
本发明的三维存储器结构适用于多种存储器件，包括但不限于三维半导体存储器件，譬如3D NAND。图1示出了一种三维存储器结构中上下沟道孔107a未发生错位时，进行深孔SONO蚀刻时的结构示意图。
请参阅图1，所述三维存储器结构包括半导体衬底100，叠层结构106，沟道孔，外延层114，功能侧壁112及多晶硅牺牲层113。具体地，所述三维存储器结构采用双堆叠(dualstack)工艺，所述叠层结构106包括依次形成于所述半导体衬底100上的下叠层结构106a和上叠层结构106b；所述沟道孔107贯穿所述叠层结构且延伸进入所述半导体衬底100中，所述沟道孔107包括分别形成于所述下叠层结构106a和上叠层结构106b中的下沟道孔107a和上沟道孔107b，该下沟道孔107a和上沟道孔107b相互对准连通，所述外延层114填充于所述沟道孔107的底部，且所述外延层114的上表面高于所述半导体衬底100的上表面；所述功能侧壁112形成于所述沟道孔107的内壁(侧壁和底部)上，同时也形成于所述叠层结构106的上表面，所述功能侧壁112例如可以是ONO结构(氧化硅-氮化硅-氧化硅)；所述多晶硅牺牲层113形成于所述功能侧壁112的裸露表面，该多晶硅牺牲层113是为了在随后蚀刻打开功能侧壁112的底部时保护功能侧壁112的侧壁部分不被蚀刻。
请参阅图1，在该示例中，所述上叠层结构106b和所述下叠层结构106a均包括交替叠置的第一绝缘介质层103和第一牺牲层104，其中，所述上叠层结构106b和所述下叠层结构106a的最顶层和最底层均为第一绝缘介质层103；所述下叠层结构106a的最顶层第一绝缘介质层103也即所述上叠层结构106b的最底层第一绝缘介质层103，将上下叠层结构106a共用的第一绝缘介质层103作为所述上叠层结构106b和所述下叠层结构106a的连接层(也称为结合层)。
请参阅图1，在该示例中，所述三维存储器结构还包括底部叠层结构105，所述底部叠层结构105至少包括两个底部绝缘介质层101及位于相邻的底部绝缘介质层101之间的底部牺牲层102；所述下沟道孔107a依次贯穿所述下叠层结构106a和所述底部叠层结构105，并延伸进入所述半导体衬底100中；所述外延层114的上表面高于所述底部牺牲层102的上表面但低于下叠层结构106a的下表面。
请参阅图1，于所述沟道孔中形成所述功能侧壁112及所述多晶硅牺牲层113后，需要先进行深孔SONO蚀刻，以便依次打开多晶硅牺牲层113及ONO结构的底部，形成图1所示的深孔槽115，该深孔槽115暴露出所述外延层114；接着去除剩余的多晶硅牺牲层113；然后于所述沟道孔中形成多晶硅的沟道层(未图示)，该沟道层形成于深孔槽115内以及功能侧壁112的侧壁，从而形成阱区(例如P-Well，当然也可以是N-Well)和多晶硅沟道层(Channelpoly)的电路回路。
图2示出了图1中上沟道孔107b的底部、下沟道孔107a的顶部以及结合处的顶部的临界尺寸及相互位置示意图，其中，上沟道孔107b的底部临界尺寸(UCH BCD)为CD1，下沟道孔107a的顶部临界尺寸(LCH TCD)为CD2，结合处的顶部临界尺寸(Joint TCD)为CD3，从图2可以看出，CD1＜CD2＜CD3，且上沟道孔107b的底部、下沟道孔107a的顶部以及结合处的顶部相互同心，也就是说，上沟道孔107b与下沟道孔107a的套刻精度窗口完全对准，并没有发生偏移。
需要说明的是，图1和图2所示的只是一种理想的情况，一般在3D NAND的dualstack工艺中，由于应力等因素的影响，上沟道孔107b(UCH)与下沟道孔107a(LCH)很难对准，上下两层沟道孔的套刻精度窗口(overlay window，OVL)存在偏移(shift)，较为严重时会出现图3和图4所示的情况。请参阅图3和图4，由于上下两层沟道孔的套刻精度窗口(overlay window，OVL)存在较大偏移(shift)，在进行深孔SONO的蚀刻时会导致上下叠层结构106a的结合处(也即上下叠层结构106a的连接层处，也即图3中符号A所示的圆圈区域)的功能侧壁112破坏(joint ONO damage)。上下叠层结构106a的结合处的功能侧壁112破坏会导致最终存储单元电性受影响，晶圆测试(wafer sort，简称WS)良率低或可靠性(reliability，简称RE)失效。
基于此，为了解决上述存在的技术问题，也即在传统的3D NAND的dual stack工艺中，由于上下沟道孔OVL存在偏移，在进行深孔SONO的蚀刻时会导致上下堆叠结构的结合位置的功能侧壁112的侧壁被破坏，影响产品良率和可靠性的技术问题，本发明提供一种三维存储器结构的制备方法和三维存储器结构，通过调整工艺制备过程，在三维存储器结构的制备过程中，不进行深孔SONO蚀刻，即使上下沟道孔OVL存在偏移，也不会发生上下堆叠结构结合处的功能侧壁的破坏(ONO sidewall damage)的情况，提高产品良率和可靠性。下面将结合附图来具体说明本发明的技术方案。
实施例一
图5示出了本发明的实施例的三维存储器结构的制备方法的流程示意图。所述三维存储器结构的制备方法包括如下步骤：
步骤S10，提供半导体衬底；
步骤S20，于所述半导体衬底上形成叠层结构，所述叠层结构中形成有沟道孔，其中所述叠层结构包括交替叠置的第一绝缘介质层和第一牺牲层，所述沟道孔沿所述叠层结构的厚度方向贯穿所述叠层结构且延伸至所述半导体衬底内；
步骤S30，于所述沟道孔的底部填充第二牺牲层；
步骤S40，于填充有所述第二牺牲层的所述沟道孔内形成功能侧壁及沟道层；
步骤S50，将所述叠层结构的所有所述第一牺牲层替换为栅极层；
步骤S60，对所述半导体衬底的背面(半导体衬底未形成叠层结构的一侧)进行减薄处理，以暴露出所述第二牺牲层；
步骤S70，从所述半导体衬底的背面去除所述第二牺牲层及所述功能侧壁的底部，以形成凹槽，所述凹槽暴露出所述沟道层的底部；
步骤S80、于所述凹槽中底部连接层，所述连接层与所述沟道层连通。
下面将结合附图详细说明本实施例三维存储器结构的制备方法。
在步骤S10中，请参阅图5及图6，提供半导体衬底200，所述半导体衬底200可以根据器件的实际需求进行选择，所述半导体衬底200可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述半导体衬底200还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底200还可以为堆叠结构，例如硅/锗硅叠层等。作为示例，所述半导体衬底200例如可以选用单晶硅晶圆。需要说明的是，所述半导体衬底200可以为进行离子掺杂后的衬底，具体地，所述半导体衬底200可以为P型掺杂衬底，也可以为N型掺杂衬底。
在步骤S20及步骤S30中，请参阅图5-图9，于所述半导体衬底200上形成叠层结构206，所述叠层结构206中形成有沟道孔207，其中所述叠层结构206包括交替叠置的第一绝缘介质层203和第一牺牲层204，所述沟道孔207沿所述叠层结构206的厚度方向贯穿所述叠层结构206且延伸至所述半导体衬底200内；于所述沟道孔207的底部填充第二牺牲层208。
需要说明的是，在本文的图7-图18中，示例性的示出了包含两个栅极间隙(后续形成两个共源线)，以及位于栅极间隙之间的两个垂直沟道结构的情形，但是可以理解的是，在实际应用中，一个三维存储器结构中可以根据需要包括多个栅极间隙(后续形成多个共源线)，相邻的两个栅极间隙之间可以包括多个垂直沟道结构。
需要说明的是，在本实施例中，所述第一绝缘介质层203和所述第一牺牲层204具有较高的刻蚀选择比，以确保在后续去除所述第一牺牲层204时所述第一绝缘介质层203几乎不被去除；具体的，所述第一牺牲层204的材料可以包括但不仅限于氮化硅(Si3N4)层，所述第一绝缘介质层203的材料可以包括但不仅限于氧化硅(SiO2)。
在本实施例中，请参阅图5-图9，所述叠层结构206包括交替叠置的第一绝缘介质层203和第一牺牲层204，所述叠层结构206的底层及顶层均为所述第一牺牲层204，位于顶层的所述第一牺牲层204的上表面即为所述叠层结构206的上表面。
需要说明的是，所述叠层结构206内所述第一绝缘介质层203的层数可以包括32层、64层、96层或128层等等，具体的，所述叠层结构206内所述第一牺牲层204及所述第一绝缘介质层203的层数可以根据实际需要进行设定，此处不做限定。可以采用包括但不限于物理气相沉积(Physical Vapor Deposition,PVD)工艺、化学气相沉积(Chemical VaporDeposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述第一牺牲层204及所述所述第一绝缘介质层203，譬如化学气相沉积法。
在步骤S20中，请参阅图5-图9，在本实施例中，所述三维存储器结构采用dualstack工艺，所述叠层结构206至少包括下叠层结构206a和上叠层结构206b，所述于所述半导体衬底200上形成叠层结构206的步骤包括：于所述半导体衬底200上形成下叠层结构206a，所述下叠层结构206a中形成有下沟道孔207a，所述下沟道孔207a沿所述下叠层结构206a的厚度方向贯穿所述下叠层结构206a且延伸至所述半导体衬底200内；于形成有下沟道孔207a的所述下叠层结构206a上形成上叠层结构206b，所述上叠层结构206b中形成有上沟道孔207b，所述上沟道孔207b与所述下沟道孔207a贯通。需要说明的是，所述叠层结构206还可以包括三层或者更多层的叠层结构。
在步骤S20和步骤S30中，请参阅图5-图9，在本实施例中，首先于所述半导体衬底200上形成下叠层结构206a，所述下叠层结构206a中形成有下沟道孔207a，所述下沟道孔207a沿所述下叠层结构206a的厚度方向贯穿所述下叠层结构206a且延伸至所述半导体衬底200内；接着，于所述下沟道孔207a的底部填充形成所述第二牺牲层208；然后于填充有所述第二牺牲层208的下叠层结构206a上形成所述上叠层结构206b，所述上叠层结构206b中形成有上沟道孔207b，所述上沟道孔207b与所述下沟道孔207a贯通。需要说明的是，在一可选实施例中，也可首先于所述半导体衬底200上依次形成具有下沟道孔207a的下叠层结构206a和具有上沟道孔207b的上叠层结构206b，所述上下沟道孔207a一一对应以构成沟道孔，该沟道孔207沿所述叠层结构206的厚度方向依次贯穿所述上叠层结构206b、所述下叠层结构206a且延伸至所述半导体衬底200内，然后于所述沟道孔207的底部填充所述第二牺牲层208。
在步骤S30中，请参阅图5-图9，在本实施例中，所述第二牺牲层208的高度和图1和图3中的外延层的高度相当，也即所述第二牺牲层208的上表面高于所述半导体衬底200的上表面。作为示例，例如可以采用流动化学气相沉积法(Flowable Chemical VaporDeposition，FCVD)于所述沟道孔207的底部填充所述第二牺牲层208。作为示例，所述第二牺牲层208可采用氧化物，譬如氧化硅。
在步骤S20中，请参阅图5-图9，在一可选实施例中，所述三维存储器结构还包括底部叠层结构205，所述底部叠层结构205包括两个底部绝缘介质层201及位于相邻的底部绝缘介质层201之间的底部牺牲层202；所述下沟道孔207a依次贯穿所述下叠层结构206a和所述底部叠层结构205，并延伸进入所述半导体衬底200中；所述第二牺牲层208的上表面高于所述底部牺牲层202的上表面但低于下叠层结构206a的下表面。需要说明的是，所述底部绝缘介质层201和所述底部牺牲层202具有较高的刻蚀选择比，以确保在后续去除所述底部牺牲层202时所述底部绝缘介质层201几乎不被去除。作为示例，所述底部牺牲层202的材料可以包括但不仅限于氮化硅(Si3N4)层，所述底部绝缘介质层201的材料可以包括但不仅限于氧化硅(SiO2)。
在步骤S40中，请参阅图5和图10，于填充有所述第二牺牲层208的所述沟道孔207内形成功能侧壁212及沟道层213。在本实施例中，于填充有所述第二牺牲层208的所述沟道孔207内形成功能侧壁212及沟道层213的步骤包括，于填充有所述第二牺牲层208的所述沟道孔207内依次形成阻挡层209，存储层210，隧穿层211及所述沟道层213。作为示例，所述阻挡层209，所述隧穿层211的材料包括氧化硅，所述存储层210的材料包括氮化硅，从而所述功能侧壁212具有ONO结构。需要说明的是，所述功能侧壁212同时形成于所述沟道孔207侧壁及所述沟道孔207的底部，本发明与现有技术主要具有两点不同，一是本发明不进行深孔SONO蚀刻，是从半导体衬底200的背部进行SONO蚀刻，工艺难度降低；二是由于不进行深孔SONO蚀刻，在形成功能侧壁212之后，不需要于功能侧壁212的表面沉积多晶硅牺牲层，及深孔SONO蚀刻后去除多晶硅牺牲层的步骤，而是直接于所述功能侧壁212的表面形成沟道层213。这简化了制备工艺，降低了生产成本。
在步骤S40中，所述三维存储器结构的制备方法中，于所述沟道孔207的内壁上形成功能侧壁212之前，还包括于所述沟道孔207的内壁上形成高介电常数介质层(高K介质层，HK)，而于所述高介电常数介质层表面形成所述功能侧壁212，其中，所述高介电常数介质层的材料可以是氧化铝等。
在步骤S40中，请参阅图10，所述于填充有所述第二牺牲层208的所述沟道孔207内形成功能侧壁层212及沟道层213之后还包括，于所述沟道孔207中形成填充绝缘层217的步骤，所述填充绝缘层217的材料可以包括氧化介质层，譬如氧化硅等；形成所述填充绝缘层217之后，还可以于所述沟道孔207的顶部形成连接部漏极216，所述连接部漏极216与所述沟道层213相接触，且所述连接部漏极216与所述填充绝缘层217的顶部接触，所述连接部漏极216的材料可采用与沟道层213相同的材料多晶硅，例如B掺杂的多晶硅，当然也可采用其他导电材料；所述填充绝缘层217、所述沟道层213、所述功能侧壁层212及所述连接部漏极216共同构成沟道结构。作为示例，可以通过控制填充绝缘层217的制备工艺，于所述填充绝缘层217中形成绝缘间隙229(见图18)。
在步骤S50中，请参阅图5和图11，将所述叠层结构206中的所有所述第一牺牲层204替换为栅极层214。具体地，所述将所述叠层结构206中的所有所述第一牺牲层204替换为栅极层214的步骤包括：例如可采用光刻和干法刻蚀工艺于所述叠层结构206中形成栅极间隙，所述栅极间隙沿厚度方向贯穿所述叠层结构206并延伸至所述半导体衬底200中；基于所述栅极间隙去除所述第一牺牲层204以形成牺牲间隙，例如可以采用但不仅限于湿法刻蚀工艺去除所述第一牺牲层204；例如可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述牺牲间隙内形成所述栅极层214。需要说明的是，当所述三维存储器结构中包含底部叠层结构205时，将所述叠层结构206中的所有所述第一牺牲层204替换为栅极层214时，也同时将所述底部叠层结构205中的底部牺牲层202替换为栅极层214。作为示例，所述栅极层214采用导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合，譬如钨(W)。
需要说明的是，在一可选实施例中，形成牺牲间隙后，还包括于所述牺牲间隙的侧壁形成栅极阻挡层的步骤，然后于形成有栅极阻挡层的牺牲间隙中形成栅极层214，也即于所述栅极层214与其周围的绝缘介质层204、底部绝缘介质层201之间，以及所述栅极层213与其周围的所述垂直沟道结构的功能侧壁的最外侧的阻挡层209之间形成有栅极隔离层；所述栅极阻挡层(未图示)可以在形成所述栅极层213时保护所述绝缘介质层204/底部绝缘介质层201及所述功能侧壁的最外层的阻挡层209免受破坏，所述栅极阻挡层的材料例如可以是三氧化二铝。
具体地，请参阅图11，利用栅极层214替换掉所述第一牺牲层204和/或底部牺牲层202后，所述叠层结构206可定义为栅极堆叠结构221；对应的所述栅极堆叠结构221也包括上下两部分，分别是下栅极堆叠结构221a和上栅极堆叠结构221b，其中，所述栅极堆叠结构221是由交替叠置的第一绝缘介质层203和栅极层214组成；所述底部叠层结构205可定义为底部栅极堆叠结构222，所述栅极层214包括底部绝缘介质层201及位于相邻的所述底部绝缘介质层201之间的栅极层214(底部栅极层)。
在一可选实施例中，在步骤S40和步骤S50之间还包括于形成有沟道结构的叠层结构206上形成覆盖介质层215的步骤，所述覆盖介质层215覆盖于所述沟道结构及所述叠层结构206的上表面。当所述叠层结构206上覆盖所述覆盖介质层215时，于所述叠层结构206中形成栅极间隙时，所述栅极间隙沿厚度方向依次贯穿所述覆盖介质层215及所述叠层结构206并延伸至所述半导体衬底200中。
在步骤S50中，请参阅11，在本实施例中，所述于所述牺牲间隙内形成所述栅极层214的步骤之后还包括，于所述栅极间隙底部对应的所述半导体衬底200内形成有源极区域220；于所述栅极间隙中形成共源线223，所述共源线223与所述源极区域相接触。作为示例，可以采用离子注入工艺对所述栅极间隙底部的所述半导体衬底200进行离子注入，以形成所述源极区域。需要说明的是，在形成共源线223时，为了防止共源线223与栅极层214接触，需要先于所述栅极间隙的侧壁上形成绝缘隔离层219，然后于形成有栅极间隙的所述栅极间隙中形成所述共源线223。
请参阅11，在一可选实施例中，所述栅极间隙的顶部还可形成有金属栓塞218，所述金属栓塞218的底部与所述共源线223相接触，所述金属栓塞218的材料例如可以是钨。
在步骤S60中，请参阅图5，图11和12，例如可采用机械化学研磨CMP对所述半导体衬底200的背面进行减薄处理，以暴露出所述第二牺牲层208的底面，所述第二牺牲层208的底面与所述半导体衬底200的背面处于同一平面，从而方便后续步骤中从半导体衬底200背面去除所述第二牺牲层208和与所述第二牺牲层208的顶部相对应的部分功能侧壁212(也即功能侧壁212的底部)。需要说明的是，虽然图12-图18对三维存储器结构进行了180°翻转，但具体的方位仍以未翻转时的来进行说明，图1-图11中的为依据，例如，图11和图12中所述第二牺牲层208的底面都是指远离所述栅极堆叠结构221的表面，其他类似。
在步骤S70中，请参阅图5及图13-图16所示，从所述半导体衬底200的背面去除所述第二牺牲层208及所述功能侧壁212的底部，以形成凹槽，所述凹槽暴露出所述沟道层213的底部。具体地，在本实施例中，从所述半导体衬底200的背面去除所述第二牺牲层208及所述功能侧壁212的底部，以形成凹槽，所述凹槽暴露出所述沟道层213的底部包括以下步骤：首先，蚀刻去除第二牺牲层208及功能侧壁212的阻挡层209的底部，形成第一凹槽224，所述第一凹槽224包括去除所述第二牺牲层208、和去除所述功能侧壁212的阻挡层209的底部后形成的空间；接着，(可采用湿法蚀刻)对被所述第一凹槽224暴露的所述栅极层214的侧壁进行蚀刻，以于蚀刻的位置形成环形凹槽225；然后，于所述第一凹槽224及所述环形凹槽225中的表面及所述半导体衬底200的背面形成侧壁绝缘材料层；最后，基于所述第一凹槽224的窗口去除位于所述半导体衬底200背面的侧壁绝缘材料层，以及依次蚀刻去除功能侧壁212的存储层210和隧穿层211，以形成第二凹槽227，所述第二凹槽227暴露出所述沟道层213的底部，所述第二凹槽包括所述第一凹槽224、以及去除所述功能侧壁212的存储层210和隧穿层211底部后形成的空间。作为示例，在基于所述第一凹槽224的窗口去除位于所述半导体衬底200背面的侧壁绝缘材料层，以及依次蚀刻去除功能侧壁212的存储层210和隧穿层211过程中，位于环形凹槽225中的侧壁绝缘材料层会被保留，作为侧壁绝缘层226，用于将形成有侧壁绝缘层226的该层的栅极层214与步骤S80中形成的底部连接层228隔离开。在另一实施例中，从所述半导体衬底200的背面去除所述第二牺牲层208及所述功能侧壁212的底部，以形成凹槽，所述凹槽暴露出所述沟道层213的底部的步骤包括：首先蚀刻去除所述第二牺牲层，以暴露出所述功能侧壁212的底部、以及替换所述底部牺牲层202后形成的栅极层214(底部栅极层)；接着，蚀刻去除所述功能侧壁212的底部，以形成所述凹槽；然后，对所述底部栅极层的裸露侧壁进行蚀刻，以于蚀刻位置形成环形凹槽225；最后，于所述环形凹槽225中形成侧壁绝缘材料层，作为侧壁绝缘层226。
在步骤S80中，请参阅图5、图17和图18所示，于所述凹槽(第二凹槽227)中形成底部连接层228，所述底部连接层228与所述沟道层213连通，从而形成阱区(P-Well或N-Well)和沟道层213的电路回路。
具体地，请参阅图17，首先于所述第二凹槽227中填充连接材料层，所述连接材料层形成于所述第二凹槽227及所述半导体衬底200的背面上；然后可通过化学机械研磨CMP进行减薄处理，以移除位于所述半导体衬底200背面的连接材料层，只保留位于第二凹槽227中的连接材料层，作为底部连接层228。作为示例，所述连接层的材料例如可以是多晶硅，譬如B掺杂的多晶硅。
需要说明的是，在本发明的三维存储器结构的制备过程中，不进行深孔SONO蚀刻，从半导体衬底200的背面进行ONO蚀刻，然后形成底部连接层228，通过所述底部连接层228将沟道层213与半导体衬底200中的阱层连通，通过这样的方式，可以避免上下堆叠结构结合处的功能侧壁212破坏(ONO sidewall damage)的情况，从而可提高产品良率和可靠性，同时，这也解决了未来更高层数的3D NAND的深孔SONO蚀刻存在的问题；本发明的三维存储器结构的制备方法从根本上改善了dual stack工艺中，上下沟道孔207a套刻精度窗口偏移(UCH-LCH OVL window margin)的所造成的上下堆叠结构结合处的功能侧壁212的破坏的技术问题；与现有技术相比，省去了上下堆叠结构结合层的扩孔步骤、牺牲多晶硅层的沉积和移除、以及外延层SEG(Selective Epi，SEG)形成等工艺步骤，工艺简单，生产成本低；利用本发明的技术方案，可充分发挥X-tacking技术的优势。
实施例二
请参阅图18，本发明还提供一种利用实施例一所述的三维存储器结构制备方法制备的三维存储器结构包括，半导体衬底200，栅极堆叠结构221，底部连接层228，功能侧壁212及沟道层213。需要说明的是，在本实施例中，方位仍以半导体衬底200处于底部时为参考进行说明。需要说明的是，在本实施例中，所述半导体衬底200，所述栅极堆叠结构221，所述底部连接层228，所述功能侧壁212就所述沟道层213的形成过程详见实施例一相关部分描述，在本实施例中不再赘述。
在本实施例中，所述半导体衬底200可以根据器件的实际需求进行选择，所述半导体衬底200可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述半导体衬底200还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底200还可以为堆叠结构，例如硅/锗硅叠层等。作为示例，所述半导体衬底200例如可以选用单晶硅晶圆。需要说明的是，所述半导体衬底200可以为进行离子掺杂后的衬底，具体地，所述半导体衬底200可以为P型掺杂衬底，也可以为N型掺杂衬底。
请参阅图18，在本实施例中，所述栅极堆叠结构221，形成于所述半导体衬底200上，所述栅极堆叠结构221中形成有沟道孔207，其中，所述栅极堆叠结构221包括交替叠置的第一绝缘介质层203和栅极层214，所述沟道孔207沿厚度方向贯穿所述栅极堆叠结构221，并延伸进入所述半导体衬底200内。具体地，请参阅图18，所述栅极堆叠结构221是由交替叠置的第一绝缘介质层203和栅极层214组成，所述栅极堆叠结构221包括依次形成于所述半导体衬底200上的下栅极堆叠结构221a和上栅极堆叠结构221b两个部分，所述下栅极堆叠结构221a中形成有下沟道孔207a，所述上栅极堆叠结构221b中形成有上沟道孔207b，其中，所述上沟道孔207b与所述下沟道孔207a一一对应。作为示例，所述栅极层214采用导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合，譬如钨(W)；所述绝缘介质层201的材料可以包括但不仅限于氧化硅(SiO2)。
请参阅图18，在本实施例中，所述底部连接层228填充于所述沟道孔207的底部，其中，所述底部连接层228的底面与所述半导体衬底200的背面位于同一研磨平面，所述底部连接层228的上表面高于所述半导体衬底200的上表面，作为示例，所述连接层的材料例如可以是多晶硅，譬如B掺杂的多晶硅。
请参阅图18，在本实施例中，功能侧壁212，形成于所述沟道孔207的侧壁，且所述功能侧壁212的靠近所述半导体衬底200的一端与所述底部连接层228接触。所述功能侧壁212包括沿沟道孔207的侧壁到中心依次形成于所述沟道孔207的侧壁的阻挡层209、存储层210及隧穿层211，所述功能侧壁212的阻挡层209、存储层210及隧穿层211的一端分别与所述底部连接层228的顶部接触。具体地，所述阻挡层209形成于所述沟道孔207的侧壁表面；所述存储层210形成于所述阻挡层209的表面；以及所述隧穿层211形成于所述存储层210的表面。作为示例，所述阻挡层209，所述隧穿层211的材料包括氧化硅，所述存储层210的材料包括氮化硅，而所述功能侧壁212具有ONO结构。
需要说明的是，在一可选实施例中，所述三维存储器结构还可包括高介电常数介质层，所述高介电常数介质层形成于所述沟道孔207的侧壁，所述功能侧壁212形成于所述高介电常数介质层的表面，其中，所述高介电常数介质层的材料可以是氧化铝等。
请参阅图18，在本实施例中，所述沟道层213形成于所述功能侧壁212的侧壁及所述底部连接层228的顶面，且所述底部连接层228与所述沟道层213的底部接触。
请参阅图18，在一可选实施例中，所述三维存储器结构还包括底部栅极堆叠结构222，所述底部栅极堆叠结构222位于所述半导体衬底200与所述栅极堆叠结构221之间，所述沟道孔207沿厚度方向依次贯穿所述栅极堆叠结构221、所述底部栅极堆叠结构222及所述半导体衬底200。作为示例，所述底部堆叠结构包括底部绝缘介质层201及位于相邻的所述底部绝缘介质层201之间的栅极层214。所述底部连接层228的上表面高于所述底部牺牲层202的上表面但低于下栅极堆叠结构221a的下表面。作为示例，所述栅极层214采用导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合，譬如钨(W)，所述底部绝缘介质层201的材料可以包括但不仅限于氧化硅(SiO2)。作为示例，所述三维存储器结构还包括侧壁绝缘层226，所述底部连接层228与所述底部栅极堆叠结构222的所述栅极层214之间设置有所述侧壁绝缘层226，通过所述侧壁绝缘层226实现所述栅极层214与所述底部栅极堆叠结构222的电学绝缘隔离。
需要说明的是，在一可选实施例中，所述栅极堆叠结构222的所述栅极层214与周围的绝缘介质层204/底部绝缘介质层201之间，以及所述栅极层214与所述垂直沟道结构的功能侧壁的最外侧的阻挡层209之间形成有栅极阻挡层(未图示)，所述栅极阻挡层可以在形成所述栅极层214时保护所述绝缘介质层204、底部绝缘介质层201及所述功能侧壁的最外层的阻挡层209免受破坏；作为示例，所述栅极阻挡层的材料可以是氧化铝等。
请参阅图18，在本实施例中，所述三维存储器结构还包括填充绝缘层217，所述填充绝缘层217形成于所述沟道层213表面，并填充于所述沟道孔207内，所述填充绝缘层217的底部与所述沟道层213的内表面接触。作为示例，所述填充绝缘层217的材料可以包括氧化介质层，譬如氧化硅等。作为示例，可以通过控制填充绝缘层217的制备工艺，于所述填充绝缘层217中形成绝缘间隙229(见图18)。
请参阅图18，在本实施例中，所述三维存储器结构还包括连接部漏极216，所述连接部漏极216形成于所述沟道孔207的顶部，且所述连接部漏极216与所述沟道层213相接触。作为示例，所述连接部漏极216的材料可采用与沟道层213相同的材料多晶硅，例如B掺杂的多晶硅，当然也可采用其他导电材料，其中，所述填充绝缘层217、所述沟道层213、所述功能侧壁212及所述连接部漏极216共同构成沟道结构。
请参阅图18，在本实施例中，所述三维存储器结构还包括栅极间隙，所述栅极间隙贯穿所述栅极堆叠结构并延伸至所述半导体衬底200内，其中，所述栅极间隙的底部对应的所述半导体衬底200内形成有源极区域220，所述栅极间隙内形成有共源线223，所述共源线223与所述源极区域相接触。作为示例，可以采用离子注入工艺对所述栅极间隙底部的所述半导体衬底200进行离子注入，以形成所述源极区域。需要说明的是，在形成共源线223时，为了防止共源线223与栅极层214接触，需要先于所述栅极间隙的侧壁上形成绝缘隔离层219，然后于形成有栅极间隙的所述栅极间隙中形成所述共源线223。
请参阅18，在一可选实施例中，所述栅极间隙的顶部还可形成有金属栓塞218，所述金属栓塞218的底部与所述共源线223相接触，所述金属栓塞218的材料例如可以是钨。
请参阅图18，在一可选实施例中，所述三维存储器结构还包括覆盖介质层215，形成于所述栅极堆叠结构221上，所述覆盖介质层215覆盖所述栅极堆叠结构221表面及所述沟道孔207中的沟道结构。当所述栅极堆叠结构221上覆盖所述覆盖介质层215时，于所述栅极堆叠结构221中形成栅极间隙时，所述栅极间隙沿厚度方向依次贯穿所述覆盖介质层215及所述栅极堆叠结构221并延伸至所述半导体衬底200中。
需要说明的是，本实施例的三维存储器结构与现有技术主要具有两点不同，一是本实施例的三维存储器结构在制备过程中，不进行深孔SONO蚀刻，是从半导体衬底200的背部进行SONO蚀刻，工艺难度降低；二是由于不进行深孔SONO蚀刻，在形成功能侧壁212之后，不需要于功能侧壁212的表面沉积多晶硅牺牲层，及深孔SONO蚀刻后去除多晶硅牺牲层的步骤，而是直接于所述功能侧壁212的表面形成沟道层213。这简化了制备工艺，降低了生产成本。
综上所述，在本发明的三维存储器结构的制备过程中，不进行深孔SONO蚀刻，从半导体衬底200的背面进行ONO蚀刻，然后形成底部连接层228，通过所述底部连接层228将沟道层213与半导体衬底200中的阱层连通，通过这样的方式，可以避免上下堆叠结构结合处的功能侧壁212破坏(ONO sidewall damage)的情况，从而可提高产品良率和可靠性，同时，这也解决了未来更高层数的3D NAND的深孔SONO蚀刻存在的问题；本发明从根本上改善了dual stack工艺中，上下沟道孔207a套刻精度窗口偏移(UCH-LCH OVL window margin)时的上下堆叠结构结合处的功能侧壁212的破坏的技术问题；与现有技术相比，省去了上下堆叠结构结合层的扩孔步骤、牺牲多晶硅层的沉积和移除、以及外延层SEG(Selective Epi，SEG)形成等工艺步骤，工艺简单，生产成本低；利用本发明的技术方案，可充分发挥X-tacking技术的优势。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (28)

1.一种三维存储器结构制备方法，其特征在于，所述三维存储器结构制备方法包括：
提供半导体衬底；
于所述半导体衬底上形成叠层结构，所述叠层结构中形成有沟道孔，其中所述叠层结构包括交替叠置的第一绝缘介质层和第一牺牲层，所述沟道孔沿所述叠层结构的厚度方向贯穿所述叠层结构且延伸至所述半导体衬底内；
于所述沟道孔的底部填充第二牺牲层；
于填充有所述第二牺牲层的所述沟道孔内形成功能侧壁及沟道层；
对所述半导体衬底的背面进行减薄处理，以暴露出所述第二牺牲层；
从所述半导体衬底的背面去除所述第二牺牲层及所述功能侧壁的底部，以形成凹槽，所述凹槽暴露出所述沟道层的底部；
于所述凹槽中填充底部连接层，所述底部连接层与所述沟道层连通。
2.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述于所述沟道孔的底部填充第二牺牲层的步骤中，所述第二牺牲层的上表面高于所述半导体衬底的上表面。
3.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述第二牺牲层的材料包括氧化层。
4.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述于所述半导体衬底上形成叠层结构的步骤包括：
于所述半导体衬底上形成下叠层结构，所述下叠层结构中形成有下沟道孔；
于形成有下沟道孔的所述下叠层结构上形成上叠层结构，所述上叠层结构中形成有上沟道孔，所述上沟道孔与所述下沟道孔贯通。
5.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述半导体衬底上形成有底部叠层结构，所述底部叠层结构位于所述半导体衬底与所述叠层结构之间，所述沟道孔沿厚度方向贯穿所述叠层结构及所述底部叠层结构，且延伸至所述半导体衬底内。
6.根据权利要求5所述的三维存储器结构制备方法，其特征在于，所述底部叠层结构包括底部绝缘介质层及位于相邻的所述底部绝缘介质层之间的底部牺牲层，其中，在将所述叠层结构中的所有所述第一牺牲层替换为栅极层时，也将所述底部牺牲层替换为所述栅极层。
7.根据权利要求1所述的三维存储器结构制备方法，其特征在于，形成所述功能侧壁的之前还包括步骤：于所述沟道孔的内壁上形成高介电常数介质层，且所述功能侧壁形成于所述高介电常数介质层表面。
8.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述制备方法还包括将所述第一牺牲层替换为栅极层的步骤，所述将所述第一牺牲层替换为栅极层的步骤包括：
于所述叠层结构中形成栅极间隙；
基于所述栅极间隙去除所述第一牺牲层以形成牺牲间隙；
于所述牺牲间隙内形成所述栅极层。
9.根据权利要求8所述的三维存储器结构制备方法，其特征在于，所述于所述牺牲间隙内形成所述栅极层的步骤之后还包括，
于所述栅极间隙底部对应的所述半导体衬底内形成有源极区域；
于所述栅极间隙中形成共源线，所述共源线与所述源极区域相接触。
10.根据权利要求8所述的三维存储器结构制备方法，其特征在于，所述将所述叠层结构中的所有所述第一牺牲层替换为栅极层的步骤之前，还包括，于所述叠层结构上形成覆盖介质层的步骤，其中，所述覆盖介质层覆盖所述沟道孔中的沟道结构。
11.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述于填充有所述第二牺牲层的所述沟道孔内形成功能侧壁及沟道层的步骤之后还包括，于所述沟道孔中形成填充绝缘层的步骤。
12.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述底部连接层的材料包括多晶硅。
13.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述半导体制备方法还包括于所述沟道孔的顶部形成连接部漏极的步骤，所述连接部漏极与所述沟道层相接触。
14.根据权利要求1-13中任意一项所述的三维存储器结构制备方法，其特征在于，所述于填充有所述第二牺牲层的所述沟道孔内形成功能侧壁及沟道层的步骤包括，于填充有所述第二牺牲层的所述沟道孔内依次形成阻挡层，存储层，隧穿层及所述沟道层。
15.根据权利要求14所述的三维存储器结构制备方法，其特征在于，所述阻挡层，所述隧穿层的材料包括氧化硅，所述存储层的材料包括氮化硅。
16.根据权利要求14所述的三维存储器结构制备方法，其特征在于，所述半导体衬底和所述叠层结构之间形成有底部栅极堆叠结构；
所述从所述半导体衬底的背面去除所述第二牺牲层及所述功能侧壁的底部，以形成凹槽，所述凹槽暴露出所述沟道层的底部的步骤包括：
从所述半导体衬底的背面去除所述第二牺牲层及所述功能侧壁的所述阻挡层的底部，形成第一凹槽；
对被所述第一凹槽暴露的所述底部栅极堆叠结构的栅极层的侧壁进行蚀刻，以形成环形凹槽；
于所述环形凹槽中形成侧壁绝缘层，并依次蚀刻去除所述功能侧壁的所述存储层和所述隧穿层，以形成第二凹槽，所述第二凹槽暴露出所述沟道层的底部。
17.一种根据权利要求1所述的三维存储器结构制备方法制备的三维存储器结构，其特征在于，所述三维存储器结构包括：
半导体衬底；
底部栅极堆叠结构，形成于所述半导体衬底上；
栅极堆叠结构，形成于所述底部栅极堆叠结构上，所述栅极堆叠结构中形成有沟道孔，其中，所述栅极堆叠结构包括交替叠置的第一绝缘介质层和栅极层，所述底部栅极堆叠结构位于所述半导体衬底与所述栅极堆叠结构之间，所述沟道孔沿厚度方向依次贯穿所述栅极堆叠结构、所述底部栅极堆叠结构及所述半导体衬底；
底部连接层，填充于所述沟道孔的底部，其中，所述底部连接层的底面与所述半导体衬底的背面位于同一平面，所述底部连接层的上表面高于所述底部栅极堆叠结构的栅极层的上表面；
功能侧壁，形成于所述沟道孔的侧壁，且所述功能侧壁的靠近所述半导体衬底的一端与所述底部连接层接触；
沟道层，形成于所述功能侧壁的侧壁及所述底部连接层的顶面，且所述底部连接层与所述沟道层的底部接触。
18.根据权利要求17所述的三维存储器结构，其特征在于，所述栅极堆叠结构包括：
下栅极堆叠结构，形成于所述半导体衬底上，所述下栅极堆叠结构中形成有下沟道孔；
上栅极堆叠结构，形成于所述下栅极堆叠结构上，所述上栅极堆叠结构中形成有上沟道孔；
其中，所述上沟道孔与所述下沟道孔一一对应。
19.根据权利要求17所述的三维存储器结构，其特征在于，所述底部堆叠结构包括底部绝缘介质层及位于相邻的所述底部绝缘介质层之间的栅极层。
20.根据权利要求19所述的三维存储器结构，其特征在于，所述三维存储器结构还包括侧壁绝缘层，所述底部连接层与所述底部栅极堆叠结构的所述栅极层之间设置有所述侧壁绝缘层。
21.根据权利要求17所述的三维存储器结构，其特征在于，所述三维存储器结构还包括高介电常数介质层，所述高介电常数介质层形成于所述沟道孔的侧壁，所述功能侧壁形成于所述高介电常数介质层的表面。
22.根据权利要求17所述的三维存储器结构，其特征在于，所述功能侧壁包括：
阻挡层，形成于所述沟道孔的侧壁表面；
存储层，形成于所述阻挡层的表面；以及
隧穿层，形成于所述存储层的表面。
23.根据权利要求22所述的三维存储器结构，其特征在于，所述阻挡层，所述隧穿层的材料包括氧化硅，所述存储层的材料包括氮化硅。
24.根据权利要求17所述的三维存储器结构，所述三维存储器结构还包括填充绝缘层，所述填充绝缘层形成于所述沟道层表面，并填充于所述沟道孔内。
25.根据权利要求17所述的三维存储器结构，其特征在于，所述三维存储器结构还包括栅极间隙，所述栅极间隙贯穿所述栅极堆叠结构并延伸至所述半导体衬底内，其中，所述栅极间隙的底部对应的所述半导体衬底内形成有源极区域，所述栅极间隙内形成有共源线，所述共源线与所述源极区域相接触。
26.根据权利要求17所述的三维存储器结构，其特征在于，所述三维存储器结构还包括连接部漏极，所述连接部漏极形成于所述沟道孔的顶部，且所述连接部漏极与所述沟道层相接触。
27.根据权利要求17所述的三维存储器结构，其特征在于，所述三维存储器结构还包括覆盖介质层，形成于所述栅极堆叠结构上，所述覆盖介质层覆盖所述栅极堆叠结构表面及所述沟道孔中的沟道结构。
28.根据权利要求17-27中任意一项所述的三维存储器结构，其特征在于，所述底部连接层的材料包括多晶硅。
CN202010258451.0A 2020-04-03 2020-04-03 三维存储器结构及其制备方法 Active CN111540746B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010258451.0A CN111540746B (zh) 2020-04-03 2020-04-03 三维存储器结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010258451.0A CN111540746B (zh) 2020-04-03 2020-04-03 三维存储器结构及其制备方法

Publications (2)

Publication Number Publication Date
CN111540746A CN111540746A (zh) 2020-08-14
CN111540746B true CN111540746B (zh) 2021-04-06

Family

ID=71977121

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010258451.0A Active CN111540746B (zh) 2020-04-03 2020-04-03 三维存储器结构及其制备方法

Country Status (1)

Country Link
CN (1) CN111540746B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113838863B (zh) * 2020-07-09 2023-09-05 长江存储科技有限责任公司 三维存储器的制作方法及三维存储器
CN112185980B (zh) * 2020-09-09 2022-10-11 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112542465B (zh) * 2020-11-17 2024-04-23 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112614852A (zh) * 2020-12-01 2021-04-06 长江存储科技有限责任公司 3d nand存储器及其制造方法及存储器沟道结构的制备方法
CN112885842B (zh) * 2021-03-22 2023-04-07 长江存储科技有限责任公司 三维存储器及其制备方法
CN112802852B (zh) * 2021-03-24 2023-01-13 长江存储科技有限责任公司 三维存储器及其制备方法
CN112838097B (zh) * 2021-03-29 2023-05-30 长江存储科技有限责任公司 三维存储器及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109496355A (zh) * 2018-10-23 2019-03-19 长江存储科技有限责任公司 具有使用背面衬底减薄形成的半导体插塞的三维存储设备
CN109887918A (zh) * 2019-03-05 2019-06-14 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN110931500A (zh) * 2019-10-25 2020-03-27 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111403409A (zh) * 2020-03-24 2020-07-10 长江存储科技有限责任公司 三维nand存储器件结构及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5430890B2 (ja) * 2008-07-25 2014-03-05 株式会社東芝 半導体記憶装置
US9530781B2 (en) * 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers
KR102423765B1 (ko) * 2015-08-26 2022-07-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
CN110808250A (zh) * 2019-10-12 2020-02-18 长江存储科技有限责任公司 三维存储器结构及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109496355A (zh) * 2018-10-23 2019-03-19 长江存储科技有限责任公司 具有使用背面衬底减薄形成的半导体插塞的三维存储设备
CN109887918A (zh) * 2019-03-05 2019-06-14 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN110931500A (zh) * 2019-10-25 2020-03-27 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111403409A (zh) * 2020-03-24 2020-07-10 长江存储科技有限责任公司 三维nand存储器件结构及其制备方法

Also Published As

Publication number Publication date
CN111540746A (zh) 2020-08-14

Similar Documents

Publication Publication Date Title
CN111540746B (zh) 三维存储器结构及其制备方法
JP7297923B2 (ja) ３次元メモリデバイス及び方法
KR20220129607A (ko) 후면 소스 콘택을 갖는 3차원 메모리 디바이스를 형성하기 위한 방법
TW202139437A (zh) 具有背面源極接觸的立體記憶體元件
US11901313B2 (en) Methods for forming three-dimensional memory devices with supporting structure for staircase region
CN110797343B (zh) 三维存储器结构及其制备方法
EP2372772A2 (en) Semiconductor device and method of making the same
CN110808253B (zh) 三维存储器结构及其制备方法
JP2022539284A (ja) ３次元メモリデバイスを形成するための方法
CN111900164B (zh) 半导体结构及制备方法
CN111769116B (zh) 半导体结构及其制备方法
CN113097215B (zh) 三维存储器结构及其制备方法
CN111769114A (zh) 三维存储器结构及其制备方法
US11647632B2 (en) Three-dimensional memory devices with supporting structure for staircase region
CN112582374B (zh) 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN111540748B (zh) 三维存储器结构及其制备方法
CN110808249B (zh) 三维存储器结构及其制备方法
CN111769120B (zh) 半导体结构及其制备方法
CN116097919A (zh) 三维存储器的制备方法
CN112802852B (zh) 三维存储器及其制备方法
TWI773086B (zh) 用於形成立體（３ｄ）記憶體元件的方法
US20230378170A1 (en) Method to form silicon-germanium nanosheet structures
US20230377985A1 (en) Method for wrap-around contact formation through the incorporation of cladding of an etch-selective semiconductor material
US20230377998A1 (en) Method of forming confined growth s/d contact with selective deposition of inner spacer for cfet
US20230377983A1 (en) Method to reduce parasitic resistance for cfet devices through single damascene processing of vias

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CB03 Change of inventor or designer information

Inventor after: Yang Xingmei

Inventor after: Wang Jianlu

Inventor after: Zeng Ming

Inventor after: Wu Jijun

Inventor after: Xu Wei

Inventor after: Huo Zongliang

Inventor before: Yang Xingmei

Inventor before: Wang Jianlu

Inventor before: Zeng Ming

Inventor before: Wu Jijun

Inventor before: Xu Wei

CB03 Change of inventor or designer information