CN111525924B - 一种自校准复合结构adc - Google Patents

Abstract

本发明公开了一种自校准复合结构ADC，采用动态比较器替代传统普通型比较器，无静态直流功耗，大大降低了ADC整体功耗；考虑到ADC测量误差主要来源于具体工艺生产出的电容的容值与设计的容值之间的误差，增设了电容自校准模块，通过电容自校准模块对电容性数模转换模块的内部电容进行校准；采用全并行4位模数转换模块直接对模拟信号进行粗量化，得到高位数字信号，协同电容性数模转换模块与动态比较器的逐次比较环节，大大节省逐次比较的时间，提高ADC量化编码的速度，得以实现高速、高精度和低功耗的性能。

Description

一种自校准复合结构ADC

技术领域

本发明涉及数模混合集成电路领域，具体涉及一种自校准复合结构ADC。

背景技术

模数转换器(analogtodigitalconverter，ADC)是一类将模拟信号转变为数字信号的数模混合集成电路，广泛应用于语音、图像、通信等各个领域，其性能直接影响整个电路***的性能。

串联的电阻、比较器和开关电容均为ADC的关键电路，由于工艺的限制，真实电容值很难等于图纸上设计的电容值，于是产生了电容失配误差，影响了ADC的精度；如何保障比较器的性能的同时降低比较器的功耗；如何实现大阻值电阻的片上集成，均直接影响ADC的性能。

现有的关于ADC的研究很多，但随着应用场景越来越严苛，市场上亟需高速高精度低功耗的ADC。然而对于常规技术而言，例如全并行结构的ADC，高速和高精度是两个相互制约且无法兼顾的因素，同时为了提高精度和速度，功耗也随之增大，因此，为了兼顾高速、高精度和低功耗的指标，需要对传统技术有所革新。

发明内容

针对现有技术中的上述不足，本发明提供的一种自校准复合结构ADC解决了传统技术无法兼顾高速、高精度和低功耗的问题，实现了高分辨率、高采样速率低功耗的模拟数字转换过程。

为了达到上述发明目的，本发明采用的技术方案为：一种自校准复合结构ADC，包括：电容自校准模块U1、动态比较器U2、电容性数模转换模块U3、全并行4位模数转换模块U4、D触发器U5、D触发器U6、D触发器U7、D触发器U8、主控制模块U9、CMOS互补开关SW1、CMOS互补开关SW2、栅压自举开关SW3、单刀双掷开关SW4和采样电容Cs；

所述动态比较器U2的时钟信号CLK输入端分别与主控制模块U9的时钟信号CLK输入端和全并行4位模数转换模块的时钟信号CLK输入端连接，并作为自校准复合结构ADC的时钟信号CLK输入端；所述电容自校准模块U1的基准电压Vref输入端分别与电容性数模转换模块U3的基准电压Vref输入端和全并行4位模数转换模块U4的基准电压Vref输入端连接，并作为自校准复合结构ADC的基准电压Vref输入端；所述CMOS互补开关SW1的连通端a与CMOS互补开关SW2的连通端a连接，并作为自校准复合结构ADC的共模电压Vcm输入端；所述栅压自举开关SW3的输入端a作为自校准复合结构ADC的模拟电压Vin输入端；所述主控制模块U9的数字信号Dout[13:0]输出端作为自校准复合结构ADC的数字信号Dout[13:0]输出端；所述电容自校准模块U1的供电端VDD分别与动态比较器U2的供电端VDD、电容性数模转换模块U3的供电端VDD、全并行4位模数转换模块U4的供电端VDD、D触发器U5-U8的供电端VDD、主控制模块U9的供电端VDD、CMOS互补开关SW1的供电端VDD、CMOS互补开关SW2的供电端VDD、栅压自举开关SW3的供电端VDD和单刀双掷开关SW4的供电端VDD连接，并作为自校准复合结构ADC的供电端VDD；所述电容自校准模块U1的公共端GND分别与动态比较器U2的公共端GND、电容性数模转换模块U3的公共端GND、全并行4位模数转换模块U4的公共端GND、D触发器U5-U8的公共端GND、主控制模块U9的公共端GND、CMOS互补开关SW1的公共端GND、CMOS互补开关SW2的公共端GND、栅压自举开关SW3的公共端GND、单刀双掷开关SW4的公共端GND和采样电容Cs的一端连接，并作为自校准复合结构ADC的公共端GND，并接地；所述电容自校准模块U1的校准控制位信号Cal[6:0]输入端与主控制模块U9的校准控制位信号Cal[6:0]输出端连接；所述电容自校准模块U1的模拟信号Vasc端分别与CMOS互补开关SW1的连通端b和单刀双掷开关SW4的可选端b连接；所述CMOS互补开关SW1的控制端ctl与主控制模块U9的第二自校准控制信号SC2输出端连接；所述单刀双掷开关SW4的可选端a分别与栅压自举开关SW3的输出端b、采样电容Cs的另一端和全并行4位模数转换模块U4的采样电压信号Vs输入端连接；所述单刀双掷开关SW4的固定端c与动态比较器U2的同相输入端连接；所述单刀双掷开关SW4的控制端ctl和电容性数模转换模块U3的第一自校准控制信号SC1输入端均与主控制模块U9的第一自校准控制信号SC1输出端连接；所述栅压自举开关SW3的控制端ctl与主控制模块U9的采样控制信号SP输出端连接；所述CMOS互补开关SW2的连通端b分别与电容性数模转换模块的模拟信号Vas端和动态比较器U2的反相输入端连接；所述CMOS互补开关SW2的控制端ctl与主控制模块U9的第三自校准控制信号SC3输出端连接；所述动态比较器U2的输出端与主控制模块U9的比较信号COMP输入端连接；所述全并行4位模数转换模块U4的第三位信号BIT3输出端与D触发器U5的输入端D连接，其第二位信号BIT2输出端与D触发器U6的输入端D连接，其第一位信号BIT1输出端与D触发器U7的输入端D连接，其第零位信号BIT0输出端与D触发器U8的输入端D连接；所述D触发器U5的时钟信号clk输入端分别与D触发器U6的时钟信号clk输入端、D触发器U7的时钟信号clk输入端、D触发器U8的时钟信号clk输入端、主控制模块U9的高4位使能控制信号SB输出端和电容性数模转换模块U3的高4位使能控制信号SB输入端连接；所述D触发器U5的输出端Q分别与电容性数模转换模块U3的缓冲信号b13输入端和主控制模块U9的缓冲信号b13输入端连接；所述D触发器U6的输出端Q分别与电容性数模转换模块U3的缓冲信号b12输入端和主控制模块U9的缓冲信号b12输入端连接；所述D触发器U7的输出端Q分别与电容性数模转换模块U3的缓冲信号b11输入端和主控制模块U9的缓冲信号b11输入端连接；所述D触发器U8的输出端Q分别与电容性数模转换模块U3的缓冲信号b10输入端和主控制模块U9的缓冲信号b10输入端连接；所述电容性数模转换模块U3的复位信号RST输入端与主控制模块U9的复位信号RST输出端连接；所述电容性数模转换模块U3的电容控制位信号Ctlb[13:0]输入端与主控制模块U9的电容控制位信号Ctlb[13:0]输出端连接；

所述全并行4位模数转换模块U4为SMIC130nm工艺CMOS集成电路，用于通过基准电压Vref直接量化采样电压信号Vs，并在D触发器U5-U8作用下得到第13-10位数字信号Dout[13:10]的缓冲信号b13-b10，并将其传递给主控制模块U9，缓存数字信号Dout[13:10]，同时传递给电容性数模转换模块U3，协助其逐次比较；所述电容性数模转换模块U3为SMIC130nm工艺CMOS集成电路，用于在主控制模块U9的控制下，通过基准电压Vref，对采样电压信号Vs进行逐次比较，在动态比较器U2的反相输入端形成逼近电压，使得动态比较器U2逐次得到相应的比较信号COMP，在主控制模块U9的协同下得到第9-0位数字信号Dout[9:0]；所述电容自校准模块U1为SMIC130nm工艺CMOS集成电路，用于对电容性数模转换模块U3的内部电容进行校准；所述主控制模块U9为SMIC130nm工艺CMOS时序逻辑专用集成电路ASIC，用于控制电容自校准模块U1对电容性数模转换模块U3的内部电容校准；控制电容性数模转换模块U3的逐次比较；拼接全并行4位模数转换模块U4提供的数字信号Dout[13:10]和通过电容性数模转换模块U3协同动态比较器U2得到的数字信号Dout[9:0]，得到整个14位数字信号Dout[13:0]。

本发明的有益效果为：采用动态比较器替代传统普通型比较器，无静态直流功耗，大大降低了ADC整体功耗；考虑到ADC测量误差主要来源于具体工艺生产出的电容的容值与设计的容值之间的误差，增设了电容自校准模块，通过电容自校准模块对电容性数模转换模块的内部电容进行校准；采用全并行4位模数转换模块直接对模拟信号进行粗量化，得到高位数字信号，协同电容性数模转换模块与动态比较器的逐次比较环节，大大节省逐次比较的时间，提高ADC量化编码的速度，得以实现高速、高精度和低功耗的性能。

进一步地，电容性数模转换模块U3包括：电容C0-C14、桥接电容Cp、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123、CMOS互补开关SW114、CMOS互补开关SW115和和与门U10-U13；

所述电容C7的一端分别与电容C8的一端、电容C9的一端、电容C10的一端、电容C11的一端、电容C12的一端、电容C13的一端、桥接电容Cp的一端和CMOS互补开关SW115的连通端b连接，并作为电容性数模转换模块U3的模拟信号Vas端；所述电容C7的另一端与单刀双掷开关SW107的固定端c连接；所述电容C8的另一端与单刀双掷开关SW108的固定端c连接；所述电容C9的另一端与单刀双掷开关SW109的固定端c连接；所述电容C10的另一端与单刀双掷开关SW110的固定端c连接；所述电容C11的另一端与单刀双掷开关SW111的固定端c连接；所述电容C12的另一端与单刀双掷开关SW112的固定端c连接；所述电容C13的另一端与单刀双掷开关SW113的固定端c连接；所述电容C0的一端分别与电容C1的一端、电容C2的一端、电容C3的一端、电容C4的一端、电容C5的一端、电容C6的一端、桥接电容Cp的另一端、电容C14的一端和CMOS互补开关SW114的连通端a连接；所述电容C0的另一端与单刀双掷开关SW100的固定端c连接；所述电容C1的另一端与单刀双掷开关SW101的固定端c连接；所述电容C2的另一端与单刀双掷开关SW102的固定端c连接；所述电容C3的另一端与单刀双掷开关SW103的固定端c连接；所述电容C4的另一端与单刀双掷开关SW104的固定端c连接；所述电容C5的另一端与单刀双掷开关SW105的固定端c连接；所述电容C6的另一端与单刀双掷开关SW106的固定端c连接；所述CMOS互补开关SW114的控制端ctl与CMOS互补开关SW115的控制端ctl连接，并作为电容性数模转换模块U3的复位信号RST输入端；所述CMOS互补开关SW114的供电端VDD分别与单刀双掷开关SW100-SW113的供电端VDD、CMOS互补开关SW115的供电端VDD、单刀双掷开关SW120-SW123的供电端VDD和与门U10-U13的供电端VDD连接，并作为电容性数模转换模块U3的供电端VDD；所述电容C14的另一端分别与CMOS互补开关SW114的连通端b、CMOS互补开关SW114的公共端GND、CMOS互补开关SW115的连通端a、CMOS互补开关SW115的公共端GND、单刀双掷开关SW100-SW113的公共端GND、单刀双掷开关SW120-SW123的公共端GND、与门U10-U13的公共端GND、单刀双掷开关SW100-SW109的可选端b和单刀双掷开关SW120-SW123的可选端b连接，并作为电容性数模转换模块U3的公共端GND；所述单刀双掷开关SW110的可选端b与单刀双掷开关SW120的固定端c连接；所述单刀双掷开关SW111的可选端b与单刀双掷开关SW121的固定端c连接；所述单刀双掷开关SW12的可选端b与单刀双掷开关SW122的固定端c连接；所述单刀双掷开关SW113的可选端b与单刀双掷开关SW123的固定端c连接；所述单刀双掷开关SW110的可选端a与与门U10的输出端Vout连接；所述单刀双掷开关SW111的可选端a与与门U11的输出端Vout连接；所述单刀双掷开关SW112的可选端a与与门U12的输出端Vout连接；所述单刀双掷开关SW113的可选端a与与门U13的输出端Vout连接；所述单刀双掷开关SW110的控制端ctl分别与单刀双掷开关SW111-SW113的控制端ctl连接，并作为电容性数模转换模块U3的第一自校准控制信号SC1输入端；所述单刀双掷开关SW100的可选端a分别与单刀双掷开关SW101-SW109的可选端a和单刀双掷开关SW120-SW123的可选端a连接，并作为电容性数模转换模块U3的基准电压Vref输入端；所述单刀双掷开关SW100-SW109和单刀双掷开关SW120-SW123各自的控制端ctl分别依次作为电容性数模转换模块U3的电容控制位信号Ctlb[0]-Ctlb[13]输入端；所述与门U10的输入端Vin2分别与门U11-U13的输入端Vin2连接，并作为电容性数模转换模块U3的高4位使能控制信号SB输入端；所述与门U10-U13各自的输入端Vin1分别依次作为电容性数模转换模块U3的缓冲信号b10-b13输入端。

上述进一步方案的有益效果为：设计了一种以14个开关电容和1个接地电容为基础的14位电容性数模转换模块用于在主控制模块的控制下协同动态比较器对采样电压信号进行逐次逼近量化编码；由于一般而言，对于开关电容，每高一位，其容值必须呈2倍于相邻低位电容增长，即，常规技术下，电容C13的容值应为电容C0的8192倍，这远远超过了常规集成电路工艺的极限，因此，设计了桥接电容Cp耦合高7位开关电容和低7位开关电容，只需要将桥接电容的容值设置为1.015873倍于电容C0，低7位开关电容的充放电形成的电势便可呈1/64状态耦合至模拟信号Vas端，在该情况下，低7位开关电容各自的容值最大只需要64倍于电容C0，高7位开关电容各自的容值只需要按位与低7位一一对应设置即可，这种设计使得容值最大的两个电容即电容C13和电容C6仅需64倍于电容C0即可，不仅易于实现，还有效节省了集成电路版图；为了能够使开关电容有效复位，采用CMOS互补开关SW114和SW115构成对地的受控放电通路；还通过4个与门，实现在主控制模块的高4位使能控制信号SB的驱动下，由全并行4位模数转换模块所输出的4位数据辅助，单个时钟周期内一次性完成高4位的逼近，以此大大缩短了逐次逼近量化编码的时间，有效提高了速率。

进一步地，电容自校准模块U1包括：电容C100-C107和单刀双掷开关SW200-SW206；

所述电容C100的一端分别与电容C101-C107的一端连接，并作为电容自校准模块U1的模拟信号Vasc端；所述电容C100的另一端与单刀双掷开关SW200的固定端c连接；所述电容C101的另一端与单刀双掷开关SW201的固定端c连接；所述电容C102的另一端与单刀双掷开关SW202的固定端c连接；所述电容C103的另一端与单刀双掷开关SW203的固定端c连接；所述电容C104的另一端与单刀双掷开关SW204的固定端c连接；所述电容C105的另一端与单刀双掷开关SW205的固定端c连接；所述电容C106的另一端与单刀双掷开关SW206的固定端c连接；所述单刀双掷开关SW200的供电端VDD分别与单刀双掷开关SW201-SW206的供电端VDD连接，并作为电容自校准模块U1的供电端VDD，并作为电容自校准模块U1的供电端VDD；所述单刀双掷开关SW200的公共端GND分别与单刀双掷开关SW201-SW206的公共端GND、单刀双掷开关SW200-SW206的可选端b和电容C107的另一端连接，并作为电容自校准模块U1的公共端GND；所述单刀双掷开关SW200的可选端a分别与单刀双掷开关SW201-SW206的可选端a连接，并作为电容自校准模块U1的基准电压Vref输入端；所述单刀双掷开关SW200-SW206各自的控制端ctl依次作为电容自校准模块U1的校准控制位信号Cal[6]-Cal[0]输入端。

上述进一步方案的有益效果为：由于集成电路工艺的限制，所有电容的真实容值很难等于图纸上设计的电容值，若电容性数模转换模块的电容也产生偏差，则势必影响ADC整体精度，为了有效提高精度，在动态比较器与电容性数模转换模块相连的另一端设计了电容自校准模块，通过7个开关电容构成7位开关电容阵列，可在主控制模块的控制之下，采用逐次逼近量化编码的方式实现7位分辨率，测量电容性数模转换模块每一位开关电容的失配电压，以纠正电容失配误差带来的ADC量化编码误差。

进一步地，全并行4位模数转换模块U4包括：16个PMOS管、15个动态比较器和温度计码解码器U116；

所述温度计码解码器U116的供电端VDD分别与15个动态比较器的供电端VDD连接，并作为全并行4位模数转换模块U4的供电端VDD；所述温度计码解码器U116的公共端GND分别与15个动态比较器的公共端GND连接，并作为全并行4位模数转换模块U4的公共端GND；所述第1个PMOS管M101的源极与其栅极连接，并作为全并行4位模数转换模块U4的基准电压Vref输入端；所述第n个PMOS管的源极分别与第n个PMOS管的栅极、第n-1个PMOS管M的漏极和第n-1个比较器的反相输入端连接，1≤n≤16；所述第16个PMOS管M116的漏极接地；所述15个动态比较器的同相输入端均相互连接，并作为全并行4位模数转换模块U4的采样电压信号Vs输入端；所述15个动态比较器的时钟信号CLK输入端均相互连接，并作为全并行4位模数转换模块U4的时钟信号CLK输入端；所述15个动态比较器的输出端分别依次与温度计码解码器U116的15位信号输入端一一对应连接；

所述温度计码解码器U116为SMIC130nm工艺CMOS组合逻辑专用集成电路ASIC，用于将阶梯式排列的15个动态比较器组合输出的类温度计码样式的15位信号转换为4位二进制数字信号，对于该15位信号，其中有几个高电平信号，则4位二进制数字信号对应的十进制数则为几；所述温度计码解码器U116的四个输出端依次作为全并行4位模数转换模块U4的第三位信号BIT3输出端、第二位信号BIT2输出端、第一位信号BIT1输出端和第零位信号BIT0输出端。

上述进一步方案的有益效果为：全并行结构的ADC是最为常见的普通结构ADC，其优点在于速度极快，其缺点则在于资源所需极大，因为其需要实现几位分辨率则必需2的相应次方再减一的数量的比较器，以及相应量级电阻串联而成的电阻梯，因此无法在低功耗、小尺寸的情况下实现高分辨率，本设计利用全并行结构ADC速度快的特点，设计4位分辨率的全并行ADC以辅助电容性数模转换模块一次性完成高4位的逼近，在这种情况下只需16个等效电阻和15个比较器，不会对集成电路版图尺寸造成较大影响；同时为了有效降低功耗，采用无静态功耗的动态比较器，且采用了阻值极大的电阻构成电阻梯，以减小电流，达到低功耗的效果；由于集成电路工艺中的片上电阻不易实现大阻值，因此，将PMOS的栅源两极相连，以其源漏两极在真实工艺中等效为大阻值电阻，构成伪电阻梯，替代常规电阻。

进一步地，动态比较器U2和15个动态比较器的结构均相同，包括：时钟信号反相电路、动态放大器和锁存器；

所述时钟信号反相电路的时钟信号CLK输入端与动态放大器的时钟信号CLK输入端连接，并作为动态比较器U2和15个动态比较器的时钟信号CLK输入端；所述时钟信号反相电路的时钟信号CLKN输出端与锁存器的时钟信号CLKN输入端连接；所述动态放大器的输入端V-作为动态比较器U2和15个动态比较器的反相输入端，其输入端V+作为动态比较器U2和15个动态比较器的同相输入端；所述动态放大器的输出端Vx与锁存器的输入端Vx连接，其输出端Vy与锁存器的输入端Vy连接；所述时钟信号反相电路的供电端VDD分别与动态放大器的供电端VDD和锁存器的供电端VDD连接，并作为动态比较器U2和15个动态比较器的供电端VDD；所述时钟信号反相电路的公共端GND分别与动态放大器的公共端GND和锁存器的公共端GND连接，并作为动态比较器U2和15个动态比较器的公共端GND；所述锁存器的输出端Vout作为动态比较器U2和15个动态比较的输出端；

所述时钟信号反相电路包括：PMOS管M201和NMOS管M202；

所述PMOS管M201的源极作为时钟信号反相电路的供电端VDD，其栅极与NMOS管M202的栅极连接，并作为时钟信号反相电路的时钟信号CLK输入端；所述PMOS管M201的漏极与NMOS管M202的漏极连接，并作为时钟信号反相电路的时钟信号CLKN输出端；所述NMOS管M202的源极作为时钟信号反相电路的公共端GND；

所述动态放大器包括：PMOS管M203、PMOS管M204、PMOS管M205、NMOS管M206和NMOS管M207；

所述PMOS管M203的源极作为动态放大器的供电端VDD，其栅极作为动态放大器的时钟信号CLK输入端，其漏极分别与PMOS管M204的源极和PMOS管M205的源极连接；所述PMOS管M204的栅极作为动态放大器的输入端V-，其漏极分别与NMOS管M206的漏极和NMOS管M206的栅极连接，并作为动态放大器的输出端Vy；所述PMOS管M205的栅极作为动态放大器的输入端V+，其漏极分别与NMOS管M207的漏极和NMOS管M207的栅极连接，并作为动态放大器的输出端Vx；所述NMOS管M206的源极和NMOS管M207的源极连接，并作为动态放大器的公共端GND；

所述锁存器包括：PMOS管M208、PMOS管M209、PMOS管M210、PMOS管M211、PMOS管M212、NMOS管M213、NMOS管M214、NMOS管M215、PMOS管M216、PMOS管M217、NMOS管M218、PMOS管M219、NMOS管M220和NMOS管M221；

所述PMOS管M208的栅极分别与PMOS管M208的源极和PMOS管M216的源极连接，并作为锁存器的供电端VDD，其漏极分别与PMOS管M209的源极、PMOS管M210的源极、PMOS管M211的源极和PMOS管M212的源极连接；所述PMOS管M209的栅极分别与PMOS管M209的漏极、PMOS管M210的漏极、NMOS管M214的漏极、NMOS管M213的漏极、PMOS管M211的栅极、PMOS管M219的栅极和NMOS管M220的栅极连接；所述PMOS管M211的漏极分别与PMOS管M212的漏极、PMOS管M212的栅极、PMOS管M210的栅极、NMOS管M213的源极、NMOS管M215的漏极、PMOS管M217的栅极和NMOS管M218的栅极连接；所述NMOS管M215的栅极作为锁存器的输入端Vx；所述NMOS管M214的栅极作为锁存器的输入端Vy；所述NMOS管M213的栅极作为锁存器的时钟信号CLKN输入端；所述PMOS管M216的栅极分别与NMOS管M221的栅极、PMOS管M217的漏极和NMOS管M218的漏极连接，其漏极分别与PMOS管M217的源极和PMOS管M219的源极连接；所述PMOS管M219的漏极与NMOS管M220的漏极连接，并作为锁存器的输出端Vout；所述NMOS管M220的源极分别与NMOS管M218的源极和NMOS管M221的漏极连接；所述NMOS管M214的源极分别与NMOS管M215的源极和NMOS管M221的源极连接，并作为锁存器的公共端GND。

上述进一步方案的有益效果为：采用共源组态的PMOS管构成放大电路，并采用栅漏相连的锁定于饱和区工作状态的NMOS管作为其负载，以两个这样的电路形成对称的差分形式的放大电路，为了使放大电路的静态功耗为0，采用由开关脉冲样式的时钟信号控制的PMOS管提供其尾电流，构成了动态放大器；但动态放大器始终处于导通关断循环往复的状态，需将其输出进行锁存，方可形成最终的稳定输出，因此设计了由相对于动态放大器的反相时钟控制的锁存器，一方面进行电压状态锁存，另一方面将动态放大器输出的双端信号通过特定MOS管组合进一步放大和转化，得到控制推挽结构的CMOS互补对即本设计中的PMOS管M217和NMOS管M218的导通关断的栅压，得到单端形式的高低电平数字信号，作为最终输出，相比于传统比较器，比较精度高，偏移误差小，功耗低。

进一步地，D触发器U5-U8结构均相同，均包括：PMOS管M301、NMOS管M302、NMOS管M303、PMOS管M304、PMOS管M305、NMOS管M306、NMOS管M307、PMOS管M308、PMOS管M309和NMOS管M310；

所述PMOS管M301的源极分别与PMOS管M305的源极和PMOS管M309的源极连接，并作为D触发器U5-U8的供电端VDD，其栅极分别与NMOS管M302的栅极、PMOS管M304的栅极和NMOS管M307的栅极连接，并作为D触发器U5-U8的时钟信号clk输入端，其漏极分别与NMOS管M302的漏极、NMOS管M303的栅极和PMOS管M308的栅极连接；所述NMOS管M302的源极分别与NMOS管M306的源极和NMOS管M310的源极连接，并作为D触发器U5-U8的公共端GND；所述NMOS管M303的源极与PMOS管M304的漏极连接，并作为D触发器U5-U8的输入端D，其漏极分别与PMOS管M304的源极、PMOS管M305的栅极和NMOS管M306的栅极连接；所述NMOS管M306的漏极分别与PMOS管M305的漏极、NMOS管M307的源极和PMOS管M308的漏极连接；所述NMOS管M307的漏极分别与PMOS管M308的源极、PMOS管M309的栅极和NMOS管M310的栅极连接；所述NMOS管M310的漏极与PMOS管M309的漏极连接，并作为D触发器U5-U8的输出端Q。

进一步地，与门U10-U13结构均相同，均包括：PMOS管M401、PMOS管M402、NMOS管M403、NMOS管M404、PMOS管M405和NMOS管M406；

所述PMOS管M401的栅极与NMOS管M403的栅极连接，并作为与门U10-U13的输入端Vin1，其源极分别与PMOS管M402的源极和PMOS管M405的源极连接，并作为与门U10-U13的供电端VDD，其漏极分别与PMOS管M402的漏极、NMOS管M403的漏极、PMOS管M405的栅极和NMOS管M406的栅极连接；所述PMOS管M405的漏极与NMOS管M406的漏极连接，并作为与门U10-U13的输出端Vout；所述NMOS管M406的源极与NMOS管M404的源极连接，并作为与门U10-U13的公共端GND；所述NMOS管M404的栅极与PMOS管M402的栅极连接，并作为与门U10-U13的输入端Vin2，其漏极与NMOS管M403的源极连接。

进一步地，栅压自举开关SW3包括：PMOS管M501、NMOS管M502、PMOS管M503、电容C501、PMOS管M504、NMOS管M505、NMOS管M506、电容C502、PMOS管M507、PMOS管M508、NMOS管M509、电容C503、PMOS管M510、PMOS管M511、NMOS管M512、NMOS管M513、PMOS管M514、NMOS管M515、NMOS管M516、NMOS管M517、NMOS管M518、PMOS管M519、PMOS管M520、NMOS管M521、PMOS管M522和PMOS管M523；

所述PMOS管M501的栅极分别与NMOS管M502的栅极、PMOS管M511的栅极、NMOS管M512的栅极、PMOS管M522的栅极、PMOS管M523的栅极和NMOS管M521的栅极连接，并作为栅压自举开关SW3的控制端ctl，其漏极分别与NMOS管M502的漏极、电容C501的一端、NMOS管M505的源极、NMOS管M506的栅极、PMOS管M514的栅极和NMOS管M515的栅极连接，其源极分别与PMOS管M503的漏极、PMOS管M508的漏极、PMOS管M511的源极、NMOS管M513的栅极、PMOS管M514的源极、PMOS管M522的漏极、PMOS管M523的源极和PMOS管M507的栅极连接，并作为栅压自举开关SW3的供电端VDD；所述NMOS管M502的源极分别与NMOS管M506的源极、NMOS管M515的源极、PMOS管M520的栅极和NMOS管M521的源极连接，并作为栅压自举开关SW3的公共端GND；所述PMOS管M503的源极分别与电容C501的另一端、PMOS管M507的源极和PMOS管M504的漏极连接，其栅极分别与PMOS管M504的源极和NMOS管M505的漏极连接；所述PMOS管M504的栅极与NMOS管M505的栅极连接；所述NMOS管M506的漏极分别与电容C502的一端、NMOS管M512的源极和NMOS管M516的源极连接；所述PMOS管M508的源极分别与电容C502的另一端、NMOS管M509的栅极和PMOS管M510的源极连接，其栅极分别与PMOS管M510的漏极、NMOS管M513的源极、NMOS管M516的栅极、NMOS管M517的栅极和NMOS管M518的栅极连接；所述PMOS管M511的漏极分别与NMOS管M512的漏极和PMOS管M510的栅极连接；所述NMOS管M513的漏极分别与PMOS管M514的漏极和NMOS管M515的漏极连接；所述NMOS管M509的源极分别与PMOS管M507的漏极和电容C503的一端连接，其漏极分别与NMOS管M518的源极和PMOS管M522的源极连接；所述NMOS管M518的漏极分别与PMOS管M519的源极、NMOS管M516的漏极和NMOS管M517的源极连接，并作为栅压自举开关SW3的输入端a；所述PMOS管M520的漏极分别与电容C503的另一端和PMOS管M519的栅极连接，其源极分别与NMOS管M521的漏极和PMOS管M523的漏极连接；所述PMOS管M519的漏极与NMOS管M517的漏极连接，并作为栅压自举开关SW3的输出端b。

上述进一步方案的有益效果为：以NMOS管M517和PMOS管M519构成CMOS互补开关，虽然CMOS互补开关的通断能力相对于单个MOS管已经足够强，但为了保障ADC采样能力的可控，需要使与采样电容连接的开关在信号任意幅度下的等效电阻不发生变化，这一点是CMOS互补开关不具备的，因此还需稳定CMOS互补开关的栅压；本设计在CMOS互补开关的基础上，通过特定的MOS管电路，利用电容所储存电荷不能突变的原理，切换三个电容各自两极板的连接状态，以形成boost电压，在NMOS管M517和PMOS管M519各自的栅元两极间得到不随输入电压变化的压差，使得CMOS互补开关在固定的电压下开启，使得整体导通状态下的等效电阻不变，在这种情况下，本设计与采样电容构成采样开关电容，利于信号采样时间的稳定性。

进一步地，CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115结构均相同，包括：PMOS管M601、NMOS管M602、NMOS管M603和PMOS管M604；

所述PMOS管M601的源极为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的供电端VDD，其栅极分别与NMOS管M602的栅极和NMOS管M603的栅极连接，并作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的控制端ctl，其漏极分别与NMOS管M602的漏极和PMOS管M604的栅极连接；所述NMOS管M602的源极作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的公共端GND；所述NMOS管M603的源极与PMOS管M604的漏极连接，并作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的连通端a，其漏极与PMOS管M604的源极连接，并作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的连通端b；

所述单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206结构均相同，包括：PMOS管M701、NMOS管M702、NMOS管M703、PMOS管M704、NMOS管M705和PMOS管M706；

所述PMOS管M701的栅极分别与NMOS管M702的栅极、NMOS管M703的栅极和PMOS管M706的栅极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的控制端ctl，其漏极分别与NMOS管M702的漏极、PMOS管M704的栅极和NMOS管M705的栅极连接；所述PMOS管M701的源极作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的供电端VDD；所述NMOS管M702的源极作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的公共端GND；所述NMOS管M703的漏极分别与PMOS管M704的源极、NMOS管M705的漏极和PMOS管M706的源极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的固定端c；所述NMOS管M703的源极与PMOS管M704的漏极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的可选端a；所述NMOS管M705的源极与PMOS管M706的漏极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的可选端b。

附图说明

图1为一种自校准复合结构ADC电路图；

图2为电容性数模转换模块电路图；

图3为电容自校准模块电路图；

图4为全并行4位模数转换模块电路图；

图5为动态比较器电路图；

图6为D触发器电路图；

图7为与门电路图；

图8为栅压自举开关电路图；

图9为CMOS互补开关电路图；

图10为单刀双掷开关电路图；

图11为自校准复合结构ADC量化编码工作时序图；

图12为自校准复合结构ADC动态性能实验结果图。

具体实施方式

下面对本发明的具体实施方式进行描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

在本发明的一个实施例中，一种自校准复合结构ADC，基于SMIC130nm工艺库，采用CMOS方案进行设计，且以130nm制程按照SMIC130nm工艺进行加工，如图1所示，其结构包括：电容自校准模块U1、动态比较器U2、电容性数模转换模块U3、全并行4位模数转换模块U4、D触发器U5、D触发器U6、D触发器U7、D触发器U8、主控制模块U9、CMOS互补开关SW1、CMOS互补开关SW2、栅压自举开关SW3、单刀双掷开关SW4和采样电容Cs；

所述动态比较器U2的时钟信号CLK输入端分别与主控制模块U9的时钟信号CLK输入端和全并行4位模数转换模块的时钟信号CLK输入端连接，并作为自校准复合结构ADC的时钟信号CLK输入端；所述电容自校准模块U1的基准电压Vref输入端分别与电容性数模转换模块U3的基准电压Vref输入端和全并行4位模数转换模块U4的基准电压Vref输入端连接，并作为自校准复合结构ADC的基准电压Vref输入端；所述CMOS互补开关SW1的连通端a与CMOS互补开关SW2的连通端a连接，并作为自校准复合结构ADC的共模电压Vcm输入端；所述栅压自举开关SW3的输入端a作为自校准复合结构ADC的模拟电压Vin输入端；所述主控制模块U9的数字信号Dout[13:0]输出端作为自校准复合结构ADC的数字信号Dout[13:0]输出端；所述电容自校准模块U1的供电端VDD分别与动态比较器U2的供电端VDD、电容性数模转换模块U3的供电端VDD、全并行4位模数转换模块U4的供电端VDD、D触发器U5-U8的供电端VDD、主控制模块U9的供电端VDD、CMOS互补开关SW1的供电端VDD、CMOS互补开关SW2的供电端VDD、栅压自举开关SW3的供电端VDD和单刀双掷开关SW4的供电端VDD连接，并作为自校准复合结构ADC的供电端VDD；所述电容自校准模块U1的公共端GND分别与动态比较器U2的公共端GND、电容性数模转换模块U3的公共端GND、全并行4位模数转换模块U4的公共端GND、D触发器U5-U8的公共端GND、主控制模块U9的公共端GND、CMOS互补开关SW1的公共端GND、CMOS互补开关SW2的公共端GND、栅压自举开关SW3的公共端GND、单刀双掷开关SW4的公共端GND和采样电容Cs的一端连接，并作为自校准复合结构ADC的公共端GND，并接地；所述电容自校准模块U1的校准控制位信号Cal[6:0]输入端与主控制模块U9的校准控制位信号Cal[6:0]输出端连接；所述电容自校准模块U1的模拟信号Vasc端分别与CMOS互补开关SW1的连通端b和单刀双掷开关SW4的可选端b连接；所述CMOS互补开关SW1的控制端ctl与主控制模块U9的第二自校准控制信号SC2输出端连接；所述单刀双掷开关SW4的可选端a分别与栅压自举开关SW3的输出端b、采样电容Cs的另一端和全并行4位模数转换模块U4的采样电压信号Vs输入端连接；所述单刀双掷开关SW4的固定端c与动态比较器U2的同相输入端连接；所述单刀双掷开关SW4的控制端ctl和电容性数模转换模块U3的第一自校准控制信号SC1输入端均与主控制模块U9的第一自校准控制信号SC1输出端连接；所述栅压自举开关SW3的控制端ctl与主控制模块U9的采样控制信号SP输出端连接；所述CMOS互补开关SW2的连通端b分别与电容性数模转换模块的模拟信号Vas端和动态比较器U2的反相输入端连接；所述CMOS互补开关SW2的控制端ctl与主控制模块U9的第三自校准控制信号SC3输出端连接；所述动态比较器U2的输出端与主控制模块U9的比较信号COMP输入端连接；所述全并行4位模数转换模块U4的第三位信号BIT3输出端与D触发器U5的输入端D连接，其第二位信号BIT2输出端与D触发器U6的输入端D连接，其第一位信号BIT1输出端与D触发器U7的输入端D连接，其第零位信号BIT0输出端与D触发器U8的输入端D连接；所述D触发器U5的时钟信号clk输入端分别与D触发器U6的时钟信号clk输入端、D触发器U7的时钟信号clk输入端、D触发器U8的时钟信号clk输入端、主控制模块U9的高4位使能控制信号SB输出端和电容性数模转换模块U3的高4位使能控制信号SB输入端连接；所述D触发器U5的输出端Q分别与电容性数模转换模块U3的缓冲信号b13输入端和主控制模块U9的缓冲信号b13输入端连接；所述D触发器U6的输出端Q分别与电容性数模转换模块U3的缓冲信号b12输入端和主控制模块U9的缓冲信号b12输入端连接；所述D触发器U7的输出端Q分别与电容性数模转换模块U3的缓冲信号b11输入端和主控制模块U9的缓冲信号b11输入端连接；所述D触发器U8的输出端Q分别与电容性数模转换模块U3的缓冲信号b10输入端和主控制模块U9的缓冲信号b10输入端连接；所述电容性数模转换模块U3的复位信号RST输入端与主控制模块U9的复位信号RST输出端连接；所述电容性数模转换模块U3的电容控制位信号Ctlb[13:0]输入端与主控制模块U9的电容控制位信号Ctlb[13:0]输出端连接；

所述全并行4位模数转换模块U4为SMIC130nm工艺CMOS集成电路，用于通过基准电压Vref直接量化采样电压信号Vs，并在D触发器U5-U8作用下得到第13-10位数字信号Dout[13:10]的缓冲信号b13-b10，并将其传递给主控制模块U9，缓存数字信号Dout[13:10]，同时传递给电容性数模转换模块U3，协助其逐次比较；所述电容性数模转换模块U3为SMIC130nm工艺CMOS集成电路，用于在主控制模块U9的控制下，通过基准电压Vref，对采样电压信号Vs进行逐次比较，在动态比较器U2的反相输入端形成逼近电压，使得动态比较器U2逐次得到相应的比较信号COMP，在主控制模块U9的协同下得到第9-0位数字信号Dout[9:0]；所述电容自校准模块U1为SMIC130nm工艺CMOS集成电路，用于对电容性数模转换模块U3的内部电容进行校准；所述主控制模块U9为SMIC130nm工艺CMOS时序逻辑专用集成电路ASIC，用于控制电容自校准模块U1对电容性数模转换模块U3的内部电容校准；控制电容性数模转换模块U3的逐次比较；拼接全并行4位模数转换模块U4提供的数字信号Dout[13:10]和通过电容性数模转换模块U3协同动态比较器U2得到的数字信号Dout[9:0]，得到整个14位数字信号Dout[13:0]。

如图2所示，电容性数模转换模块U3包括：电容C0-C14、桥接电容Cp、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123、CMOS互补开关SW114、CMOS互补开关SW115和和与门U10-U13；

所述电容C7的一端分别与电容C8的一端、电容C9的一端、电容C10的一端、电容C11的一端、电容C12的一端、电容C13的一端、桥接电容Cp的一端和CMOS互补开关SW115的连通端b连接，并作为电容性数模转换模块U3的模拟信号Vas端；所述电容C7的另一端与单刀双掷开关SW107的固定端c连接；所述电容C8的另一端与单刀双掷开关SW108的固定端c连接；所述电容C9的另一端与单刀双掷开关SW109的固定端c连接；所述电容C10的另一端与单刀双掷开关SW110的固定端c连接；所述电容C11的另一端与单刀双掷开关SW111的固定端c连接；所述电容C12的另一端与单刀双掷开关SW112的固定端c连接；所述电容C13的另一端与单刀双掷开关SW113的固定端c连接；所述电容C0的一端分别与电容C1的一端、电容C2的一端、电容C3的一端、电容C4的一端、电容C5的一端、电容C6的一端、桥接电容Cp的另一端、电容C14的一端和CMOS互补开关SW114的连通端a连接；所述电容C0的另一端与单刀双掷开关SW100的固定端c连接；所述电容C1的另一端与单刀双掷开关SW101的固定端c连接；所述电容C2的另一端与单刀双掷开关SW102的固定端c连接；所述电容C3的另一端与单刀双掷开关SW103的固定端c连接；所述电容C4的另一端与单刀双掷开关SW104的固定端c连接；所述电容C5的另一端与单刀双掷开关SW105的固定端c连接；所述电容C6的另一端与单刀双掷开关SW106的固定端c连接；所述CMOS互补开关SW114的控制端ctl与CMOS互补开关SW115的控制端ctl连接，并作为电容性数模转换模块U3的复位信号RST输入端；所述CMOS互补开关SW114的供电端VDD分别与单刀双掷开关SW100-SW113的供电端VDD、CMOS互补开关SW115的供电端VDD、单刀双掷开关SW120-SW123的供电端VDD和与门U10-U13的供电端VDD连接，并作为电容性数模转换模块U3的供电端VDD；所述电容C14的另一端分别与CMOS互补开关SW114的连通端b、CMOS互补开关SW114的公共端GND、CMOS互补开关SW115的连通端a、CMOS互补开关SW115的公共端GND、单刀双掷开关SW100-SW113的公共端GND、单刀双掷开关SW120-SW123的公共端GND、与门U10-U13的公共端GND、单刀双掷开关SW100-SW109的可选端b和单刀双掷开关SW120-SW123的可选端b连接，并作为电容性数模转换模块U3的公共端GND；所述单刀双掷开关SW110的可选端b与单刀双掷开关SW120的固定端c连接；所述单刀双掷开关SW111的可选端b与单刀双掷开关SW121的固定端c连接；所述单刀双掷开关SW12的可选端b与单刀双掷开关SW122的固定端c连接；所述单刀双掷开关SW113的可选端b与单刀双掷开关SW123的固定端c连接；所述单刀双掷开关SW110的可选端a与与门U10的输出端Vout连接；所述单刀双掷开关SW111的可选端a与与门U11的输出端Vout连接；所述单刀双掷开关SW112的可选端a与与门U12的输出端Vout连接；所述单刀双掷开关SW113的可选端a与与门U13的输出端Vout连接；所述单刀双掷开关SW110的控制端ctl分别与单刀双掷开关SW111-SW113的控制端ctl连接，并作为电容性数模转换模块U3的第一自校准控制信号SC1输入端；所述单刀双掷开关SW100的可选端a分别与单刀双掷开关SW101-SW109的可选端a和单刀双掷开关SW120-SW123的可选端a连接，并作为电容性数模转换模块U3的基准电压Vref输入端；所述单刀双掷开关SW100-SW109和单刀双掷开关SW120-SW123各自的控制端ctl分别依次作为电容性数模转换模块U3的电容控制位信号Ctlb[0]-Ctlb[13]输入端；所述与门U10的输入端Vin2分别与门U11-U13的输入端Vin2连接，并作为电容性数模转换模块U3的高4位使能控制信号SB输入端；所述与门U10-U13各自的输入端Vin1分别依次作为电容性数模转换模块U3的缓冲信号b10-b13输入端。

上述方案以14个开关电容和1个接地电容为基础的14位电容性数模转换模块用于在主控制模块的控制下协同动态比较器对采样电压信号进行逐次逼近量化编码；由于一般而言，对于开关电容，每高一位，其容值必须呈2倍于相邻低位电容增长，即，常规技术下，电容C13的容值应为电容C0的8192倍，这远远超过了常规集成电路工艺的极限，因此，设计了桥接电容Cp耦合高7位开关电容和低7位开关电容，只需要将桥接电容的容值设置为1.015873倍于电容C0，低7位开关电容的充放电形成的电势便可呈1/64状态耦合至模拟信号Vas端，在该情况下，低7位开关电容各自的容值最大只需要64倍于电容C0，高7位开关电容各自的容值只需要按位与低7位一一对应设置即可，这种设计使得容值最大的两个电容即电容C13和电容C6仅需64倍于电容C0即可，不仅易于实现，还有效节省了集成电路版图；为了能够使开关电容有效复位，采用CMOS互补开关SW114和SW115构成对地的受控放电通路；还通过4个与门，实现在主控制模块的高4位使能控制信号SB的驱动下，由全并行4位模数转换模块所输出的4位数据辅助，单个时钟周期内一次性完成高4位的逼近，以此大大缩短了逐次逼近量化编码的时间，有效提高了速率。

由于本设计采用的SMIC130nm工艺库，在此工艺库中，MIM.1型电容为单位容值最小的电容，其最小面积为9μm²，单位面积的电容值为1fF/μm²，为了节省版图面积，同时为了降低功耗，设置电容C0的容值为9fF，此等情况下，最大的电容C13和电容C6为576fF，采样电容Cs也为576fF。

如图3所示，所述电容自校准模块U1包括：电容C100-C107和单刀双掷开关SW200-SW206；

所述电容C100的一端分别与电容C101-C107的一端连接，并作为电容自校准模块U1的模拟信号Vasc端；所述电容C100的另一端与单刀双掷开关SW200的固定端c连接；所述电容C101的另一端与单刀双掷开关SW201的固定端c连接；所述电容C102的另一端与单刀双掷开关SW202的固定端c连接；所述电容C103的另一端与单刀双掷开关SW203的固定端c连接；所述电容C104的另一端与单刀双掷开关SW204的固定端c连接；所述电容C105的另一端与单刀双掷开关SW205的固定端c连接；所述电容C106的另一端与单刀双掷开关SW206的固定端c连接；所述单刀双掷开关SW200的供电端VDD分别与单刀双掷开关SW201-SW206的供电端VDD连接，并作为电容自校准模块U1的供电端VDD，并作为电容自校准模块U1的供电端VDD；所述单刀双掷开关SW200的公共端GND分别与单刀双掷开关SW201-SW206的公共端GND、单刀双掷开关SW200-SW206的可选端b和电容C107的另一端连接，并作为电容自校准模块U1的公共端GND；所述单刀双掷开关SW200的可选端a分别与单刀双掷开关SW201-SW206的可选端a连接，并作为电容自校准模块U1的基准电压Vref输入端；所述单刀双掷开关SW200-SW206各自的控制端ctl依次作为电容自校准模块U1的校准控制位信号Cal[6]-Cal[0]输入端。

由于集成电路工艺的限制，所有电容的真实容值很难等于图纸上设计的电容值，若电容性数模转换模块的电容也产生偏差，则势必影响ADC整体精度，这也正是设计电容自校准模块的原因。为了有效提高精度，在动态比较器与电容性数模转换模块相连的另一端设计了电容自校准模块，通过7个开关电容构成7位开关电容阵列，可在主控制模块的控制之下，采用逐次逼近量化编码的方式实现7位分辨率，测量电容性数模转换模块每一位开关电容的失配电压，以纠正电容失配误差带来的ADC量化编码误差。

如图4所示，全并行4位模数转换模块U4包括：16个PMOS管、15个动态比较器和温度计码解码器U116；

所述温度计码解码器U116的供电端VDD分别与15个动态比较器的供电端VDD连接，并作为全并行4位模数转换模块U4的供电端VDD；所述温度计码解码器U116的公共端GND分别与15个动态比较器的公共端GND连接，并作为全并行4位模数转换模块U4的公共端GND；所述第1个PMOS管M101的源极与其栅极连接，并作为全并行4位模数转换模块U4的基准电压Vref输入端；所述第n个PMOS管的源极分别与第n个PMOS管的栅极、第n-1个PMOS管M的漏极和第n-1个比较器的反相输入端连接，1≤n≤16；所述第16个PMOS管M116的漏极接地；所述15个动态比较器的同相输入端均相互连接，并作为全并行4位模数转换模块U4的采样电压信号Vs输入端；所述15个动态比较器的时钟信号CLK输入端均相互连接，并作为全并行4位模数转换模块U4的时钟信号CLK输入端；所述15个动态比较器的输出端分别依次与温度计码解码器U116的15位信号输入端一一对应连接；

所述温度计码解码器U116为SMIC130nm工艺CMOS组合逻辑专用集成电路ASIC，用于将阶梯式排列的15个动态比较器组合输出的类温度计码样式的15位信号转换为4位二进制数字信号，对于该15位信号，其中有几个高电平信号，则4位二进制数字信号对应的十进制数则为几；所述温度计码解码器U116的四个输出端依次作为全并行4位模数转换模块U4的第三位信号BIT3输出端、第二位信号BIT2输出端、第一位信号BIT1输出端和第零位信号BIT0输出端。

全并行结构的ADC是最为常见的普通结构ADC，其优点在于速度极快，其缺点则在于资源所需极大，因为其需要实现几位分辨率则必需2的相应次方再减一的数量的比较器，以及相应量级电阻串联而成的电阻梯，因此无法在低功耗、小尺寸的情况下实现高分辨率，本设计利用全并行结构ADC速度快的特点，设计4位分辨率的全并行ADC以辅助电容性数模转换模块一次性完成高4位的逼近，在这种情况下只需16个等效电阻和15个比较器，不会对集成电路版图尺寸造成较大影响；同时为了有效降低功耗，采用无静态功耗的动态比较器，且采用了阻值极大的电阻构成电阻梯，以减小电流，达到低功耗的效果；由于集成电路工艺中的片上电阻不易实现大阻值，因此，将PMOS的栅源两极相连，以其源漏两极在真实工艺中等效为大阻值电阻，构成伪电阻梯，替代常规电阻。

如图5所示，动态比较器U2和15个动态比较器的结构均相同，包括：时钟信号反相电路、动态放大器和锁存器；

所述时钟信号反相电路的时钟信号CLK输入端与动态放大器的时钟信号CLK输入端连接，并作为动态比较器U2和15个动态比较器的时钟信号CLK输入端；所述时钟信号反相电路的时钟信号CLKN输出端与锁存器的时钟信号CLKN输入端连接；所述动态放大器的输入端V-作为动态比较器U2和15个动态比较器的反相输入端，其输入端V+作为动态比较器U2和15个动态比较器的同相输入端；所述动态放大器的输出端Vx与锁存器的输入端Vx连接，其输出端Vy与锁存器的输入端Vy连接；所述时钟信号反相电路的供电端VDD分别与动态放大器的供电端VDD和锁存器的供电端VDD连接，并作为动态比较器U2和15个动态比较器的供电端VDD；所述时钟信号反相电路的公共端GND分别与动态放大器的公共端GND和锁存器的公共端GND连接，并作为动态比较器U2和15个动态比较器的公共端GND；所述锁存器的输出端Vout作为动态比较器U2和15个动态比较的输出端；

所述时钟信号反相电路包括：PMOS管M201和NMOS管M202；

所述PMOS管M201的源极作为时钟信号反相电路的供电端VDD，其栅极与NMOS管M202的栅极连接，并作为时钟信号反相电路的时钟信号CLK输入端；所述PMOS管M201的漏极与NMOS管M202的漏极连接，并作为时钟信号反相电路的时钟信号CLKN输出端；所述NMOS管M202的源极作为时钟信号反相电路的公共端GND；

所述动态放大器包括：PMOS管M203、PMOS管M204、PMOS管M205、NMOS管M206和NMOS管M207；

所述PMOS管M203的源极作为动态放大器的供电端VDD，其栅极作为动态放大器的时钟信号CLK输入端，其漏极分别与PMOS管M204的源极和PMOS管M205的源极连接；所述PMOS管M204的栅极作为动态放大器的输入端V-，其漏极分别与NMOS管M206的漏极和NMOS管M206的栅极连接，并作为动态放大器的输出端Vy；所述PMOS管M205的栅极作为动态放大器的输入端V+，其漏极分别与NMOS管M207的漏极和NMOS管M207的栅极连接，并作为动态放大器的输出端Vx；所述NMOS管M206的源极和NMOS管M207的源极连接，并作为动态放大器的公共端GND；

所述锁存器包括：PMOS管M208、PMOS管M209、PMOS管M210、PMOS管M211、PMOS管M212、NMOS管M213、NMOS管M214、NMOS管M215、PMOS管M216、PMOS管M217、NMOS管M218、PMOS管M219、NMOS管M220和NMOS管M221；

所述PMOS管M208的栅极分别与PMOS管M208的源极和PMOS管M216的源极连接，并作为锁存器的供电端VDD，其漏极分别与PMOS管M209的源极、PMOS管M210的源极、PMOS管M211的源极和PMOS管M212的源极连接；所述PMOS管M209的栅极分别与PMOS管M209的漏极、PMOS管M210的漏极、NMOS管M214的漏极、NMOS管M213的漏极、PMOS管M211的栅极、PMOS管M219的栅极和NMOS管M220的栅极连接；所述PMOS管M211的漏极分别与PMOS管M212的漏极、PMOS管M212的栅极、PMOS管M210的栅极、NMOS管M213的源极、NMOS管M215的漏极、PMOS管M217的栅极和NMOS管M218的栅极连接；所述NMOS管M215的栅极作为锁存器的输入端Vx；所述NMOS管M214的栅极作为锁存器的输入端Vy；所述NMOS管M213的栅极作为锁存器的时钟信号CLKN输入端；所述PMOS管M216的栅极分别与NMOS管M221的栅极、PMOS管M217的漏极和NMOS管M218的漏极连接，其漏极分别与PMOS管M217的源极和PMOS管M219的源极连接；所述PMOS管M219的漏极与NMOS管M220的漏极连接，并作为锁存器的输出端Vout；所述NMOS管M220的源极分别与NMOS管M218的源极和NMOS管M221的漏极连接；所述NMOS管M214的源极分别与NMOS管M215的源极和NMOS管M221的源极连接，并作为锁存器的公共端GND。

采用共源组态的PMOS管构成放大电路，并采用栅漏相连的锁定于饱和区工作状态的NMOS管作为其负载，以两个这样的电路形成对称的差分形式的放大电路，为了使放大电路的静态功耗为0，采用由开关脉冲样式的时钟信号控制的PMOS管提供其尾电流，构成了动态放大器；但动态放大器始终处于导通关断循环往复的状态，需将其输出进行锁存，方可形成最终的稳定输出，因此设计了由相对于动态放大器的反相时钟控制的锁存器，一方面进行电压状态锁存，另一方面将动态放大器输出的双端信号通过特定MOS管组合进一步放大和转化，得到控制推挽结构的CMOS互补对即本设计中的PMOS管M217和NMOS管M218的导通关断的栅压，得到单端形式的高低电平数字信号，作为最终输出，相比于传统比较器，比较精度高，偏移误差小，功耗低。

如图6所示，D触发器U5-U8结构均相同，均包括：PMOS管M301、NMOS管M302、NMOS管M303、PMOS管M304、PMOS管M305、NMOS管M306、NMOS管M307、PMOS管M308、PMOS管M309和NMOS管M310；

所述PMOS管M301的源极分别与PMOS管M305的源极和PMOS管M309的源极连接，并作为D触发器U5-U8的供电端VDD，其栅极分别与NMOS管M302的栅极、PMOS管M304的栅极和NMOS管M307的栅极连接，并作为D触发器U5-U8的时钟信号clk输入端，其漏极分别与NMOS管M302的漏极、NMOS管M303的栅极和PMOS管M308的栅极连接；所述NMOS管M302的源极分别与NMOS管M306的源极和NMOS管M310的源极连接，并作为D触发器U5-U8的公共端GND；所述NMOS管M303的源极与PMOS管M304的漏极连接，并作为D触发器U5-U8的输入端D，其漏极分别与PMOS管M304的源极、PMOS管M305的栅极和NMOS管M306的栅极连接；所述NMOS管M306的漏极分别与PMOS管M305的漏极、NMOS管M307的源极和PMOS管M308的漏极连接；所述NMOS管M307的漏极分别与PMOS管M308的源极、PMOS管M309的栅极和NMOS管M310的栅极连接；所述NMOS管M310的漏极与PMOS管M309的漏极连接，并作为D触发器U5-U8的输出端Q。

如图7所示，与门U10-U13结构均相同，均包括：PMOS管M401、PMOS管M402、NMOS管M403、NMOS管M404、PMOS管M405和NMOS管M406；

所述PMOS管M401的栅极与NMOS管M403的栅极连接，并作为与门U10-U13的输入端Vin1，其源极分别与PMOS管M402的源极和PMOS管M405的源极连接，并作为与门U10-U13的供电端VDD，其漏极分别与PMOS管M402的漏极、NMOS管M403的漏极、PMOS管M405的栅极和NMOS管M406的栅极连接；所述PMOS管M405的漏极与NMOS管M406的漏极连接，并作为与门U10-U13的输出端Vout；所述NMOS管M406的源极与NMOS管M404的源极连接，并作为与门U10-U13的公共端GND；所述NMOS管M404的栅极与PMOS管M402的栅极连接，并作为与门U10-U13的输入端Vin2，其漏极与NMOS管M403的源极连接。

如图8所示，栅压自举开关SW3包括：PMOS管M501、NMOS管M502、PMOS管M503、电容C501、PMOS管M504、NMOS管M505、NMOS管M506、电容C502、PMOS管M507、PMOS管M508、NMOS管M509、电容C503、PMOS管M510、PMOS管M511、NMOS管M512、NMOS管M513、PMOS管M514、NMOS管M515、NMOS管M516、NMOS管M517、NMOS管M518、PMOS管M519、PMOS管M520、NMOS管M521、PMOS管M522和PMOS管M523；

所述PMOS管M501的栅极分别与NMOS管M502的栅极、PMOS管M511的栅极、NMOS管M512的栅极、PMOS管M522的栅极、PMOS管M523的栅极和NMOS管M521的栅极连接，并作为栅压自举开关SW3的控制端ctl，其漏极分别与NMOS管M502的漏极、电容C501的一端、NMOS管M505的源极、NMOS管M506的栅极、PMOS管M514的栅极和NMOS管M515的栅极连接，其源极分别与PMOS管M503的漏极、PMOS管M508的漏极、PMOS管M511的源极、NMOS管M513的栅极、PMOS管M514的源极、PMOS管M522的漏极、PMOS管M523的源极和PMOS管M507的栅极连接，并作为栅压自举开关SW3的供电端VDD；所述NMOS管M502的源极分别与NMOS管M506的源极、NMOS管M515的源极、PMOS管M520的栅极和NMOS管M521的源极连接，并作为栅压自举开关SW3的公共端GND；所述PMOS管M503的源极分别与电容C501的另一端、PMOS管M507的源极和PMOS管M504的漏极连接，其栅极分别与PMOS管M504的源极和NMOS管M505的漏极连接；所述PMOS管M504的栅极与NMOS管M505的栅极连接；所述NMOS管M506的漏极分别与电容C502的一端、NMOS管M512的源极和NMOS管M516的源极连接；所述PMOS管M508的源极分别与电容C502的另一端、NMOS管M509的栅极和PMOS管M510的源极连接，其栅极分别与PMOS管M510的漏极、NMOS管M513的源极、NMOS管M516的栅极、NMOS管M517的栅极和NMOS管M518的栅极连接；所述PMOS管M511的漏极分别与NMOS管M512的漏极和PMOS管M510的栅极连接；所述NMOS管M513的漏极分别与PMOS管M514的漏极和NMOS管M515的漏极连接；所述NMOS管M509的源极分别与PMOS管M507的漏极和电容C503的一端连接，其漏极分别与NMOS管M518的源极和PMOS管M522的源极连接；所述NMOS管M518的漏极分别与PMOS管M519的源极、NMOS管M516的漏极和NMOS管M517的源极连接，并作为栅压自举开关SW3的输入端a；所述PMOS管M520的漏极分别与电容C503的另一端和PMOS管M519的栅极连接，其源极分别与NMOS管M521的漏极和PMOS管M523的漏极连接；所述PMOS管M519的漏极与NMOS管M517的漏极连接，并作为栅压自举开关SW3的输出端b。

以NMOS管M517和PMOS管M519构成CMOS互补开关，虽然CMOS互补开关的通断能力相对于单个MOS管已经足够强，但为了保障ADC采样能力的可控，需要使与采样电容连接的开关在信号任意幅度下的等效电阻不发生变化，这一点是CMOS互补开关不具备的，因此还需稳定CMOS互补开关的栅压；本设计在CMOS互补开关的基础上，通过特定的MOS管电路，利用电容所储存电荷不能突变的原理，切换三个电容各自两极板的连接状态，以形成boost电压，在NMOS管M517和PMOS管M519各自的栅元两极间得到不随输入电压变化的压差，使得CMOS互补开关在固定的电压下开启，使得整体导通状态下的等效电阻不变，在这种情况下，本设计与采样电容构成采样开关电容，利于信号采样时间的稳定性。

如图9所示，CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115结构均相同，包括：PMOS管M601、NMOS管M602、NMOS管M603和PMOS管M604；

所述PMOS管M601的源极为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的供电端VDD，其栅极分别与NMOS管M602的栅极和NMOS管M603的栅极连接，并作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的控制端ctl，其漏极分别与NMOS管M602的漏极和PMOS管M604的栅极连接；所述NMOS管M602的源极作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的公共端GND；所述NMOS管M603的源极与PMOS管M604的漏极连接，并作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的连通端a，其漏极与PMOS管M604的源极连接，并作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的连通端b。

如图10所示，单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206结构均相同，包括：PMOS管M701、NMOS管M702、NMOS管M703、PMOS管M704、NMOS管M705和PMOS管M706；

所述PMOS管M701的栅极分别与NMOS管M702的栅极、NMOS管M703的栅极和PMOS管M706的栅极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的控制端ctl，其漏极分别与NMOS管M702的漏极、PMOS管M704的栅极和NMOS管M705的栅极连接；所述PMOS管M701的源极作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的供电端VDD；所述NMOS管M702的源极作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的公共端GND；所述NMOS管M703的漏极分别与PMOS管M704的源极、NMOS管M705的漏极和PMOS管M706的源极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的固定端c；所述NMOS管M703的源极与PMOS管M704的漏极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的可选端a；所述NMOS管M705的源极与PMOS管M706的漏极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的可选端b。

如图11所示，主控制模块U9以该时序控制各个部分进行量化编码：在前三个时钟周期，采样控制信号SP置于高电平，此时模拟电压Vin给采样电容Cs充电，同时复位信号RST亦置于高电平，电容性数模转换模块U3的开关电容阵列处于两端接地的复位状态。值得注意的是，由于电容性数模转换模块U3的高四位电容开关直接由全并行4位模数转换模块U4在4个触发器缓冲后的电平控制，为了能够让这四个电容也能处于两端接地的复位状态，设计了四个与门，在这三个时钟周期之间，高4位使能控制信号SB处于低电平状态，此时高四位电容均两端接地。

当第四个时钟周期上升沿来临之时，采样控制信号SP切换至低电平，使得栅压自举开关SW3关断，此时采样电容Cs处于“保持状态”，此举是为了给全并行4位模数转换模块U4预留出足够的量化编码时间。此时复位信号RST和高4位使能控制信号SB的状态均保持不变。

当第五个时钟周期上升沿来临之时，复位信号RST翻转为低电平，电容性数模转换模块U3的开关电容阵列停止复位，并做好逐次逼近的准备；此时高4位使能控制信号SB翻转为高电平，在高4位使能控制信号SB上升沿状态时，四个D触发器被触发，全并行4位模数转换模块U4的4位量化编码数据被输出，高4位使能控制信号SB在之后的整个逐次逼近过程中均保持在高电平状态，一方面使得高4位状态锁存，另一方面，开启电容性数模转换模块U3高4位的电容的对应单刀双掷开关的通道，使这四个电容开关均直接由高4位数据的电平状态控制。

此后的6-15个时钟周期，复位信号RST、采样控制信号SP和高4位使能控制信号SB的电平状态均保持不变，ADC进行正常的逐次逼近量化编码过程，即在每得到前一位的动态比较器U2的比较信号COMP时，便用该信号的值对应的电平状态直接控制电容性数模转换模块U3中该位的电容开关，并将电容性数模转换模块U3的下一位接参考基准电压Vref，在下一个时钟周期得到这一位的量化值，最终得到整个数字信号Dout[13:0]。

值得注意的是，为了使量化编码更加精准，在每次自校准复合结构ADC上电之时，会在主控制模块U9的控制之下，通过电容自校准模块U1对电容性数模转换模块U3的内部电容进行失配电压测量，以量化得到失配电压，对整体ADC的量化编码结构进行校准。而单刀双掷开关SW4便用于在主控制模块U9输出的第一自校准控制信号SC1的控制下切换校准通路和普通的采样通路；第二自校准控制信号SC2和第三自校准控制信号SC3则分别控制动态比较器U2的同相输入端和反相输入端与共模电压Vcm的连接状态，在共模电压Vcm的辅助下进行失配电压测量，在共模电压Vcm分别对电容自校准模块U1和电容性数模转换模块U3充电并断开后，便可按照逐次逼近的原理，采用电容自校准模块U1对电容性数模转换模块U3的内部电容进行失配电压测量，在本设计之下，电容自校准模块U1的每个测量结果与电容性数模转换模块U3每一位对应的电容的失配电压的关系为：

其中，为电容自校准模块U1对电容性数模转换模块U3的第i位电容的测量值，为电容性数模转换模块U3的第i位电容的失配电压，i和j均为用于对位进行标记的代号。

主控制模块U9存储失配电压后，便可在正常测量时对测量结果进行纠错。

综上，本发明采用动态比较器替代传统普通型比较器，无静态直流功耗，大大降低了ADC整体功耗；考虑到ADC测量误差主要来源于具体工艺生产出的电容的容值与设计的容值之间的误差，增设了电容自校准模块，通过电容自校准模块对电容性数模转换模块的内部电容进行校准；采用全并行4位模数转换模块直接对模拟信号进行粗量化，得到高位数字信号，协同电容性数模转换模块与动态比较器的逐次比较环节，大大节省逐次比较的时间，提高ADC量化编码的速度，得以实现高速、高精度和低功耗的性能。

在3.3V的电源供电，时钟信号CLK周期为25ns的条件下，输入66.65KHz的正弦信号，采样16384个点，并对仿真结果作快速傅里叶变换(FFT)，结果如图12所示，信噪失调比SNDR为77.81dB，有效位ENOB为12.63bit，转换速率为2.6MS/s，印证了高速、高精度的性能。

Claims (9)

1.一种自校准复合结构ADC，其特征在于，包括：电容自校准模块U1、动态比较器U2、电容性数模转换模块U3、全并行4位模数转换模块U4、D触发器U5、D触发器U6、D触发器U7、D触发器U8、主控制模块U9、CMOS互补开关SW1、CMOS互补开关SW2、栅压自举开关SW3、单刀双掷开关SW4和采样电容Cs；

所述动态比较器U2的时钟信号CLK输入端分别与主控制模块U9的时钟信号CLK输入端和全并行4位模数转换模块的时钟信号CLK输入端连接，并作为自校准复合结构ADC的时钟信号CLK输入端；所述电容自校准模块U1的基准电压Vref输入端分别与电容性数模转换模块U3的基准电压Vref输入端和全并行4位模数转换模块U4的基准电压Vref输入端连接，并作为自校准复合结构ADC的基准电压Vref输入端；所述CMOS互补开关SW1的连通端a与CMOS互补开关SW2的连通端a连接，并作为自校准复合结构ADC的共模电压Vcm输入端；所述栅压自举开关SW3的输入端a作为自校准复合结构ADC的模拟电压Vin输入端；所述主控制模块U9的数字信号Dout[13:0]输出端作为自校准复合结构ADC的数字信号Dout[13:0]输出端；所述电容自校准模块U1的供电端VDD分别与动态比较器U2的供电端VDD、电容性数模转换模块U3的供电端VDD、全并行4位模数转换模块U4的供电端VDD、D触发器U5-U8的供电端VDD、主控制模块U9的供电端VDD、CMOS互补开关SW1的供电端VDD、CMOS互补开关SW2的供电端VDD、栅压自举开关SW3的供电端VDD和单刀双掷开关SW4的供电端VDD连接，并作为自校准复合结构ADC的供电端VDD；所述电容自校准模块U1的公共端GND分别与动态比较器U2的公共端GND、电容性数模转换模块U3的公共端GND、全并行4位模数转换模块U4的公共端GND、D触发器U5-U8的公共端GND、主控制模块U9的公共端GND、CMOS互补开关SW1的公共端GND、CMOS互补开关SW2的公共端GND、栅压自举开关SW3的公共端GND、单刀双掷开关SW4的公共端GND和采样电容Cs的一端连接，并作为自校准复合结构ADC的公共端GND，并接地；所述电容自校准模块U1的校准控制位信号Cal[6:0]输入端与主控制模块U9的校准控制位信号Cal[6:0]输出端连接；所述电容自校准模块U1的模拟信号Vasc端分别与CMOS互补开关SW1的连通端b和单刀双掷开关SW4的可选端b连接；所述CMOS互补开关SW1的控制端ctl与主控制模块U9的第二自校准控制信号SC2输出端连接；所述单刀双掷开关SW4的可选端a分别与栅压自举开关SW3的输出端b、采样电容Cs的另一端和全并行4位模数转换模块U4的采样电压信号Vs输入端连接；所述单刀双掷开关SW4的固定端c与动态比较器U2的同相输入端连接；所述单刀双掷开关SW4的控制端ctl和电容性数模转换模块U3的第一自校准控制信号SC1输入端均与主控制模块U9的第一自校准控制信号SC1输出端连接；所述栅压自举开关SW3的控制端ctl与主控制模块U9的采样控制信号SP输出端连接；所述CMOS互补开关SW2的连通端b分别与电容性数模转换模块的模拟信号Vas端和动态比较器U2的反相输入端连接；所述CMOS互补开关SW2的控制端ctl与主控制模块U9的第三自校准控制信号SC3输出端连接；所述动态比较器U2的输出端与主控制模块U9的比较信号COMP输入端连接；所述全并行4位模数转换模块U4的第三位信号BIT3输出端与D触发器U5的输入端D连接，其第二位信号BIT2输出端与D触发器U6的输入端D连接，其第一位信号BIT1输出端与D触发器U7的输入端D连接，其第零位信号BIT0输出端与D触发器U8的输入端D连接；所述D触发器U5的时钟信号clk输入端分别与D触发器U6的时钟信号clk输入端、D触发器U7的时钟信号clk输入端、D触发器U8的时钟信号clk输入端、主控制模块U9的高4位使能控制信号SB输出端和电容性数模转换模块U3的高4位使能控制信号SB输入端连接；所述D触发器U5的输出端Q分别与电容性数模转换模块U3的缓冲信号b13输入端和主控制模块U9的缓冲信号b13输入端连接；所述D触发器U6的输出端Q分别与电容性数模转换模块U3的缓冲信号b12输入端和主控制模块U9的缓冲信号b12输入端连接；所述D触发器U7的输出端Q分别与电容性数模转换模块U3的缓冲信号b11输入端和主控制模块U9的缓冲信号b11输入端连接；所述D触发器U8的输出端Q分别与电容性数模转换模块U3的缓冲信号b10输入端和主控制模块U9的缓冲信号b10输入端连接；所述电容性数模转换模块U3的复位信号RST输入端与主控制模块U9的复位信号RST输出端连接；所述电容性数模转换模块U3的电容控制位信号Ctlb[13:0]输入端与主控制模块U9的电容控制位信号Ctlb[13:0]输出端连接；

所述全并行4位模数转换模块U4为SMIC130nm工艺CMOS集成电路，用于通过基准电压Vref直接量化采样电压信号Vs，并在D触发器U5-U8作用下得到第13-10位数字信号Dout[13:10]的缓冲信号b13-b10，并将其传递给主控制模块U9，缓存数字信号Dout[13:10]，同时传递给电容性数模转换模块U3，协助其逐次比较；所述电容性数模转换模块U3为SMIC130nm工艺CMOS集成电路，用于在主控制模块U9的控制下，通过基准电压Vref，对采样电压信号Vs进行逐次比较，在动态比较器U2的反相输入端形成逼近电压，使得动态比较器U2逐次得到相应的比较信号COMP，在主控制模块U9的协同下得到第9-0位数字信号Dout[9:0]；所述电容自校准模块U1为SMIC130nm工艺CMOS集成电路，用于对电容性数模转换模块U3的内部电容进行校准；所述主控制模块U9为SMIC130nm工艺CMOS时序逻辑专用集成电路ASIC，用于控制电容自校准模块U1对电容性数模转换模块U3的内部电容校准；控制电容性数模转换模块U3的逐次比较；拼接全并行4位模数转换模块U4提供的数字信号Dout[13:10]和通过电容性数模转换模块U3协同动态比较器U2得到的数字信号Dout[9:0]，得到整个14位数字信号Dout[13:0]。

2.根据权利要求1所述的自校准复合结构ADC，其特征在于，所述电容性数模转换模块U3包括：电容C0-C14、桥接电容Cp、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123、CMOS互补开关SW114、CMOS互补开关SW115和和与门U10-U13；

所述电容C7的一端分别与电容C8的一端、电容C9的一端、电容C10的一端、电容C11的一端、电容C12的一端、电容C13的一端、桥接电容Cp的一端和CMOS互补开关SW115的连通端b连接，并作为电容性数模转换模块U3的模拟信号Vas端；所述电容C7的另一端与单刀双掷开关SW107的固定端c连接；所述电容C8的另一端与单刀双掷开关SW108的固定端c连接；所述电容C9的另一端与单刀双掷开关SW109的固定端c连接；所述电容C10的另一端与单刀双掷开关SW110的固定端c连接；所述电容C11的另一端与单刀双掷开关SW111的固定端c连接；所述电容C12的另一端与单刀双掷开关SW112的固定端c连接；所述电容C13的另一端与单刀双掷开关SW113的固定端c连接；所述电容C0的一端分别与电容C1的一端、电容C2的一端、电容C3的一端、电容C4的一端、电容C5的一端、电容C6的一端、桥接电容Cp的另一端、电容C14的一端和CMOS互补开关SW114的连通端a连接；所述电容C0的另一端与单刀双掷开关SW100的固定端c连接；所述电容C1的另一端与单刀双掷开关SW101的固定端c连接；所述电容C2的另一端与单刀双掷开关SW102的固定端c连接；所述电容C3的另一端与单刀双掷开关SW103的固定端c连接；所述电容C4的另一端与单刀双掷开关SW104的固定端c连接；所述电容C5的另一端与单刀双掷开关SW105的固定端c连接；所述电容C6的另一端与单刀双掷开关SW106的固定端c连接；所述CMOS互补开关SW114的控制端ctl与CMOS互补开关SW115的控制端ctl连接，并作为电容性数模转换模块U3的复位信号RST输入端；所述CMOS互补开关SW114的供电端VDD分别与单刀双掷开关SW100-SW113的供电端VDD、CMOS互补开关SW115的供电端VDD、单刀双掷开关SW120-SW123的供电端VDD和与门U10-U13的供电端VDD连接，并作为电容性数模转换模块U3的供电端VDD；所述电容C14的另一端分别与CMOS互补开关SW114的连通端b、CMOS互补开关SW114的公共端GND、CMOS互补开关SW115的连通端a、CMOS互补开关SW115的公共端GND、单刀双掷开关SW100-SW113的公共端GND、单刀双掷开关SW120-SW123的公共端GND、与门U10-U13的公共端GND、单刀双掷开关SW100-SW109的可选端b和单刀双掷开关SW120-SW123的可选端b连接，并作为电容性数模转换模块U3的公共端GND；所述单刀双掷开关SW110的可选端b与单刀双掷开关SW120的固定端c连接；所述单刀双掷开关SW111的可选端b与单刀双掷开关SW121的固定端c连接；所述单刀双掷开关SW12的可选端b与单刀双掷开关SW122的固定端c连接；所述单刀双掷开关SW113的可选端b与单刀双掷开关SW123的固定端c连接；所述单刀双掷开关SW110的可选端a与与门U10的输出端Vout连接；所述单刀双掷开关SW111的可选端a与与门U11的输出端Vout连接；所述单刀双掷开关SW112的可选端a与与门U12的输出端Vout连接；所述单刀双掷开关SW113的可选端a与与门U13的输出端Vout连接；所述单刀双掷开关SW110的控制端ctl分别与单刀双掷开关SW111-SW113的控制端ctl连接，并作为电容性数模转换模块U3的第一自校准控制信号SC1输入端；所述单刀双掷开关SW100的可选端a分别与单刀双掷开关SW101-SW109的可选端a和单刀双掷开关SW120-SW123的可选端a连接，并作为电容性数模转换模块U3的基准电压Vref输入端；所述单刀双掷开关SW100-SW109和单刀双掷开关SW120-SW123各自的控制端ctl分别依次作为电容性数模转换模块U3的电容控制位信号Ctlb[0]-Ctlb[13]输入端；所述与门U10的输入端Vin2分别与门U11-U13的输入端Vin2连接，并作为电容性数模转换模块U3的高4位使能控制信号SB输入端；所述与门U10-U13各自的输入端Vin1分别依次作为电容性数模转换模块U3的缓冲信号b10-b13输入端。

3.根据权利要求2所述的自校准复合结构ADC，其特征在于，所述电容自校准模块U1包括：电容C100-C107和单刀双掷开关SW200-SW206；

所述电容C100的一端分别与电容C101-C107的一端连接，并作为电容自校准模块U1的模拟信号Vasc端；所述电容C100的另一端与单刀双掷开关SW200的固定端c连接；所述电容C101的另一端与单刀双掷开关SW201的固定端c连接；所述电容C102的另一端与单刀双掷开关SW202的固定端c连接；所述电容C103的另一端与单刀双掷开关SW203的固定端c连接；所述电容C104的另一端与单刀双掷开关SW204的固定端c连接；所述电容C105的另一端与单刀双掷开关SW205的固定端c连接；所述电容C106的另一端与单刀双掷开关SW206的固定端c连接；所述单刀双掷开关SW200的供电端VDD分别与单刀双掷开关SW201-SW206的供电端VDD连接，并作为电容自校准模块U1的供电端VDD，并作为电容自校准模块U1的供电端VDD；所述单刀双掷开关SW200的公共端GND分别与单刀双掷开关SW201-SW206的公共端GND、单刀双掷开关SW200-SW206的可选端b和电容C107的另一端连接，并作为电容自校准模块U1的公共端GND；所述单刀双掷开关SW200的可选端a分别与单刀双掷开关SW201-SW206的可选端a连接，并作为电容自校准模块U1的基准电压Vref输入端；所述单刀双掷开关SW200-SW206各自的控制端ctl依次作为电容自校准模块U1的校准控制位信号Cal[6]-Cal[0]输入端。

4.根据权利要求1所述的自校准复合结构ADC，其特征在于，所述全并行4位模数转换模块U4包括：16个PMOS管、15个动态比较器和温度计码解码器U116；

所述温度计码解码器U116的供电端VDD分别与15个动态比较器的供电端VDD连接，并作为全并行4位模数转换模块U4的供电端VDD；所述温度计码解码器U116的公共端GND分别与15个动态比较器的公共端GND连接，并作为全并行4位模数转换模块U4的公共端GND；第1个PMOS管M101的源极与其栅极连接，并作为全并行4位模数转换模块U4的基准电压Vref输入端；第n个PMOS管的源极分别与第n个PMOS管的栅极、第n-1个PMOS管M的漏极和第n-1个比较器的反相输入端连接，1≤n≤16；第16个PMOS管M116的漏极接地；所述15个动态比较器的同相输入端均相互连接，并作为全并行4位模数转换模块U4的采样电压信号Vs输入端；所述15个动态比较器的时钟信号CLK输入端均相互连接，并作为全并行4位模数转换模块U4的时钟信号CLK输入端；所述15个动态比较器的输出端分别依次与温度计码解码器U116的15位信号输入端一一对应连接；

所述温度计码解码器U116为SMIC130nm工艺CMOS组合逻辑专用集成电路ASIC，用于将阶梯式排列的15个动态比较器组合输出的类温度计码样式的15位信号转换为4位二进制数字信号，对于该15位信号，其中有几个高电平信号，则4位二进制数字信号对应的十进制数则为几；所述温度计码解码器U116的四个输出端依次作为全并行4位模数转换模块U4的第三位信号BIT3输出端、第二位信号BIT2输出端、第一位信号BIT1输出端和第零位信号BIT0输出端。

5.根据权利要求3所述的自校准复合结构ADC，其特征在于，所述动态比较器U2和15个动态比较器的结构均相同，包括：时钟信号反相电路、动态放大器和锁存器；

所述时钟信号反相电路的时钟信号CLK输入端与动态放大器的时钟信号CLK输入端连接，并作为动态比较器U2和15个动态比较器的时钟信号CLK输入端；所述时钟信号反相电路的时钟信号CLKN输出端与锁存器的时钟信号CLKN输入端连接；所述动态放大器的输入端V-作为动态比较器U2和15个动态比较器的反相输入端，其输入端V+作为动态比较器U2和15个动态比较器的同相输入端；所述动态放大器的输出端Vx与锁存器的输入端Vx连接，其输出端Vy与锁存器的输入端Vy连接；所述时钟信号反相电路的供电端VDD分别与动态放大器的供电端VDD和锁存器的供电端VDD连接，并作为动态比较器U2和15个动态比较器的供电端VDD；所述时钟信号反相电路的公共端GND分别与动态放大器的公共端GND和锁存器的公共端GND连接，并作为动态比较器U2和15个动态比较器的公共端GND；所述锁存器的输出端Vout作为动态比较器U2和15个动态比较的输出端；

所述时钟信号反相电路包括：PMOS管M201和NMOS管M202；

所述PMOS管M201的源极作为时钟信号反相电路的供电端VDD，其栅极与NMOS管M202的栅极连接，并作为时钟信号反相电路的时钟信号CLK输入端；所述PMOS管M201的漏极与NMOS管M202的漏极连接，并作为时钟信号反相电路的时钟信号CLKN输出端；所述NMOS管M202的源极作为时钟信号反相电路的公共端GND；

所述动态放大器包括：PMOS管M203、PMOS管M204、PMOS管M205、NMOS管M206和NMOS管M207；

所述PMOS管M203的源极作为动态放大器的供电端VDD，其栅极作为动态放大器的时钟信号CLK输入端，其漏极分别与PMOS管M204的源极和PMOS管M205的源极连接；所述PMOS管M204的栅极作为动态放大器的输入端V-，其漏极分别与NMOS管M206的漏极和NMOS管M206的栅极连接，并作为动态放大器的输出端Vy；所述PMOS管M205的栅极作为动态放大器的输入端V+，其漏极分别与NMOS管M207的漏极和NMOS管M207的栅极连接，并作为动态放大器的输出端Vx；所述NMOS管M206的源极和NMOS管M207的源极连接，并作为动态放大器的公共端GND；

所述锁存器包括：PMOS管M208、PMOS管M209、PMOS管M210、PMOS管M211、PMOS管M212、NMOS管M213、NMOS管M214、NMOS管M215、PMOS管M216、PMOS管M217、NMOS管M218、PMOS管M219、NMOS管M220和NMOS管M221；

所述PMOS管M208的栅极分别与PMOS管M208的源极和PMOS管M216的源极连接，并作为锁存器的供电端VDD，其漏极分别与PMOS管M209的源极、PMOS管M210的源极、PMOS管M211的源极和PMOS管M212的源极连接；所述PMOS管M209的栅极分别与PMOS管M209的漏极、PMOS管M210的漏极、NMOS管M214的漏极、NMOS管M213的漏极、PMOS管M211的栅极、PMOS管M219的栅极和NMOS管M220的栅极连接；所述PMOS管M211的漏极分别与PMOS管M212的漏极、PMOS管M212的栅极、PMOS管M210的栅极、NMOS管M213的源极、NMOS管M215的漏极、PMOS管M217的栅极和NMOS管M218的栅极连接；所述NMOS管M215的栅极作为锁存器的输入端Vx；所述NMOS管M214的栅极作为锁存器的输入端Vy；所述NMOS管M213的栅极作为锁存器的时钟信号CLKN输入端；所述PMOS管M216的栅极分别与NMOS管M221的栅极、PMOS管M217的漏极和NMOS管M218的漏极连接，其漏极分别与PMOS管M217的源极和PMOS管M219的源极连接；所述PMOS管M219的漏极与NMOS管M220的漏极连接，并作为锁存器的输出端Vout；所述NMOS管M220的源极分别与NMOS管M218的源极和NMOS管M221的漏极连接；所述NMOS管M214的源极分别与NMOS管M215的源极和NMOS管M221的源极连接，并作为锁存器的公共端GND。

6.根据权利要求1所述的自校准复合结构ADC，其特征在于，所述D触发器U5-U8结构均相同，均包括：PMOS管M301、NMOS管M302、NMOS管M303、PMOS管M304、PMOS管M305、NMOS管M306、NMOS管M307、PMOS管M308、PMOS管M309和NMOS管M310；

所述PMOS管M301的源极分别与PMOS管M305的源极和PMOS管M309的源极连接，并作为D触发器U5-U8的供电端VDD，其栅极分别与NMOS管M302的栅极、PMOS管M304的栅极和NMOS管M307的栅极连接，并作为D触发器U5-U8的时钟信号clk输入端，其漏极分别与NMOS管M302的漏极、NMOS管M303的栅极和PMOS管M308的栅极连接；所述NMOS管M302的源极分别与NMOS管M306的源极和NMOS管M310的源极连接，并作为D触发器U5-U8的公共端GND；所述NMOS管M303的源极与PMOS管M304的漏极连接，并作为D触发器U5-U8的输入端D，其漏极分别与PMOS管M304的源极、PMOS管M305的栅极和NMOS管M306的栅极连接；所述NMOS管M306的漏极分别与PMOS管M305的漏极、NMOS管M307的源极和PMOS管M308的漏极连接；所述NMOS管M307的漏极分别与PMOS管M308的源极、PMOS管M309的栅极和NMOS管M310的栅极连接；所述NMOS管M310的漏极与PMOS管M309的漏极连接，并作为D触发器U5-U8的输出端Q。

7.根据权利要求2所述的自校准复合结构ADC，其特征在于，所述与门U10-U13结构均相同，均包括：PMOS管M401、PMOS管M402、NMOS管M403、NMOS管M404、PMOS管M405和NMOS管M406；

所述PMOS管M401的栅极与NMOS管M403的栅极连接，并作为与门U10-U13的输入端Vin1，其源极分别与PMOS管M402的源极和PMOS管M405的源极连接，并作为与门U10-U13的供电端VDD，其漏极分别与PMOS管M402的漏极、NMOS管M403的漏极、PMOS管M405的栅极和NMOS管M406的栅极连接；所述PMOS管M405的漏极与NMOS管M406的漏极连接，并作为与门U10-U13的输出端Vout；所述NMOS管M406的源极与NMOS管M404的源极连接，并作为与门U10-U13的公共端GND；所述NMOS管M404的栅极与PMOS管M402的栅极连接，并作为与门U10-U13的输入端Vin2，其漏极与NMOS管M403的源极连接。

8.根据权利要求1所述的自校准复合结构ADC，其特征在于，所述栅压自举开关SW3包括：PMOS管M501、NMOS管M502、PMOS管M503、电容C501、PMOS管M504、NMOS管M505、NMOS管M506、电容C502、PMOS管M507、PMOS管M508、NMOS管M509、电容C503、PMOS管M510、PMOS管M511、NMOS管M512、NMOS管M513、PMOS管M514、NMOS管M515、NMOS管M516、NMOS管M517、NMOS管M518、PMOS管M519、PMOS管M520、NMOS管M521、PMOS管M522和PMOS管M523；

所述PMOS管M501的栅极分别与NMOS管M502的栅极、PMOS管M511的栅极、NMOS管M512的栅极、PMOS管M522的栅极、PMOS管M523的栅极和NMOS管M521的栅极连接，并作为栅压自举开关SW3的控制端ctl，其漏极分别与NMOS管M502的漏极、电容C501的一端、NMOS管M505的源极、NMOS管M506的栅极、PMOS管M514的栅极和NMOS管M515的栅极连接，其源极分别与PMOS管M503的漏极、PMOS管M508的漏极、PMOS管M511的源极、NMOS管M513的栅极、PMOS管M514的源极、PMOS管M522的漏极、PMOS管M523的源极和PMOS管M507的栅极连接，并作为栅压自举开关SW3的供电端VDD；所述NMOS管M502的源极分别与NMOS管M506的源极、NMOS管M515的源极、PMOS管M520的栅极和NMOS管M521的源极连接，并作为栅压自举开关SW3的公共端GND；所述PMOS管M503的源极分别与电容C501的另一端、PMOS管M507的源极和PMOS管M504的漏极连接，其栅极分别与PMOS管M504的源极和NMOS管M505的漏极连接；所述PMOS管M504的栅极与NMOS管M505的栅极连接；所述NMOS管M506的漏极分别与电容C502的一端、NMOS管M512的源极和NMOS管M516的源极连接；所述PMOS管M508的源极分别与电容C502的另一端、NMOS管M509的栅极和PMOS管M510的源极连接，其栅极分别与PMOS管M510的漏极、NMOS管M513的源极、NMOS管M516的栅极、NMOS管M517的栅极和NMOS管M518的栅极连接；所述PMOS管M511的漏极分别与NMOS管M512的漏极和PMOS管M510的栅极连接；所述NMOS管M513的漏极分别与PMOS管M514的漏极和NMOS管M515的漏极连接；所述NMOS管M509的源极分别与PMOS管M507的漏极和电容C503的一端连接，其漏极分别与NMOS管M518的源极和PMOS管M522的源极连接；所述NMOS管M518的漏极分别与PMOS管M519的源极、NMOS管M516的漏极和NMOS管M517的源极连接，并作为栅压自举开关SW3的输入端a；所述PMOS管M520的漏极分别与电容C503的另一端和PMOS管M519的栅极连接，其源极分别与NMOS管M521的漏极和PMOS管M523的漏极连接；所述PMOS管M519的漏极与NMOS管M517的漏极连接，并作为栅压自举开关SW3的输出端b。

9.根据权利要求3所述的自校准复合结构ADC，其特征在于，所述CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115结构均相同，包括：PMOS管M601、NMOS管M602、NMOS管M603和PMOS管M604；

所述PMOS管M601的源极为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的供电端VDD，其栅极分别与NMOS管M602的栅极和NMOS管M603的栅极连接，并作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的控制端ctl，其漏极分别与NMOS管M602的漏极和PMOS管M604的栅极连接；所述NMOS管M602的源极作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的公共端GND；所述NMOS管M603的源极与PMOS管M604的漏极连接，并作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的连通端a，其漏极与PMOS管M604的源极连接，并作为CMOS互补开关SW1、CMOS互补开关SW2、CMOS互补开关SW114和CMOS互补开关SW115的连通端b；

所述单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206结构均相同，包括：PMOS管M701、NMOS管M702、NMOS管M703、PMOS管M704、NMOS管M705和PMOS管M706；

所述PMOS管M701的栅极分别与NMOS管M702的栅极、NMOS管M703的栅极和PMOS管M706的栅极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的控制端ctl，其漏极分别与NMOS管M702的漏极、PMOS管M704的栅极和NMOS管M705的栅极连接；所述PMOS管M701的源极作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的供电端VDD；所述NMOS管M702的源极作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的公共端GND；所述NMOS管M703的漏极分别与PMOS管M704的源极、NMOS管M705的漏极和PMOS管M706的源极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的固定端c；所述NMOS管M703的源极与PMOS管M704的漏极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的可选端a；所述NMOS管M705的源极与PMOS管M706的漏极连接，并作为单刀双掷开关SW4、单刀双掷开关SW100-SW113、单刀双掷开关SW120-SW123和单刀双掷开关SW200-SW206的可选端b。