CN113114248A - 一种自校准流水线adc - Google Patents

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郭函
曾庆林
谢鹏
李蠡
董倩宇
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Abstract

本发明公开了一种自校准流水线ADC，通过第一子ADC对输入信号进行粗量化，其量化结果由第一开关逻辑控制模块编码成控制信号以对第一MDAC进行控制，使其实现输入信号与粗量化结果相减结果的差值放大，并传递给后级电路；由第二子ADC、第二开关逻辑控制模块、第二MDAC、第三子ADC、第三开关逻辑控制模块、第三MDAC遵循此过程，以流水线的方式逐级量化和差值放大，直至第四子ADC进行末端量化；同时由第一自校准模块、第二自校准模块和第三自校准模块根据低速ADC的量化编码结果进行各个子ADC量化编码的校准，实现高速高精度的流水线式的模数转换。

Description

一种自校准流水线ADC
技术领域
本发明涉及集成电路领域，具体涉及一种自校准流水线。
背景技术
在过去的40年时间内集成电路技术得到了飞速的发展，随着晶体管最小沟道长度的缩小，数字集成电路的集成度越来越高、功耗越来越小、速率越来越快。数字电路的发展使更多的模拟信号处理被代替，但自然界中的信号大多是连续的，因此模数转换器(Analogto Digital Converter，ADC)在当今电子***中扮演着重要的角色。
目前，可用的ADC结构有很多，包括FLASH结构、SAR结构、过采样结构以及流水线结构。相比于其他结构的ADC，流水线ADC能够同时兼顾高速高精度的要求，是目前集成电路领域的重要研究方向。
然而现有流水线ADC技术存在不可忽视的不足。由于模拟电子线路的非线性特性以及集成电路工艺的失配误差，例如电容失配误差，使得流水线ADC在进行高速高分辨率设计时，其真实有效位数与设计时的分辨率位数具有较大的差距，严重影响了流水线ADC的量化精度。
发明内容
针对现有技术中的上述不足，本发明提供的一种自校准流水线ADC解决了现有流水线ADC在进行高速高分辨率设计时，其真实有效位数与设计师的分辨率位数具有较大差距，量化精度不高的问题。
为了达到上述发明目的，本发明采用的技术方案为：一种自校准流水线ADC，包括：缓冲器A1、缓冲器A2、缓冲器A3、第一增益数模转换器MDAC、第二增益数模转换器MDAC、第三增益数模转换器MDAC、第一子ADC、第二子ADC、第三子ADC、第四子ADC、第一开关逻辑控制模块、第二开关逻辑控制模块、第三开关逻辑控制模块、第一自校准模块、第二自校准模块、第三自校准模块、低速ADC、反相器U1、反相器U2、反相器U3、反相器U4、反相器U5、反相器U6、反相器U7、反相器U8、反相器U9和反相器U10；
所述缓冲器A1的正相输入端分别与第一子ADC的vin端和低速ADC的vin端连接，并作为自校准流水线ADC的输入端Vin；所述缓冲器A1的反相输入端分别与缓冲器A1的输出端和第一增益数模转换器MDAC的vin端连接；所述第一增益数模转换器MDAC的s1～s15端与第一开关逻辑控制模块的输出端连接，其clks端分别与第二增益数模转换器MDAC的clka端和第三增益数模转换器MDAC的clks端连接，并作为自校准流水线ADC的采样相时钟信号端CLKS；
所述第一增益数模转换器MDAC的clka端分别与第二增益数模转换器MDAC的clks端和第三增益数模转换器MDAC的clka端连接，并作为自校准流水线ADC的放大相时钟信号端CLKA；所述第一增益数模转换器MDAC的vrefp端分别与第二增益数模转换器MDAC的vrefp端、第三增益数模转换器MDAC的vrefp端、第一子ADC的vrefp端、第二子ADC的vrefp端、第三子ADC的vrefp端、第四子ADC的vrefp端和低速ADC的vrefp端连接，并作为自校准流水线ADC的参考电压端Vrefp；所述第一增益数模转换器MDAC的vcm端分别与第二增益数模转换器MDAC的vcm端和第三增益数模转换器MDAC的vcm端，并作为自校准流水线ADC的共模电平端vcm；所述第一增益数模转换器MDAC的vrefn端分别与第二增益数模转换器MDAC的vrefn端、第三增益数模转换器MDAC的vrefn端、第一子ADC的vrefn端、第二子ADC的vrefn端、第三子ADC的vrefn端、第四子ADC的vrefn端和低速ADC的vrefn端连接，并作为自校准流水线ADC的参考电压端vrefn；所述第一增益数模转换器MDAC的aout端分别与缓冲器A2的正相输入端和第二子ADC的vin端连接；
所述第二增益数模转换器MDAC的vin端分别与缓冲器A2的反相输入端和缓冲器A2的输出端连接，其s1～s15端与第二开关逻辑控制模块的输出端连接，其aout端分别与缓冲器A3的正相输入端和第三子ADC的vin端连接；
所述第一子ADC的dout[4:0]端分别与第一开关逻辑控制模块的输入端和第一自校准模块的d1[4:0]端连接，其clk端分别与反相器U1的输入端、反相器U4的输入端、反相器U5的输入端、反相器U7的输入端、反相器U8的输入端和第三子ADC的clk端连接，并作为自校准流水线ADC的比较器时钟信号端CLK1；所述第二子ADC的clk端与反相器U4的输出端连接，其dout[4:0]端分别与第二开关逻辑控制模块的输入端和第一自校准模块的d2[4:0]端连接；所述低速ADC的dout[15:0]端分别与第一自校准模块的d3[15:0]端、第二自校准模块的d3[15:0]端和第三自校准模块的d3[15:0]端连接，其clk端作为自校准流水线ADC的低速ADC时钟信号端CLK2；
所述第一自校准模块的clk端与反相器U3的输出端连接，其dout[8:0]端与第二自校准模块的d1[8:0]端连接；所述反相器U2的输入端与反相器U1的输出端连接，其输出端与反相器U3的输入端连接；所述第二自校准模块的d2[4:0]端分别与第三子ADC的dout[4:0]端和第三开关逻辑控制模块的输入端连接，其clk端与反相器U6的输出端连接，其dout[12:0]端与第三自校准模块的d1[12:0]端连接；所述反相器U6的输入端与反相器U5的输出端连接；所述缓冲器A3的输出端分别与缓冲器A3的反相输入端和第三增益数模转换器MDAC的vin端连接；所述第三增益数模转换器MDAC的s1～s15端与第三开关逻辑控制模块的输出端连接，其aout端与第四子ADC的vin端连接；所述第四子ADC的clk端与反相器U7的输出端连接，其dout[3:0]端与第三自校准模块的d2[3:0]端连接；所述第三子ADC的dout[4:0]端与第三开关逻辑控制模块的输入端连接；所述反相器U9的输入端与反相器U8的输出端连接，其输出端与反相器U10的输入端连接；所述第三自校准模块的clk端与反相器U10的输出端连接，其dout[15:0]端作为自校准流水线ADC的输出端Dout3[15:0]。
上述进一步方案的有益效果为：本发明的采样相时钟信号端CLKS、放大相时钟信号端CLKA需接入集成电路领域数模混合集成电路研究方向中常用的两相非交叠时钟，在本实施例中，该时钟频率为20MHz；比较器时钟信号端CLK1也为20MHz，其信号上升沿在CLKS时钟信号高电平的中部出现，以此保障各个子ADC的内置比较器在各个增益数模转换器MDAC输出稳定的时候对电压进行量化编码；低速ADC时钟信号端CLK2的频率为500kHz，低速ADC为16位分辨率ADC，采用高精度的∑-Δ调制ADC方案，该方案能够实现低功耗低速且精度极高的ADC，以此作为参考ADC对本发明自流水线ADC进行校准，值得注意的是，本发明自校准流水线ADC的自校准可以与正常量化编码并行进行，且校准工作仅在上电时进行，即低速ADC并不处于常开状态；自校准后，流水线ADC可维持20MHz高速且高精度的特性。
进一步地，所述第一子ADC、第二子ADC和第三子ADC的结构相同，均包括：电阻R101至电阻R131共31个电阻、动态比较器A101至动态比较器A130共30个动态比较器和第一温度计码解码器；
所述动态比较器A101的反相输入端分别与电阻R101的一端和电阻R102的一端连接；所述电阻R101的另一端作为第一子ADC、第二子ADC或第三子ADC的vrefn端；所述动态比较器Ai的反相输入端分别与电阻Ri的另一端和电阻Ri+1的一端连接，其中，i为整数，取遍[102,130]；所述电阻R131的另一端作为第一子ADC、第二子ADC或第三子ADC的vrefp端；
所述动态比较器A101的正相输入端分别与动态比较器A102的正相输入端至动态比较器A130的正相输入端连接，并作为第一子ADC、第二子ADC或第三子ADC的vin端；所述动态比较器A101的clk端分别与动态比较器A102的clk端至动态比较器A130的clk端连接，并作为第一子ADC、第二子ADC或第三子ADC的clk端；每个动态比较器的输出端与第一温度计码解码器的30个输入端一一对应连接；所述第一温度计码解码器的输出端作为第一子ADC、第二子ADC或第三子ADC的dout[4:0]端。
进一步地，所述第一增益数模转换器MDAC、第二增益数模转换器MDAC和第三增益数模转换器MDAC的结构相同，均包括：选择器U201至选择器U2015共15个选择器、CMOS互补开关K201至CMOS互补开关K234共34个CMOS互补开关、电容C201至电容C216共16个电容和运算放大器A201；
所述选择器U201的第0选择端分别与剩余14个选择器的第0选择端均连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vrefp端；所述选择器U201的第1选择端分别与剩余14个选择器的第1选择端均连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vcm端；所述选择器U201的第2选择端分别与剩余14个选择器的第2选择端均连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vrefn端；
所述CMOS互补开关K201的第一连接端与选择器U201的输出端连接，其第二连接端分别与CMOS互补开关K202的第二连接端和电容C201的一端连接；CMOS互补开关Kn的第一连接端与选择器Un-j的输出端连接，其第二连接端分别与CMOS互补开关Kn+1的第二连接端和电容Cn-j的一端连接，其中，n为奇数，依次取遍[203,229]中奇数，j为整数，n＝203时，j＝1；n＝205时，j＝2；n＝207时，j＝3；n＝209时，j＝4；n＝211时，j＝5；n＝213时，j＝6；n＝215时，j＝7；n＝217时，j＝8；n＝219时，j＝9；n＝221时，j＝10；n＝223时，j＝11；n＝225时，j＝12；n＝227时，j＝13；n＝229时，j＝14；
所述CMOS互补开关K202的第一连接端分别与CMOS互补开关K204的第一连接端、CMOS互补开关K206的第一连接端、CMOS互补开关K208的第一连接端、CMOS互补开关K210的第一连接端、CMOS互补开关K212的第一连接端、CMOS互补开关K214的第一连接端、CMOS互补开关K216的第一连接端、CMOS互补开关K218的第一连接端、CMOS互补开关K220的第一连接端、CMOS互补开关K222的第一连接端、CMOS互补开关K224的第一连接端、CMOS互补开关K226的第一连接端、CMOS互补开关K228的第一连接端、CMOS互补开关K230的第一连接端和CMOS互补开关K231的第一连接端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vin端；
所述CMOS互补开关K202的clks端分别与CMOS互补开关K204的clks端、CMOS互补开关K206的clks端、CMOS互补开关K208的clks端、CMOS互补开关K210的clks端、CMOS互补开关K212的clks端、CMOS互补开关K214的clks端、CMOS互补开关K216的clks端、CMOS互补开关K218的clks端、CMOS互补开关K220的clks端、CMOS互补开关K222的clks端、CMOS互补开关K224的clks端、CMOS互补开关K226的clks端、CMOS互补开关K228的clks端、CMOS互补开关K230的clks端、CMOS互补开关K231的clks端和CMOS互补开关K232的clks端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的clks端；
所述CMOS互补开关K201的clka端分别与CMOS互补开关K203的clka端、CMOS互补开关K205的clka端、CMOS互补开关K207的clka端、CMOS互补开关K209的clka端、CMOS互补开关K211的clka端、CMOS互补开关K213的clka端、CMOS互补开关K215的clka端、CMOS互补开关K217的clka端、CMOS互补开关K219的clka端、CMOS互补开关K221的clka端、CMOS互补开关K223的clka端、CMOS互补开关K225的clka端、CMOS互补开关K227的clka端、CMOS互补开关K229的clka端、CMOS互补开关K233的clka端和CMOS互补开关K234的clka端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的clka端；
所述电容C201的另一端分别与电容C202的另一端、电容C203的另一端、电容C204的另一端、电容C205的另一端、电容C206的另一端、电容C207的另一端、电容C208的另一端、电容C209的另一端、电容C210的另一端、电容C211的另一端、电容C212的另一端、电容C213的另一端、电容C214的另一端、电容C215的另一端、电容C216的一端、CMOS互补开关K231的第二连接端、运算放大器A201的正相输入端和CMOS互补开关K232的第一连接端连接；
所述运算放大器A201的反相输入端分别与CMOS互补开关K232的第二连接端和CMOS互补开关K234的第一连接端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vcm端；所述运算放大器A201的正输出端与CMOS互补开关K234的第二连接端连接，其负输出端与CMOS互补开关K233的第一连接端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的aout端；所述CMOS互补开关K233的第二连接端与电容C216的另一端连接；
所述选择器U201的控制端s1、选择器U202的控制端s2、选择器U203的控制端s3、选择器U204的控制端s4、选择器U205的控制端s5端、选择器U206的控制端s6、选择器U207的控制端s7、选择器U208的控制端s8、选择器U209的控制端s9、选择器U210的控制端s10、选择器U211的控制端s11、选择器U212的控制端s12、选择器U213的控制端s13、选择器U214的控制端s14和选择器U215的控制端s15作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的s1～s15端。
进一步地，所述第四子ADC包括：电阻R301至电阻R316共16个电阻、动态比较器A301至动态比较器A15共15个动态比较器和第二温度计码解码器；
所述动态比较器A301的反相输入端分别与电阻R301的一端和电阻R302的一端连接；所述电阻R101的另一端作为第四子ADC的vrefn端；所述动态比较器Am的反相输入端分别与电阻Rm的另一端和电阻Rm+1的一端连接，其中，m为整数，取遍[302,315]；所述电阻R316的另一端作为第四子ADC的vrefp端；所述动态比较器A301的正相输入端分别与动态比较器A302的正相输入端至动态比较器A315的正相输入端连接，并作为第四子ADC的vin端；所述动态比较器A301的clk端分别与动态比较器A302的clk端至动态比较器A315的clk端连接，并作为第四子ADC的clk端；每个动态比较器的输出端与第二温度计码解码器的15个输入端一一对应连接；所述第二温度计码解码器的输出端作为第四子ADC的dout[4:0]端。
进一步地，所述缓冲器A1、缓冲器A2和缓冲器A3的结构均相同，均包括：PMOS管M401、PMOS管M402、NMOS管M403、NMOS管M404、NMOS管M405、NMOS管M406、PMOS管M409、PMOS管M410、PMOS管M411、PMOS管M412、PMOS管M413、NMOS管M414、NMOS管M415、PMOS管M416、NMOS管M417、PMOS管M418、PMOS管M419、NMOS管M420、NMOS管M421、NMOS管M422、PMOS管M423、NMOS管M424、接地电阻R401、电阻R402、电流源M407、电流源M408、电容C401、电容C402、电阻R403和电阻R404；
所述PMOS管M401的源极分别与PMOS管M411的源极、PMOS管M412的源极、PMOS管M423的源极、电阻R402的一端和电流源M408的一端连接，其漏极分别与PMOS管M401的栅极和PMOS管M402的源极连接；所述PMOS管M402的漏极分别与PMOS管M402的栅极、接地电阻R401、PMOS管M418的栅极和PMOS管M413的栅极连接；所述NMOS管M403的漏极分别与电阻R402的另一端、NMOS管M403的栅极、NMOS管M420的栅极和NMOS管M415的栅极连接，其源极分别与NMOS管M404的漏极和NMOS管M404的栅极连接；所述NMOS管M404的源极接地；
所述NMOS管M405的栅极与PMOS管M409的栅极连接，其漏极分别与PMOS管M411的漏极、PMOS管M411的栅极、PMOS管M412的栅极、NMOS管M414的栅极、NMOS管M417的栅极、PMOS管M413的源极和NMOS管M414的漏极连接，其源极分别与NMOS管M406的源极和电流源M407的一端连接；所述电流源M407的另一端接地；所述NMOS管M406的漏极分别与NMOS管M417的漏极、PMOS管M418的源极、PMOS管M412的漏极和PMOS管M423的栅极连接；所述PMOS管M410的栅极与NMOS管M406的栅极连接，其源极分别与电流源M408的另一端和PMOS管M409的源极连接，其漏极分别与PMOS管M419的漏极、NMOS管M420的源极、NMOS管M422的漏极和NMOS管M424的栅极连接；
所述PMOS管M409的漏极分别与NMOS管M415的源极、PMOS管M416的漏极、NMOS管M421的漏极、NMOS管M421的栅极、NMOS管M422的栅极、PMOS管M416的栅极和PMOS管M419的栅极连接；所述NMOS管M421的源极接地；所述NMOS管M422的源极接地；所述NMOS管M414的源极与NMOS管M415的漏极连接；所述PMOS管M413的漏极与PMOS管M416的源极连接；所述PMOS管M419的源极分别与PMOS管M418的漏极和电容C401的一端连接；所述NMOS管M417的源极分别与NMOS管M420的漏极和电容C402的一端连接；所述电阻R403的一端与电容C401的另一端连接；所述电容C402的另一端与电阻R404的一端连接；所述PMOS管M423的漏极分别与电阻R403的另一端、电阻R404的另一端和NMOS管M424的漏极连接，并作为缓冲器A1、缓冲器A2或缓冲器A3的输出端；所述NMOS管M424的源极接地。
上述进一步方案的有益效果为：NMOS管M405、M406以及PMOS管M409、M410的结构设计使得各个缓冲器可实现轨到轨输入；M413、M414、M415、M416、M417、M418、M419和M420这8个MOS管采用了交叉耦合的连接方式，通过相互反馈，自适应地进行静态电流的自调控，使得缓冲电路既工作于AB类偏置状态，又对电源电压不敏感，可实现精确的电压跟随；M423和M424组成推挽结构，实现轨到轨输出。因此本发明的各个缓冲器具有良好的电压跟随能力。
进一步地，所述第一温度计码解码器和第二温度计码解码器均属于组合逻辑数字电路模块，所述第一温度计码解码器的输出端输出5位二进制数，所述第二温度计码解码器的输出端输出4位二进制数，所述第一温度计码解码器和第二温度计码解码器的输出二进制数值均为各自的输入端输入高电平值的总数。
进一步地，所述第一开关逻辑控制模块、第二开关逻辑控制模块和第三开关逻辑控制模块均属于组合逻辑数字电路模块，其输入端均为5位二进制数输入端口din，其输出端均包括s1～s15共15个2位二进制数输出端；所述第一开关逻辑控制模块、第二开关逻辑控制模块和第三开关逻辑控制模块的输入输出关系用十进制表示为：
当din＝0时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝2，s12＝2，s13＝2，s14＝2，s15＝2；
当din＝1时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝2，s12＝2，s13＝2，s14＝2，s15＝1；
当din＝2时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝2，s12＝2，s13＝2，s14＝1，s15＝1；
当din＝3时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝2，s12＝2，s13＝1，s14＝1，s15＝1；
当din＝4时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝2，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝5时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝6时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝7时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝8时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝9时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝10时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝11时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝12时，s1＝2，s2＝2，s3＝2，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝13时，s1＝2，s2＝2，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝14时，s1＝2，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝15时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝16时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝0；
当din＝17时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝0，s15＝0；
当din＝18时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝0，s14＝0，s15＝0；
当din＝19时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝20时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝21时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝22时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝23时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝24时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝25时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝26时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝0，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝27时，s1＝1，s2＝1，s3＝1，s4＝0，s5＝0，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝28时，s1＝1，s2＝1，s3＝0，s4＝0，s5＝0，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝29时，s1＝1，s2＝0，s3＝0，s4＝0，s5＝0，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝30时，s1＝0，s2＝0，s3＝0，s4＝0，s5＝0，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0。
进一步地，所述第一自校准模块、第二自校准模块和第三自校准模块均属于时序逻辑数字电路模块，其输入输出端口信号均遵循下式：
Figure BDA0003059860650000121
其中，a为d1端输入信号值，d1端即第一自校准模块d1[4:0]端、第二自校准模块d1[8:0]端或第三自校准模块d1[12:0]端；b为d2端输入信号值，d2端即第一自校准模块d2[4:0]端、第二自校准模块d2[4:0]端或第三自校准模块d2[3:0]端；
Figure BDA0003059860650000122
为a、b和数值1组成的三维列向量；dk为d3[15:0]端输入信号值，yk为输出端dout值，输出端dout即第一自校准模块dout[8:0]端、第二自校准模块dout[12:0]端或第一自校准模块dout[15:0]端；wk T为权值向量wk的转置运算，权值向量wk为三维列向量；第一自校准模块、第二自校准模块和第三自校准模块的权值向量wk均在其各自clk端接入的时钟信号出现上升沿时按下式进行迭代更新：
Figure BDA0003059860650000123
wk+1为权值向量wk的迭代更新后的向量；μ为迭代步长。
本发明的有益效果为：通过第一子ADC对输入信号进行粗量化，其量化结果由第一开关逻辑控制模块编码成控制信号以对第一MDAC进行控制，使其实现输入信号与粗量化结果相减结果的差值放大，并传递给后级电路；由第二子ADC、第二开关逻辑控制模块、第二MDAC、第三子ADC、第三开关逻辑控制模块、第三MDAC遵循此过程，以流水线的方式逐级量化和差值放大，直至第四子ADC进行末端量化；同时由第一自校准模块、第二自校准模块和第三自校准模块根据低速ADC的量化编码结果进行各个子ADC量化编码的校准，实现高速高精度的流水线式的模数转换。
附图说明
图1为一种自校准流水线ADC顶层示意图；
图2为第一子ADC、第二子ADC和第三子ADC电路图；
图3为第一MDAC、第二MDAC和第三MDAC电路图；
图4为第四子ADC电路图；
图5为缓冲器电路图；
图6为输入0.91796MHz信号时自校准流水线ADC动态性能图；
图7为输入9.58984MHz信号时自校准流水线ADC动态性能图。
具体实施方式
下面对本发明的具体实施方式进行描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。
如图1所示，在本发明的一个实施例中，一种自校准流水线ADC，其具有16位分辨率，包括：缓冲器A1、缓冲器A2、缓冲器A3、第一增益数模转换器MDAC、第二增益数模转换器MDAC、第三增益数模转换器MDAC、第一子ADC、第二子ADC、第三子ADC、第四子ADC、第一开关逻辑控制模块、第二开关逻辑控制模块、第三开关逻辑控制模块、第一自校准模块、第二自校准模块、第三自校准模块、低速ADC、反相器U1、反相器U2、反相器U3、反相器U4、反相器U5、反相器U6、反相器U7、反相器U8、反相器U9和反相器U10；
所述缓冲器A1的正相输入端分别与第一子ADC的vin端和低速ADC的vin端连接，并作为自校准流水线ADC的输入端Vin；所述缓冲器A1的反相输入端分别与缓冲器A1的输出端和第一增益数模转换器MDAC的vin端连接；所述第一增益数模转换器MDAC的s1～s15端与第一开关逻辑控制模块的输出端连接，其clks端分别与第二增益数模转换器MDAC的clka端和第三增益数模转换器MDAC的clks端连接，并作为自校准流水线ADC的采样相时钟信号端CLKS；
所述第一增益数模转换器MDAC的clka端分别与第二增益数模转换器MDAC的clks端和第三增益数模转换器MDAC的clka端连接，并作为自校准流水线ADC的放大相时钟信号端CLKA；所述第一增益数模转换器MDAC的vrefp端分别与第二增益数模转换器MDAC的vrefp端、第三增益数模转换器MDAC的vrefp端、第一子ADC的vrefp端、第二子ADC的vrefp端、第三子ADC的vrefp端、第四子ADC的vrefp端和低速ADC的vrefp端连接，并作为自校准流水线ADC的参考电压端Vrefp；所述第一增益数模转换器MDAC的vcm端分别与第二增益数模转换器MDAC的vcm端和第三增益数模转换器MDAC的vcm端，并作为自校准流水线ADC的共模电平端vcm；所述第一增益数模转换器MDAC的vrefn端分别与第二增益数模转换器MDAC的vrefn端、第三增益数模转换器MDAC的vrefn端、第一子ADC的vrefn端、第二子ADC的vrefn端、第三子ADC的vrefn端、第四子ADC的vrefn端和低速ADC的vrefn端连接，并作为自校准流水线ADC的参考电压端vrefn；所述第一增益数模转换器MDAC的aout端分别与缓冲器A2的正相输入端和第二子ADC的vin端连接；
所述第二增益数模转换器MDAC的vin端分别与缓冲器A2的反相输入端和缓冲器A2的输出端连接，其s1～s15端与第二开关逻辑控制模块的输出端连接，其aout端分别与缓冲器A3的正相输入端和第三子ADC的vin端连接；
所述第一子ADC的dout[4:0]端分别与第一开关逻辑控制模块的输入端和第一自校准模块的d1[4:0]端连接，其clk端分别与反相器U1的输入端、反相器U4的输入端、反相器U5的输入端、反相器U7的输入端、反相器U8的输入端和第三子ADC的clk端连接，并作为自校准流水线ADC的比较器时钟信号端CLK1；所述第二子ADC的clk端与反相器U4的输出端连接，其dout[4:0]端分别与第二开关逻辑控制模块的输入端和第一自校准模块的d2[4:0]端连接；所述低速ADC的dout[15:0]端分别与第一自校准模块的d3[15:0]端、第二自校准模块的d3[15:0]端和第三自校准模块的d3[15:0]端连接，其clk端作为自校准流水线ADC的低速ADC时钟信号端CLK2；
所述第一自校准模块的clk端与反相器U3的输出端连接，其dout[8:0]端与第二自校准模块的d1[8:0]端连接；所述反相器U2的输入端与反相器U1的输出端连接，其输出端与反相器U3的输入端连接；所述第二自校准模块的d2[4:0]端分别与第三子ADC的dout[4:0]端和第三开关逻辑控制模块的输入端连接，其clk端与反相器U6的输出端连接，其dout[12:0]端与第三自校准模块的d1[12:0]端连接；所述反相器U6的输入端与反相器U5的输出端连接；所述缓冲器A3的输出端分别与缓冲器A3的反相输入端和第三增益数模转换器MDAC的vin端连接；所述第三增益数模转换器MDAC的s1～s15端与第三开关逻辑控制模块的输出端连接，其aout端与第四子ADC的vin端连接；所述第四子ADC的clk端与反相器U7的输出端连接，其dout[3:0]端与第三自校准模块的d2[3:0]端连接；所述第三子ADC的dout[4:0]端与第三开关逻辑控制模块的输入端连接；所述反相器U9的输入端与反相器U8的输出端连接，其输出端与反相器U10的输入端连接；所述第三自校准模块的clk端与反相器U10的输出端连接，其dout[15:0]端作为自校准流水线ADC的输出端Dout3[15:0]。
本发明通过第一子ADC对输入信号进行粗量化，其量化结果由第一开关逻辑控制模块编码成控制信号以对第一增益数模转换器MDAC进行控制，使其实现输入信号与粗量化结果相减结果的差值放大，并传递给后级电路；由第二子ADC、第二开关逻辑控制模块、第二增益数模转换器MDAC、第三子ADC、第三开关逻辑控制模块、第三增益数模转换器MDAC遵循此过程，以流水线的方式逐级量化和差值放大，直至第四子ADC进行末端量化；同时由第一自校准模块、第二自校准模块和第三自校准模块根据低速ADC的量化编码结果进行各个子ADC量化编码的校准，实现高速高精度的流水线式的模数转换。
如图2所示，所述第一子ADC、第二子ADC和第三子ADC的结构相同，均包括：电阻R101至电阻R131共31个电阻、动态比较器A101至动态比较器A130共30个动态比较器和第一温度计码解码器；
所述动态比较器A101的反相输入端分别与电阻R101的一端和电阻R102的一端连接；所述电阻R101的另一端作为第一子ADC、第二子ADC或第三子ADC的vrefn端；所述动态比较器Ai的反相输入端分别与电阻Ri的另一端和电阻Ri+1的一端连接，其中，i为整数，取遍[102,130]；所述电阻R131的另一端作为第一子ADC、第二子ADC或第三子ADC的vrefp端；
所述动态比较器A101的正相输入端分别与动态比较器A102的正相输入端至动态比较器A130的正相输入端连接，并作为第一子ADC、第二子ADC或第三子ADC的vin端；所述动态比较器A101的clk端分别与动态比较器A102的clk端至动态比较器A130的clk端连接，并作为第一子ADC、第二子ADC或第三子ADC的clk端；每个动态比较器的输出端与第一温度计码解码器的30个输入端一一对应连接；所述第一温度计码解码器的输出端作为第一子ADC、第二子ADC或第三子ADC的dout[4:0]端。
在本实施例中，各动态比较器均使用高速集成电路领域的常规动态比较器。
如图3所示，所述第一增益数模转换器MDAC、第二增益数模转换器MDAC和第三增益数模转换器MDAC的结构相同，均包括：选择器U201至选择器U2015共15个选择器、CMOS互补开关K201至CMOS互补开关K234共34个CMOS互补开关、电容C201至电容C216共16个电容和运算放大器A201；
所述选择器U201的第0选择端分别与剩余14个选择器的第0选择端均连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vrefp端；所述选择器U201的第1选择端分别与剩余14个选择器的第1选择端均连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vcm端；所述选择器U201的第2选择端分别与剩余14个选择器的第2选择端均连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vrefn端；
所述CMOS互补开关K201的第一连接端与选择器U201的输出端连接，其第二连接端分别与CMOS互补开关K202的第二连接端和电容C201的一端连接；CMOS互补开关Kn的第一连接端与选择器Un-j的输出端连接，其第二连接端分别与CMOS互补开关Kn+1的第二连接端和电容Cn-j的一端连接，其中，n为奇数，依次取遍[203,229]中奇数，j为整数，n＝203时，j＝1；n＝205时，j＝2；n＝207时，j＝3；n＝209时，j＝4；n＝211时，j＝5；n＝213时，j＝6；n＝215时，j＝7；n＝217时，j＝8；n＝219时，j＝9；n＝221时，j＝10；n＝223时，j＝11；n＝225时，j＝12；n＝227时，j＝13；n＝229时，j＝14；
所述CMOS互补开关K202的第一连接端分别与CMOS互补开关K204的第一连接端、CMOS互补开关K206的第一连接端、CMOS互补开关K208的第一连接端、CMOS互补开关K210的第一连接端、CMOS互补开关K212的第一连接端、CMOS互补开关K214的第一连接端、CMOS互补开关K216的第一连接端、CMOS互补开关K218的第一连接端、CMOS互补开关K220的第一连接端、CMOS互补开关K222的第一连接端、CMOS互补开关K224的第一连接端、CMOS互补开关K226的第一连接端、CMOS互补开关K228的第一连接端、CMOS互补开关K230的第一连接端和CMOS互补开关K231的第一连接端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vin端；
所述CMOS互补开关K202的clks端分别与CMOS互补开关K204的clks端、CMOS互补开关K206的clks端、CMOS互补开关K208的clks端、CMOS互补开关K210的clks端、CMOS互补开关K212的clks端、CMOS互补开关K214的clks端、CMOS互补开关K216的clks端、CMOS互补开关K218的clks端、CMOS互补开关K220的clks端、CMOS互补开关K222的clks端、CMOS互补开关K224的clks端、CMOS互补开关K226的clks端、CMOS互补开关K228的clks端、CMOS互补开关K230的clks端、CMOS互补开关K231的clks端和CMOS互补开关K232的clks端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的clks端；
所述CMOS互补开关K201的clka端分别与CMOS互补开关K203的clka端、CMOS互补开关K205的clka端、CMOS互补开关K207的clka端、CMOS互补开关K209的clka端、CMOS互补开关K211的clka端、CMOS互补开关K213的clka端、CMOS互补开关K215的clka端、CMOS互补开关K217的clka端、CMOS互补开关K219的clka端、CMOS互补开关K221的clka端、CMOS互补开关K223的clka端、CMOS互补开关K225的clka端、CMOS互补开关K227的clka端、CMOS互补开关K229的clka端、CMOS互补开关K233的clka端和CMOS互补开关K234的clka端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的clka端；
所述电容C201的另一端分别与电容C202的另一端、电容C203的另一端、电容C204的另一端、电容C205的另一端、电容C206的另一端、电容C207的另一端、电容C208的另一端、电容C209的另一端、电容C210的另一端、电容C211的另一端、电容C212的另一端、电容C213的另一端、电容C214的另一端、电容C215的另一端、电容C216的一端、CMOS互补开关K231的第二连接端、运算放大器A201的正相输入端和CMOS互补开关K232的第一连接端连接；
所述运算放大器A201的反相输入端分别与CMOS互补开关K232的第二连接端和CMOS互补开关K234的第一连接端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vcm端；所述运算放大器A201的正输出端与CMOS互补开关K234的第二连接端连接，其负输出端与CMOS互补开关K233的第一连接端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的aout端；所述CMOS互补开关K233的第二连接端与电容C216的另一端连接；
所述选择器U201的控制端s1、选择器U202的控制端s2、选择器U203的控制端s3、选择器U204的控制端s4、选择器U205的控制端s5端、选择器U206的控制端s6、选择器U207的控制端s7、选择器U208的控制端s8、选择器U209的控制端s9、选择器U210的控制端s10、选择器U211的控制端s11、选择器U212的控制端s12、选择器U213的控制端s13、选择器U214的控制端s14和选择器U215的控制端s15作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的s1～s15端。
值得注意的是，本发明所提的流水线ADC电路结构中，运算放大器A201需使用转换速率快、增益带宽积不小于1.25GHz的高速运算放大器，在本实施例中，采用西安电子科技大学宋成硕士在《16位100MSPS流水线ADC关键电路和数字校准技术研究》硕士论文中提出的三级抵押RMRIC运放方案。
第一开关逻辑控制模块、第二开关逻辑控制模块和第三开关逻辑控制模块均属于组合逻辑数字电路模块，其输入端均为5位二进制数输入端口din，其输出端均包括s1～s15共15个2位二进制数输出端；所述第一开关逻辑控制模块、第二开关逻辑控制模块和第三开关逻辑控制模块的输入输出关系用十进制表示为：
当din＝0时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝2，s12＝2，s13＝2，s14＝2，s15＝2；
当din＝1时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝2，s12＝2，s13＝2，s14＝2，s15＝1；
当din＝2时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝2，s12＝2，s13＝2，s14＝1，s15＝1；
当din＝3时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝2，s12＝2，s13＝1，s14＝1，s15＝1；
当din＝4时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝2，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝5时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝6时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝7时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝8时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝9时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝10时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝11时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝12时，s1＝2，s2＝2，s3＝2，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝13时，s1＝2，s2＝2，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝14时，s1＝2，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝15时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝16时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝0；
当din＝17时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝0，s15＝0；
当din＝18时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝0，s14＝0，s15＝0；
当din＝19时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝20时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝21时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝22时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝23时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝24时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝25时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝26时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝0，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝27时，s1＝1，s2＝1，s3＝1，s4＝0，s5＝0，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝28时，s1＝1，s2＝1，s3＝0，s4＝0，s5＝0，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝29时，s1＝1，s2＝0，s3＝0，s4＝0，s5＝0，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝30时，s1＝0，s2＝0，s3＝0，s4＝0，s5＝0，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0。
在这种逻辑机制下，各个增益数模转换器MDAC会在各个开关逻辑控制模块的控制下实现减法放大：各个选择器起到了选择连接高参考电压vrefp、共模电平vcm和低参考电压vrefn的作用，而选择方式受各个开关逻辑控制模块转换的子ADC量化编码的控制，本发明的上述逻辑使得增益数模转换器MDAC各个电容的一侧极板恰能受控恢复出子ADC粗量化的编码对应的模拟电压，而在增益数模转换器MDAC的特定的开关电容运算放大电路的减法放大下，实现vin信号对子ADC粗量化的编码对应的模拟电压的减法以及16倍放大。
在本实施例中，vrefp为3.25V，vcm为1.65V，vrefn为0.05V，以此实现0.05V～3.25V的量化量程。
如图4所示，所述第四子ADC包括：电阻R301至电阻R316共16个电阻、动态比较器A301至动态比较器A15共15个动态比较器和第二温度计码解码器；
所述动态比较器A301的反相输入端分别与电阻R301的一端和电阻R302的一端连接；所述电阻R101的另一端作为第四子ADC的vrefn端；所述动态比较器Am的反相输入端分别与电阻Rm的另一端和电阻Rm+1的一端连接，其中，m为整数，取遍[302,315]；所述电阻R316的另一端作为第四子ADC的vrefp端；所述动态比较器A301的正相输入端分别与动态比较器A302的正相输入端至动态比较器A315的正相输入端连接，并作为第四子ADC的vin端；所述动态比较器A301的clk端分别与动态比较器A302的clk端至动态比较器A315的clk端连接，并作为第四子ADC的clk端；每个动态比较器的输出端与第二温度计码解码器的15个输入端一一对应连接；所述第二温度计码解码器的输出端作为第四子ADC的dout[4:0]端。
第一温度计码解码器和第二温度计码解码器均属于组合逻辑数字电路模块，所述第一温度计码解码器的输出端输出5位二进制数，所述第二温度计码解码器的输出端输出4位二进制数，所述第一温度计码解码器和第二温度计码解码器的输出二进制数值均为各自的输入端输入高电平值的总数。
如图5所示，所述缓冲器A1、缓冲器A2和缓冲器A3的结构均相同，均包括：PMOS管M401、PMOS管M402、NMOS管M403、NMOS管M404、NMOS管M405、NMOS管M406、PMOS管M409、PMOS管M410、PMOS管M411、PMOS管M412、PMOS管M413、NMOS管M414、NMOS管M415、PMOS管M416、NMOS管M417、PMOS管M418、PMOS管M419、NMOS管M420、NMOS管M421、NMOS管M422、PMOS管M423、NMOS管M424、接地电阻R401、电阻R402、电流源M407、电流源M408、电容C401、电容C402、电阻R403和电阻R404；
所述PMOS管M401的源极分别与PMOS管M411的源极、PMOS管M412的源极、PMOS管M423的源极、电阻R402的一端和电流源M408的一端连接，其漏极分别与PMOS管M401的栅极和PMOS管M402的源极连接；所述PMOS管M402的漏极分别与PMOS管M402的栅极、接地电阻R401、PMOS管M418的栅极和PMOS管M413的栅极连接；所述NMOS管M403的漏极分别与电阻R402的另一端、NMOS管M403的栅极、NMOS管M420的栅极和NMOS管M415的栅极连接，其源极分别与NMOS管M404的漏极和NMOS管M404的栅极连接；所述NMOS管M404的源极接地；
所述NMOS管M405的栅极与PMOS管M409的栅极连接，其漏极分别与PMOS管M411的漏极、PMOS管M411的栅极、PMOS管M412的栅极、NMOS管M414的栅极、NMOS管M417的栅极、PMOS管M413的源极和NMOS管M414的漏极连接，其源极分别与NMOS管M406的源极和电流源M407的一端连接；所述电流源M407的另一端接地；所述NMOS管M406的漏极分别与NMOS管M417的漏极、PMOS管M418的源极、PMOS管M412的漏极和PMOS管M423的栅极连接；所述PMOS管M410的栅极与NMOS管M406的栅极连接，其源极分别与电流源M408的另一端和PMOS管M409的源极连接，其漏极分别与PMOS管M419的漏极、NMOS管M420的源极、NMOS管M422的漏极和NMOS管M424的栅极连接；
所述PMOS管M409的漏极分别与NMOS管M415的源极、PMOS管M416的漏极、NMOS管M421的漏极、NMOS管M421的栅极、NMOS管M422的栅极、PMOS管M416的栅极和PMOS管M419的栅极连接；所述NMOS管M421的源极接地；所述NMOS管M422的源极接地；所述NMOS管M414的源极与NMOS管M415的漏极连接；所述PMOS管M413的漏极与PMOS管M416的源极连接；所述PMOS管M419的源极分别与PMOS管M418的漏极和电容C401的一端连接；所述NMOS管M417的源极分别与NMOS管M420的漏极和电容C402的一端连接；所述电阻R403的一端与电容C401的另一端连接；所述电容C402的另一端与电阻R404的一端连接；所述PMOS管M423的漏极分别与电阻R403的另一端、电阻R404的另一端和NMOS管M424的漏极连接，并作为缓冲器A1、缓冲器A2或缓冲器A3的输出端；所述NMOS管M424的源极接地。
所述第一自校准模块、第二自校准模块和第三自校准模块均属于时序逻辑数字电路模块，其输入输出端口信号均遵循下式：
Figure BDA0003059860650000241
其中，a为d1端输入信号值，d1端即第一自校准模块d1[4:0]端、第二自校准模块d1[8:0]端或第三自校准模块d1[12:0]端；b为d2端输入信号值，d2端即第一自校准模块d2[4:0]端、第二自校准模块d2[4:0]端或第三自校准模块d2[3:0]端；
Figure BDA0003059860650000242
为a、b和数值1组成的三维列向量；dk为d3[15:0]端输入信号值，yk为输出端dout值，输出端dout即第一自校准模块dout[8:0]端、第二自校准模块dout[12:0]端或第一自校准模块dout[15:0]端；wk T为权值向量wk的转置运算，权值向量wk为三维列向量；第一自校准模块、第二自校准模块和第三自校准模块的权值向量wk均在其各自clk端接入的时钟信号出现上升沿时按下式进行迭代更新：
Figure BDA0003059860650000243
wk+1为权值向量wk的迭代更新后的向量；μ为迭代步长。
本发明增益数模转换器MDAC的特定的电路结构以及开关电容控制方式，使得其输入输出具有特定的表达形式，也由于运算放大器A201有限增益误差以及电容失配误差，需要具体考虑其传递函数进行机器学习的迭代式设计。式(1)和式(2)即根据增益数模转换器MDAC特定的电路结构且考虑上述误差设计的迭代式，具有特异性，专适用于本设计；通过三个自校准模块的自适应机器学习训练的权值向量wk作为传递函数，以此取代本领域现有流水线ADC以错位相加的方式组合各子ADC编码结果的数据汇总方式，以低速高精度的ADC作为误差收敛的参考基准，将流水线ADC各子ADC的量化编码结果进行汇总，以此实现高精度；而流水线ADC的速度取决于增益数模转换器MDAC和子ADC的速度，其时钟源使用20MHz频率，故本发明自校准流水线ADC同时具有20MSPS(Million Samples per Second)的速率，兼具高速高精度的特性。
经过测量得出，本具体实施例的自校准流水线ADC，动态特性如图6、图7所示，在输入0.91796MHz信号时，无杂散动态范围SFDR为97.8dB，信噪失真比SNDR为92.3dB，有效位数ENOB为15.04bit；在输入9.58984MHz信号时，无杂散动态范围SFDR为97.4dB，信噪失真比SNDR为91.9dB，有效位数ENOB为14.97bit。
表1自校准流水线ADC的动态性能
Figure BDA0003059860650000251
综合结果如表2所示，该性能较为优秀。
表2流水线ADC性能总结
Figure BDA0003059860650000252

Claims (9)

1.一种自校准流水线ADC，其特征在于，包括：缓冲器A1、缓冲器A2、缓冲器A3、第一增益数模转换器MDAC、第二增益数模转换器MDAC、第三增益数模转换器MDAC、第一子ADC、第二子ADC、第三子ADC、第四子ADC、第一开关逻辑控制模块、第二开关逻辑控制模块、第三开关逻辑控制模块、第一自校准模块、第二自校准模块、第三自校准模块、低速ADC、反相器U1、反相器U2、反相器U3、反相器U4、反相器U5、反相器U6、反相器U7、反相器U8、反相器U9和反相器U10；
所述第一子ADC用于对输入信号进行粗量化编码，得到量化结果；所述第一开关逻辑控制模块用于根据量化结果编码成控制信号，对第一增益数模转换器MDAC进行控制，得到放大后的量化结果与输入信号的差值；
所述第二子ADC、第二开关逻辑控制模块、第二增益数模转换器MDAC、第三子ADC、第三开关逻辑控制模块和第三增益数模转换器MDAC用于根据放大后的量化结果与输入信号的差值以流水线的方式进行逐级量化和放大，直至第四子ADC进行末端量化编码；所述第一自校准模块、第二自校准模块和第三自校准模块用于根据低速ADC的量化编码结果进行各个子ADC量化编码的校准，实现高速高精度的流水线式的模数转换；
所述缓冲器A1、缓冲器A2和缓冲器A3用于对实现高速高精度的流水线式的模数转换过程中的信号进行阻抗匹配、前后级隔离和电压跟随；所述反相器U1、反相器U2、反相器U3、反相器U4、反相器U5、反相器U6、反相器U7、反相器U8、反相器U9和反相器U10用于对实现高速高精度的流水线式的模数转换过程中的信号进行反相和延迟。
2.根据权利要求1所述的自校准流水线ADC，其特征在于，所述缓冲器A1的正相输入端分别与第一子ADC的vin端和低速ADC的vin端连接，并作为自校准流水线ADC的输入端Vin；所述缓冲器A1的反相输入端分别与缓冲器A1的输出端和第一增益数模转换器MDAC的vin端连接；所述第一增益数模转换器MDAC的s1～s15端与第一开关逻辑控制模块的输出端连接，其clks端分别与第二增益数模转换器MDAC的clka端和第三增益数模转换器MDAC的clks端连接，并作为自校准流水线ADC的采样相时钟信号端CLKS；
所述第一增益数模转换器MDAC的clka端分别与第二增益数模转换器MDAC的clks端和第三增益数模转换器MDAC的clka端连接，并作为自校准流水线ADC的放大相时钟信号端CLKA；所述第一增益数模转换器MDAC的vrefp端分别与第二增益数模转换器MDAC的vrefp端、第三增益数模转换器MDAC的vrefp端、第一子ADC的vrefp端、第二子ADC的vrefp端、第三子ADC的vrefp端、第四子ADC的vrefp端和低速ADC的vrefp端连接，并作为自校准流水线ADC的参考电压端Vrefp；所述第一增益数模转换器MDAC的vcm端分别与第二增益数模转换器MDAC的vcm端和第三增益数模转换器MDAC的vcm端，并作为自校准流水线ADC的共模电平端vcm；所述第一增益数模转换器MDAC的vrefn端分别与第二增益数模转换器MDAC的vrefn端、第三增益数模转换器MDAC的vrefn端、第一子ADC的vrefn端、第二子ADC的vrefn端、第三子ADC的vrefn端、第四子ADC的vrefn端和低速ADC的vrefn端连接，并作为自校准流水线ADC的参考电压端vrefn；所述第一增益数模转换器MDAC的aout端分别与缓冲器A2的正相输入端和第二子ADC的vin端连接；
所述第二增益数模转换器MDAC的vin端分别与缓冲器A2的反相输入端和缓冲器A2的输出端连接，其s1～s15端与第二开关逻辑控制模块的输出端连接，其aout端分别与缓冲器A3的正相输入端和第三子ADC的vin端连接；
所述第一子ADC的dout[4:0]端分别与第一开关逻辑控制模块的输入端和第一自校准模块的d1[4:0]端连接，其clk端分别与反相器U1的输入端、反相器U4的输入端、反相器U5的输入端、反相器U7的输入端、反相器U8的输入端和第三子ADC的clk端连接，并作为自校准流水线ADC的比较器时钟信号端CLK1；所述第二子ADC的clk端与反相器U4的输出端连接，其dout[4:0]端分别与第二开关逻辑控制模块的输入端和第一自校准模块的d2[4:0]端连接；所述低速ADC的dout[15:0]端分别与第一自校准模块的d3[15:0]端、第二自校准模块的d3[15:0]端和第三自校准模块的d3[15:0]端连接，其clk端作为自校准流水线ADC的低速ADC时钟信号端CLK2；
所述第一自校准模块的clk端与反相器U3的输出端连接，其dout[8:0]端与第二自校准模块的d1[8:0]端连接；所述反相器U2的输入端与反相器U1的输出端连接，其输出端与反相器U3的输入端连接；所述第二自校准模块的d2[4:0]端分别与第三子ADC的dout[4:0]端和第三开关逻辑控制模块的输入端连接，其clk端与反相器U6的输出端连接，其dout[12:0]端与第三自校准模块的d1[12:0]端连接；所述反相器U6的输入端与反相器U5的输出端连接；所述缓冲器A3的输出端分别与缓冲器A3的反相输入端和第三增益数模转换器MDAC的vin端连接；所述第三增益数模转换器MDAC的s1～s15端与第三开关逻辑控制模块的输出端连接，其aout端与第四子ADC的vin端连接；所述第四子ADC的clk端与反相器U7的输出端连接，其dout[3:0]端与第三自校准模块的d2[3:0]端连接；所述第三子ADC的dout[4:0]端与第三开关逻辑控制模块的输入端连接；所述反相器U9的输入端与反相器U8的输出端连接，其输出端与反相器U10的输入端连接；所述第三自校准模块的clk端与反相器U10的输出端连接，其dout[15:0]端作为自校准流水线ADC的输出端Dout3[15:0]。
3.根据权利要求2所述的自校准流水线ADC，其特征在于，所述第一子ADC、第二子ADC和第三子ADC的结构相同，均包括：电阻R101至电阻R131共31个电阻、动态比较器A101至动态比较器A130共30个动态比较器和第一温度计码解码器；
所述动态比较器A101的反相输入端分别与电阻R101的一端和电阻R102的一端连接；所述电阻R101的另一端作为第一子ADC、第二子ADC或第三子ADC的vrefn端；所述动态比较器Ai的反相输入端分别与电阻Ri的另一端和电阻Ri+1的一端连接，其中，i为整数，取遍[102,130]；所述电阻R131的另一端作为第一子ADC、第二子ADC或第三子ADC的vrefp端；
所述动态比较器A101的正相输入端分别与动态比较器A102的正相输入端至动态比较器A130的正相输入端连接，并作为第一子ADC、第二子ADC或第三子ADC的vin端；所述动态比较器A101的clk端分别与动态比较器A102的clk端至动态比较器A130的clk端连接，并作为第一子ADC、第二子ADC或第三子ADC的clk端；每个动态比较器的输出端与第一温度计码解码器的30个输入端一一对应连接；所述第一温度计码解码器的输出端作为第一子ADC、第二子ADC或第三子ADC的dout[4:0]端。
4.根据权利要求2所述的自校准流水线ADC，其特征在于，所述第一增益数模转换器MDAC、第二增益数模转换器MDAC和第三增益数模转换器MDAC的结构相同，均包括：选择器U201至选择器U2015共15个选择器、CMOS互补开关K201至CMOS互补开关K234共34个CMOS互补开关、电容C201至电容C216共16个电容和运算放大器A201；
所述选择器U201的第0选择端分别与剩余14个选择器的第0选择端均连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vrefp端；所述选择器U201的第1选择端分别与剩余14个选择器的第1选择端均连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vcm端；所述选择器U201的第2选择端分别与剩余14个选择器的第2选择端均连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vrefn端；
所述CMOS互补开关K201的第一连接端与选择器U201的输出端连接，其第二连接端分别与CMOS互补开关K202的第二连接端和电容C201的一端连接；CMOS互补开关Kn的第一连接端与选择器Un-j的输出端连接，其第二连接端分别与CMOS互补开关Kn+1的第二连接端和电容Cn-j的一端连接，其中，n为奇数，依次取遍[203,229]中奇数，j为整数，n＝203时，j＝1；n＝205时，j＝2；n＝207时，j＝3；n＝209时，j＝4；n＝211时，j＝5；n＝213时，j＝6；n＝215时，j＝7；n＝217时，j＝8；n＝219时，j＝9；n＝221时，j＝10；n＝223时，j＝11；n＝225时，j＝12；n＝227时，j＝13；n＝229时，j＝14；
所述CMOS互补开关K202的第一连接端分别与CMOS互补开关K204的第一连接端、CMOS互补开关K206的第一连接端、CMOS互补开关K208的第一连接端、CMOS互补开关K210的第一连接端、CMOS互补开关K212的第一连接端、CMOS互补开关K214的第一连接端、CMOS互补开关K216的第一连接端、CMOS互补开关K218的第一连接端、CMOS互补开关K220的第一连接端、CMOS互补开关K222的第一连接端、CMOS互补开关K224的第一连接端、CMOS互补开关K226的第一连接端、CMOS互补开关K228的第一连接端、CMOS互补开关K230的第一连接端和CMOS互补开关K231的第一连接端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vin端；
所述CMOS互补开关K202的clks端分别与CMOS互补开关K204的clks端、CMOS互补开关K206的clks端、CMOS互补开关K208的clks端、CMOS互补开关K210的clks端、CMOS互补开关K212的clks端、CMOS互补开关K214的clks端、CMOS互补开关K216的clks端、CMOS互补开关K218的clks端、CMOS互补开关K220的clks端、CMOS互补开关K222的clks端、CMOS互补开关K224的clks端、CMOS互补开关K226的clks端、CMOS互补开关K228的clks端、CMOS互补开关K230的clks端、CMOS互补开关K231的clks端和CMOS互补开关K232的clks端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的clks端；
所述CMOS互补开关K201的clka端分别与CMOS互补开关K203的clka端、CMOS互补开关K205的clka端、CMOS互补开关K207的clka端、CMOS互补开关K209的clka端、CMOS互补开关K211的clka端、CMOS互补开关K213的clka端、CMOS互补开关K215的clka端、CMOS互补开关K217的clka端、CMOS互补开关K219的clka端、CMOS互补开关K221的clka端、CMOS互补开关K223的clka端、CMOS互补开关K225的clka端、CMOS互补开关K227的clka端、CMOS互补开关K229的clka端、CMOS互补开关K233的clka端和CMOS互补开关K234的clka端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的clka端；
所述电容C201的另一端分别与电容C202的另一端、电容C203的另一端、电容C204的另一端、电容C205的另一端、电容C206的另一端、电容C207的另一端、电容C208的另一端、电容C209的另一端、电容C210的另一端、电容C211的另一端、电容C212的另一端、电容C213的另一端、电容C214的另一端、电容C215的另一端、电容C216的一端、CMOS互补开关K231的第二连接端、运算放大器A201的正相输入端和CMOS互补开关K232的第一连接端连接；
所述运算放大器A201的反相输入端分别与CMOS互补开关K232的第二连接端和CMOS互补开关K234的第一连接端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vcm端；所述运算放大器A201的正输出端与CMOS互补开关K234的第二连接端连接，其负输出端与CMOS互补开关K233的第一连接端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的aout端；所述CMOS互补开关K233的第二连接端与电容C216的另一端连接；
所述选择器U201的控制端s1、选择器U202的控制端s2、选择器U203的控制端s3、选择器U204的控制端s4、选择器U205的控制端s5端、选择器U206的控制端s6、选择器U207的控制端s7、选择器U208的控制端s8、选择器U209的控制端s9、选择器U210的控制端s10、选择器U211的控制端s11、选择器U212的控制端s12、选择器U213的控制端s13、选择器U214的控制端s14和选择器U215的控制端s15作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的s1～s15端。
5.根据权利要求3所述的自校准流水线ADC，其特征在于，所述第四子ADC包括：电阻R301至电阻R316共16个电阻、动态比较器A301至动态比较器A15共15个动态比较器和第二温度计码解码器；
所述动态比较器A301的反相输入端分别与电阻R301的一端和电阻R302的一端连接；所述电阻R101的另一端作为第四子ADC的vrefn端；所述动态比较器Am的反相输入端分别与电阻Rm的另一端和电阻Rm+1的一端连接，其中，m为整数，取遍[302,315]；所述电阻R316的另一端作为第四子ADC的vrefp端；所述动态比较器A301的正相输入端分别与动态比较器A302的正相输入端至动态比较器A315的正相输入端连接，并作为第四子ADC的vin端；所述动态比较器A301的clk端分别与动态比较器A302的clk端至动态比较器A315的clk端连接，并作为第四子ADC的clk端；每个动态比较器的输出端与第二温度计码解码器的15个输入端一一对应连接；所述第二温度计码解码器的输出端作为第四子ADC的dout[4:0]端。
6.根据权利要求2所述的自校准流水线ADC，其特征在于，所述缓冲器A1、缓冲器A2和缓冲器A3的结构均相同，均包括：PMOS管M401、PMOS管M402、NMOS管M403、NMOS管M404、NMOS管M405、NMOS管M406、PMOS管M409、PMOS管M410、PMOS管M411、PMOS管M412、PMOS管M413、NMOS管M414、NMOS管M415、PMOS管M416、NMOS管M417、PMOS管M418、PMOS管M419、NMOS管M420、NMOS管M421、NMOS管M422、PMOS管M423、NMOS管M424、接地电阻R401、电阻R402、电流源M407、电流源M408、电容C401、电容C402、电阻R403和电阻R404；
所述PMOS管M401的源极分别与PMOS管M411的源极、PMOS管M412的源极、PMOS管M423的源极、电阻R402的一端和电流源M408的一端连接，其漏极分别与PMOS管M401的栅极和PMOS管M402的源极连接；所述PMOS管M402的漏极分别与PMOS管M402的栅极、接地电阻R401、PMOS管M418的栅极和PMOS管M413的栅极连接；所述NMOS管M403的漏极分别与电阻R402的另一端、NMOS管M403的栅极、NMOS管M420的栅极和NMOS管M415的栅极连接，其源极分别与NMOS管M404的漏极和NMOS管M404的栅极连接；所述NMOS管M404的源极接地；
所述NMOS管M405的栅极与PMOS管M409的栅极连接，其漏极分别与PMOS管M411的漏极、PMOS管M411的栅极、PMOS管M412的栅极、NMOS管M414的栅极、NMOS管M417的栅极、PMOS管M413的源极和NMOS管M414的漏极连接，其源极分别与NMOS管M406的源极和电流源M407的一端连接；所述电流源M407的另一端接地；所述NMOS管M406的漏极分别与NMOS管M417的漏极、PMOS管M418的源极、PMOS管M412的漏极和PMOS管M423的栅极连接；所述PMOS管M410的栅极与NMOS管M406的栅极连接，其源极分别与电流源M408的另一端和PMOS管M409的源极连接，其漏极分别与PMOS管M419的漏极、NMOS管M420的源极、NMOS管M422的漏极和NMOS管M424的栅极连接；
所述PMOS管M409的漏极分别与NMOS管M415的源极、PMOS管M416的漏极、NMOS管M421的漏极、NMOS管M421的栅极、NMOS管M422的栅极、PMOS管M416的栅极和PMOS管M419的栅极连接；所述NMOS管M421的源极接地；所述NMOS管M422的源极接地；所述NMOS管M414的源极与NMOS管M415的漏极连接；所述PMOS管M413的漏极与PMOS管M416的源极连接；所述PMOS管M419的源极分别与PMOS管M418的漏极和电容C401的一端连接；所述NMOS管M417的源极分别与NMOS管M420的漏极和电容C402的一端连接；所述电阻R403的一端与电容C401的另一端连接；所述电容C402的另一端与电阻R404的一端连接；所述PMOS管M423的漏极分别与电阻R403的另一端、电阻R404的另一端和NMOS管M424的漏极连接，并作为缓冲器A1、缓冲器A2或缓冲器A3的输出端；所述NMOS管M424的源极接地。
7.根据权利要求5所述的自校准流水线ADC，其特征在于，所述第一温度计码解码器和第二温度计码解码器均属于组合逻辑数字电路模块，所述第一温度计码解码器的输出端输出5位二进制数，所述第二温度计码解码器的输出端输出4位二进制数，所述第一温度计码解码器和第二温度计码解码器的输出二进制数值均为各自的输入端输入高电平值的总数。
8.根据权利要求1所述的自校准流水线ADC，其特征在于，所述第一开关逻辑控制模块、第二开关逻辑控制模块和第三开关逻辑控制模块均属于组合逻辑数字电路模块，其输入端均为5位二进制数输入端口din，其输出端均包括s1～s15共15个2位二进制数输出端；所述第一开关逻辑控制模块、第二开关逻辑控制模块和第三开关逻辑控制模块的输入输出关系用十进制表示为：
当din＝0时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝2，s12＝2，s13＝2，s14＝2，s15＝2；
当din＝1时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝2，s12＝2，s13＝2，s14＝2，s15＝1；
当din＝2时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝2，s12＝2，s13＝2，s14＝1，s15＝1；
当din＝3时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝2，s12＝2，s13＝1，s14＝1，s15＝1；
当din＝4时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝2，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝5时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝2，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝6时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝2，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝7时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝2，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝8时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝2，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝9时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝2，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝10时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝2，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝11时，s1＝2，s2＝2，s3＝2，s4＝2，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝12时，s1＝2，s2＝2，s3＝2，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝13时，s1＝2，s2＝2，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝14时，s1＝2，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝15时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝1；
当din＝16时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝1，s15＝0；
当din＝17时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝1，s14＝0，s15＝0；
当din＝18时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝1，s13＝0，s14＝0，s15＝0；
当din＝19时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝1，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝20时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝1，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝21时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝1，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝22时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝1，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝23时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝1，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝24时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝1，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝25时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝1，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝26时，s1＝1，s2＝1，s3＝1，s4＝1，s5＝0，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝27时，s1＝1，s2＝1，s3＝1，s4＝0，s5＝0，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝28时，s1＝1，s2＝1，s3＝0，s4＝0，s5＝0，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝29时，s1＝1，s2＝0，s3＝0，s4＝0，s5＝0，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0；
当din＝30时，s1＝0，s2＝0，s3＝0，s4＝0，s5＝0，s6＝0，s7＝0，s8＝0，s9＝0，s10＝0，s11＝0，s12＝0，s13＝0，s14＝0，s15＝0。
9.根据权利要求1所述的自校准流水线ADC，其特征在于，所述第一自校准模块、第二自校准模块和第三自校准模块均属于时序逻辑数字电路模块，其输入输出端口信号均遵循下式：
Figure FDA0003059860640000111
其中，a为d1端输入信号值，d1端即第一自校准模块d1[4:0]端、第二自校准模块d1[8:0]端或第三自校准模块d1[12:0]端；b为d2端输入信号值，d2端即第一自校准模块d2[4:0]端、第二自校准模块d2[4:0]端或第三自校准模块d2[3:0]端；
Figure FDA0003059860640000112
为a、b和数值1组成的三维列向量；dk为d3[15:0]端输入信号值，yk为输出端dout值，输出端dout即第一自校准模块dout[8:0]端、第二自校准模块dout[12:0]端或第一自校准模块dout[15:0]端；wk T为权值向量wk的转置运算，权值向量wk为三维列向量；第一自校准模块、第二自校准模块和第三自校准模块的权值向量wk均在其各自clk端接入的时钟信号出现上升沿时按下式进行迭代更新：
Figure FDA0003059860640000113
wk+1为权值向量wk的迭代更新后的向量；μ为迭代步长。
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季红兵: "基于CMOS工艺流水线型模数转换器采样保持电路设计", 《南通大学学报(自然科学版)》, no. 4, pages 71 - 74 *
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牛胜普;唐鹤;李泽宇;陈科全;彭析竹;张波;: "一种基于最小量化误差流水线ADC校准算法", 电子与封装, no. 05, pages 23 - 27 *
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