CN111524960A - 一种横向高压器件 - Google Patents

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Abstract

本发明提供一种横向高压器件，包括：P型衬底、N型外延层、栅氧化层、多晶硅栅极、钝化层；N型外延层包括第一P型掺杂条、第二P型掺杂条、第三P型掺杂条、介质槽区、P型阱区和第二N型重掺杂区；P型阱区包括第一N型重掺杂区、第一P型重掺杂区；金属阴极覆盖在第一N型重掺杂区和第一P型重掺杂区表面，金属阳极覆盖在第二N型重掺杂区表面。本发明通过在N型外延层引入梯形介质槽，使得纵向电场的分布近似为矩形分布，器件获得高的击穿电压，同时介质槽也降低了器件表面面积，器件比导通电阻降低；通过在介质槽区两侧引入P型掺杂条构成类似triple‑RESURF的结构，在保持器件耐压的前提下提高了N型外延层的掺杂浓度，降低器件的比导通电阻。

Description

一种横向高压器件
技术领域
本发明属于半导体功率器件技术领域，具体涉及一种横向高压器件。
背景技术
横向双扩散金属-氧化物-半导体场效应晶体管(Lateral Double-diffusedMetal-Oxide-Semiconductor Field Effect Transistor，LDMOSFET)作为功率集成电路(Power Integrated Circuit，PIC)中的核心器件，具有易集成、驱动功率小、负温度系数等优点，多年来一直朝着高击穿电压(Breakdown Voltage，BV)和低比导通电阻(SpecificOn-Resistance，Ron,sp)的方向发展。较高的击穿电压需要器件具有较长的漂移区长度和较低的漂移区掺杂浓度，这导致器件具有较高的导通电阻。
为了缓解这一矛盾，使器件同时具有高耐压与低比导通电阻，研究者在LDMOS横向漂移区中引入了介质槽。介质槽可以承受大部分横向耐压的同时缩短器件横向尺寸，大幅度降低芯片的面积。但是传统的介质槽LDMOS其比导通电阻仍然较大，未能进一步缓解耐压与比导通电阻的矛盾。
发明内容
鉴于以上所述现有技术的缺点，本发明提出了一种横向高压器件，目的在于提高器件的击穿电压的同时保持器件低比导通电阻。为实现上述目的，本发明的技术方案如下：
一种横向高压器件，P型衬底1、位于P型衬底1上方的N型外延层2、位于N型外延层2内左侧垂直设置的第一P型掺杂条3、位于N型外延层2内下方水平设置的第二P型掺杂条4、位于N型外延层2内右侧的垂直设置的第三P型掺杂条5、位于N型外延层2内中部的介质槽区6、位于N型外延层2内左上方的P型阱区8、位于P型阱区8内左侧的第一P型重掺杂区10、位于第一P型重掺杂区10右侧的第一N型重掺杂区9、位于N型外延层2内右上方的第二N型重掺杂区11，第一P型掺杂条3与P型阱区8之间存在间隔，第二P型掺杂条4位于第一P型掺杂条3和第三P型掺杂条5之间，且第二P型掺杂条4的两侧分别与第一P型掺杂条3的底部和第三P型掺杂条5的底部相连接，第三P型掺杂条5与第二N型重掺杂区11相连接；P型阱区8和N型外延层2上方设有栅氧化层13，栅氧化层13上方为多晶硅栅极14，钝化层15位于栅氧化层13两侧；第一N型重掺杂区9与第一P型重掺杂区10通过金属短接形成金属阴极12；第二N型重掺杂区11通过金属短接形成金属阳极16。
为实现上述发明目的，本发明还提供第二种横向高压器件，包括：P型衬底1、位于P型衬底1上方的N型外延层2、位于N型外延层2内左侧垂直设置的第一P型掺杂条3、位于N型外延层2内下方水平设置的第二P型掺杂条4、位于N型外延层2内右侧的垂直设置的第三P型掺杂条5、位于N型外延层2内中部的介质槽区6、位于N型外延层2内左上方的P型阱区8、位于P型阱区8内左侧的第一N型重掺杂区9，位于第一N型重掺杂区9右侧的第一P型重掺杂区10、位于N型外延层2内右上方的第二N型重掺杂区11、第一P型掺杂条3与P型阱区8存在间隔，第二P型掺杂条4位于第一P型掺杂条3和第三P型掺杂条5之间，且第二P型掺杂条4的两侧分别与第一P型掺杂条3的底部和第三P型掺杂条5的底部相连接，第三P型掺杂条5与第二N型重掺杂区11相连接；P型阱区8左侧设有栅氧化层13和被栅氧化层13包围的多晶硅栅极14；第一N型重掺杂区9与第一P型重掺杂区10通过金属短接形成金属阴极12，钝化层15位于金属阴极12的两侧；第二N型重掺杂区11通过金属短接形成金属阳极16。
上述两种的横向高压器件，作为优选方式，第一P型掺杂条3的掺杂浓度高于第三P型掺杂条5。
上述两种的横向高压器件，作为优选方式，介质槽区6为梯形槽，其水平宽度随着垂直方向的长度的增加逐渐变小。作为优选方式，介质槽区6由多个矩形槽区组成，至上而下分别为第一槽区61、第二槽区62、…、第n槽区6n，其中n大于等于2，且第一槽区61垂直方向的长度与P型阱区8垂直方向的长度相等，随着垂直方向的长度的增加，矩形槽区的水平宽度减小。
上述两种的横向高压器件，作为优选方式，介质槽区6由矩形形状的第一槽区61和梯形形状的第二槽区62组成；第一槽区61位于第二槽区62的上方，且第一槽区61垂直方向的长度与P型阱区8垂直方向的长度相等，第二槽区62的水平宽度随着垂直方向长度的增加逐渐减小。
上述两种的横向高压器件，作为优选方式，介质槽区6为梯形槽，从上到下分成多个不同介电常数的介质区，分别为第一介质区71、…、第n介质区7n，其中n大于等于2，且各介质区的介电常数从上到下依次提高。
上述两种的横向高压器件，作为优选方式，将第二N型重掺杂区11的位置替换为第二P型重掺杂区17，所述器件由LDMOS器件变为LIGBT器件。
作为优选方式，所述器件结构中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时，N型掺杂变为P型掺杂。
本发明的有益效果为：本发明通过在漂移区引入介质槽，保持器件耐压的同时降低了器件表面面积，有效降低器件比导通电阻；将介质槽区的形状设置为梯形，介质槽区的水平宽度随垂直方向的长度的增加而减小，使得纵向电场在垂直方向的斜率近似为零，在保持低导通电阻的情况下，提高了器件的击穿电压；通过在介质槽区两侧引入P型掺杂条构成类似triple-RESURF的结构，在保持器件耐压的前提下提高了N型外延层的掺杂浓度，降低器件的比导通电阻。
附图说明
图1为实施例1的结构示意图；
图2为实施例2的结构示意图；
图3为实施例3的结构示意图；
图4为实施例4的结构示意图；
图5为实施例5的结构示意图；
图6为实施例6的结构示意图；
图7为实施例7的结构示意图；
图8为实施例8的结构示意图；
图9为实施例9的结构示意图；
图10为实施例10的结构示意图；
1为P型衬底，2为N型外延层，3为第一P型掺杂条，4为第二P型掺杂条，5为第三P型掺杂条，6为介质槽区，61为第一槽区，62为第二槽区，6n为第n槽区，7为介质区，71为第一介质区，7n为第n介质区，8为P型阱区，9为第一N型重掺杂区，10为第一P型重掺杂区，11为第二N型重掺杂区，12为金属阴极，13为栅氧化层，14为多晶硅栅，15为钝化层，16为金属阳极，17为第二P型重掺杂区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
本发明通过在N型外延层引入介质槽，保持器件耐压的同时减小了器件表面面积，有效降低器件比导通电阻；通过在介质槽区两侧引入P型掺杂条构成类似triple-RESURF的结构，在保持器件耐压的前提下提高了N型外延层的掺杂浓度，降低器件的比导通电阻；将介质槽区的形状设置梯形，介质槽区的水平宽度随着垂直方向的长度的增加而减小，使得纵向电场的分布近似为矩形分布，斜率近似为零，在保持低导通电阻的情况下，提高了器件的击穿电压。
实施例1
如图1所示，本实施例器件结构，包括：P型衬底1、位于P型衬底1上方的N型外延层2、位于N型外延层2内左侧垂直设置的第一P型掺杂条3、位于N型外延层2内下方水平设置的第二P型掺杂条4、位于N型外延层2内右侧的垂直设置的第三P型掺杂条5、位于N型外延层2内中部的介质槽区6、位于N型外延层2内左上方的P型阱区8、位于P型阱区8内左侧的第一P型重掺杂区10、位于第一P型重掺杂区10右侧的第一N型重掺杂区9、位于N型外延层2内右上方的第二N型重掺杂区11，第一P型掺杂条3与P型阱区8之间存在间隔，第二P型掺杂条4位于第一P型掺杂条3和第三P型掺杂条5之间，且第二P型掺杂条4的两侧分别与第一P型掺杂条3的底部和第三P型掺杂条5的底部相连接，第三P型掺杂条5与第二N型重掺杂区11相连接；P型阱区8和N型外延层2上方设有栅氧化层13，栅氧化层13上方为多晶硅栅极14，钝化层15位于栅氧化层13两侧；第一N型重掺杂区9与第一P型重掺杂区10通过金属短接形成金属阴极12；第二N型重掺杂区11通过金属短接形成金属阳极16。
第一P型掺杂条3的掺杂浓度高于第三P型掺杂条5。介质槽区6为梯形槽，其水平宽度随着垂直方向的长度的增加逐渐变小。
本例的工作原理为：
平面LDMOS为横向耐压，击穿点在器件表面，本发明使用介质槽区6将LDMOS折叠，实现体内(硅部分)的三段耐压，在保持耐压不变的前提下缩小了元胞宽度，比导通电阻降低。
第一P型掺杂条3、第三P型掺杂条5与N型外延层2位于第一P型掺杂条3和第三P型掺杂条5之间的部分构成一个类似triple-RESURF的结构，在保持耐压不变的前提下提高了N型外延层2的掺杂浓度，比导通电阻降低。
介质槽区6右侧电势高于左侧，相当于一个电容，介质槽电容的两端电势差为△V，随着垂直方向长度的增加，△V减小。若介质槽区6的几何形状为矩形，器件阻断时，垂直方向长度的增加不会改变介质槽电容的大小，电容两端的电荷量随着△V减小而减少，而垂直方向上不同长度的总电荷量相等，因此会有多余的电荷用于形成纵向电场，电荷平衡的条件未能满足，器件的耐压受到限制。本实施例采用梯形的介质槽区6，随着垂直方向长度的降低，介质槽区6的水平宽度减小，介质槽电容增大，因此随着△V减小，电容两端的电荷量依旧能保持不变，不会有多余的电荷用于产生纵向电场，能够满足电荷平衡的条件，纵向电场分布近似为矩形分布，斜率近似为零，在保持比导通电阻的前提下提高器件的耐压。
实施例2
如图2所示，本发明和实施例1基本相同，差别在于：介质槽区6由多个矩形槽区组成，至上而下分别为第一槽区61、第二槽区62、…、第n槽区6n，其中n大于等于2，且第一槽区61垂直方向的长度与P型阱区8垂直方向的长度相等。随着垂直方向的长度的增加，矩形槽区的水平宽度减小。其优势在于工艺实现更容易，且能达到与实施例1相同的效果。
实施例3
如图3所示，本发明和实施例1基本相同，差别在于：介质槽区6由矩形形状的第一槽区61和梯形形状的第二槽区62组成。第一槽区61位于第二槽区62的上方，且第一槽区61垂直方向的长度与P型阱区8垂直方向的长度相等，第二槽区62的水平宽度随着垂直方向的长度的增加逐渐减小。其工艺实现难度介于实施例1和实施例2之间，消除了实施例1中第二N型重掺杂区11与介质槽区6之间的缝隙，降低了器件失效的风险。
实施例4
如图4所示，本发明和实施例1基本相同，差别在于：介质槽区6为梯形槽，从上到下分成多个不同介电常数的介质区，分别为第一介质区71、…、第n介质区7n，其中n大于等于2，且各介质的介电常数从上到下依次提高。其优势在于不同介电常数的介质相交会引入一个新的电场峰值，大幅提高耐压。
实施例5
如图5所示，本发明和实施例1基本相同，将第二N型重掺杂区11的位置替换为第二P型重掺杂区17，所述器件由LDMOS器件变为LIGBT器件。
实施例6
如图6所示，本实施例提供一种横向高压器件，包括：P型衬底1、位于P型衬底1上方的N型外延层2、位于N型外延层2内左侧垂直设置的第一P型掺杂条3、位于N型外延层2内下方水平设置的第二P型掺杂条4、位于N型外延层2内右侧的垂直设置的第三P型掺杂条5、位于N型外延层2内中部的介质槽区6、位于N型外延层2内左上方的P型阱区8、位于P型阱区8内左侧的第一N型重掺杂区9，位于第一N型重掺杂区9右侧的第一P型重掺杂区10、位于N型外延层2内右上方的第二N型重掺杂区11、第一P型掺杂条3与P型阱区8存在间隔，第二P型掺杂条4位于第一P型掺杂条3和第三P型掺杂条5之间，且第二P型掺杂条4的两侧分别与第一P型掺杂条3的底部和第三P型掺杂条5的底部相连接，第三P型掺杂条5与第二N型重掺杂区11相连接；P型阱区8左侧设有栅氧化层13和被栅氧化层13包围的多晶硅栅极14；第一N型重掺杂区9与第一P型重掺杂区10通过金属短接形成金属阴极12，钝化层15位于金属阴极12的两侧；第二N型重掺杂区11通过金属短接形成金属阳极16。介质槽区6为梯形槽，其水平宽度随着垂直方向的长度的增加逐渐变小。常规浅槽栅工艺更易实现，电流路径更短，比导通电阻更低，但槽位于外延层内部的边界拐点会引起一个电场峰值，容易导致器件提前击穿，耐压不如预期。
实施例7
如图7所示，本发明和实施例6基本相同，差别在于：介质槽区6由多个矩形槽区组成，至上而下分别为第一槽区61、第二槽区62、…、第n槽区6n，其中n大于等于2，且第一槽区61垂直方向的长度与P型阱区8垂直方向的长度相等，随着垂直方向的长度的增加，矩形槽区的水平宽度减小。其优势在于工艺实现更容易，且能达到与实施例7相同的效果。
实施例8
如图8所示，本发明和实施例6基本相同，差别在于：介质槽区6由矩形形状的第一槽区61和梯形形状的第二槽区62组成。第一槽区61位于第二槽区62的上方，且第一槽区61垂直方向的长度与P型阱区8垂直方向的长度相等，第二槽区62的水平宽度随着垂直方向的长度的增加逐渐减小。其工艺实现难度介于实施例6和实施例7之间，消除了实施例6中第二N型重掺杂区11与介质槽区6之间的缝隙，降低了器件失效的风险。
实施例9
如图9所示，本发明和实施例6基本相同，差别在于：介质槽区6为梯形槽，从上到下分成多个不同介电常数的介质区，分别为第一介质区71、…、第n介质区7n，其中n大于等于2，且各介质区的介电常数从上到下依次提高。其优势在于不同介电常数的介质相交会引入一个新的电场峰值，大幅提高耐压。
实施例10
如图10所示，本发明和实施例6基本相同，差别在于：将第二N型重掺杂区11的位置替换为第二P型重掺杂区17，所述器件由LDMOS器件变为LIGBT器件。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种横向高压器件,其特征在于包括：P型衬底(1)、位于P型衬底(1)上方的N型外延层(2)、位于N型外延层(2)内左侧垂直设置的第一P型掺杂条(3)、位于N型外延层(2)内下方水平设置的第二P型掺杂条(4)、位于N型外延层(2)内右侧的垂直设置的第三P型掺杂条(5)、位于N型外延层(2)内中部的介质槽区(6)、位于N型外延层(2)内左上方的P型阱区(8)、位于P型阱区(8)内左侧的第一P型重掺杂区(10)、位于第一P型重掺杂区(10)右侧的第一N型重掺杂区(9)、位于N型外延层(2)内右上方的第二N型重掺杂区(11)，第一P型掺杂条(3)与P型阱区(8)之间存在间隔，第二P型掺杂条(4)位于第一P型掺杂条(3)和第三P型掺杂条(5)之间，且第二P型掺杂条(4)的两侧分别与第一P型掺杂条(3)的底部和第三P型掺杂条(5)的底部相连接，第三P型掺杂条(5)与第二N型重掺杂区(11)相连接；P型阱区(8)和N型外延层(2)上方设有栅氧化层(13)，栅氧化层(13)上方为多晶硅栅极(14)，钝化层(15)位于栅氧化层(13)两侧；第一N型重掺杂区(9)与第一P型重掺杂区(10)通过金属短接形成金属阴极(12)；第二N型重掺杂区(11)通过金属短接形成金属阳极(16)。
2.一种横向高压器件，其特征在于包括：P型衬底(1)、位于P型衬底(1)上方的N型外延层(2)、位于N型外延层(2)内左侧垂直设置的第一P型掺杂条(3)、位于N型外延层(2)内下方水平设置的第二P型掺杂条(4)、位于N型外延层(2)内右侧的垂直设置的第三P型掺杂条(5)、位于N型外延层(2)内中部的介质槽区(6)、位于N型外延层(2)内左上方的P型阱区(8)、位于P型阱区(8)内左侧的第一N型重掺杂区(9)，位于第一N型重掺杂区(9)右侧的第一P型重掺杂区(10)、位于N型外延层(2)内右上方的第二N型重掺杂区(11)、第一P型掺杂条(3)与P型阱区(8)存在间隔，第二P型掺杂条(4)位于第一P型掺杂条(3)和第三P型掺杂条(5)之间，且第二P型掺杂条(4)的两侧分别与第一P型掺杂条(3)的底部和第三P型掺杂条(5)的底部相连接，第三P型掺杂条(5)与第二N型重掺杂区(11)相连接；P型阱区(8)左侧设有栅氧化层(13)和被栅氧化层(13)包围的多晶硅栅极(14)；第一N型重掺杂区(9)与第一P型重掺杂区(10)通过金属短接形成金属阴极(12)，钝化层(15)位于金属阴极(12)的两侧；第二N型重掺杂区(11)通过金属短接形成金属阳极(16)。
3.根据权利要求1或2所述的一种横向高压器件，其特征在于：第一P型掺杂条(3)的掺杂浓度高于第三P型掺杂条(5)。
4.根据权利要求1或2所述的一种横向高压器件，其特征在于：介质槽区(6)为梯形槽，其水平宽度随着垂直方向的长度的增加逐渐变小。
5.根据权利要求1或2所述的一种横向高压器件，其特征在于：介质槽区(6)由多个矩形槽区组成，至上而下分别为第一槽区(61)、第二槽区(62)、…、第n槽区(6n)，其中n大于等于2，且第一槽区(61)垂直方向的长度与P型阱区(8)垂直方向的长度相等，随着垂直方向的长度的增加，矩形槽区的水平宽度减小。
6.根据权利要求1或2所述的一种横向高压器件，其特征在于：介质槽区(6)由矩形形状的第一槽区(61)和梯形形状的第二槽区(62)组成；第一槽区(61)位于第二槽区(62)的上方，且第一槽区(61)垂直方向的长度与P型阱区(8)垂直方向的长度相等，第二槽区(62)的水平宽度随着垂直方向长度的增加逐渐减小。
7.根据权利要求1或2所述的一种横向高压器件，其特征在于：介质槽区(6)为梯形槽，从上到下分成多个不同介电常数的介质区，分别为第一介质区(71)、…、第n介质区(7n)，其中n大于等于2，且各介质区的介电常数从上到下依次提高。
8.根据权利要求1至7任意一项所述的一种横向高压器件，其特征在于：将第二N型重掺杂区(11)的位置替换为第二P型重掺杂区(17)，所述器件由LDMOS器件变为LIGBT器件。
9.根据权利要求1至8任意一项所述的一种横向高压器件，其特征在于：所述器件结构中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时，N型掺杂变为P型掺杂。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060113627A1 (en) * 2004-11-29 2006-06-01 Chung-I Chen High-voltage transistor device having an interlayer dielectric etch stop layer for preventing leakage and improving breakdown voltage
CN102254946A (zh) * 2011-01-11 2011-11-23 苏州英诺迅科技有限公司 一种射频横向扩散n型mos管及其制造方法
CN107275388A (zh) * 2017-06-26 2017-10-20 电子科技大学 一种横向高压器件
CN107731918A (zh) * 2016-08-12 2018-02-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060113627A1 (en) * 2004-11-29 2006-06-01 Chung-I Chen High-voltage transistor device having an interlayer dielectric etch stop layer for preventing leakage and improving breakdown voltage
CN102254946A (zh) * 2011-01-11 2011-11-23 苏州英诺迅科技有限公司 一种射频横向扩散n型mos管及其制造方法
CN107731918A (zh) * 2016-08-12 2018-02-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN107275388A (zh) * 2017-06-26 2017-10-20 电子科技大学 一种横向高压器件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
胡夏融: "高压SOI器件耐压模型与槽型新结构", 《中国博士学位论文全文数据库 信息科技辑》 *

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