CN111386608B - 使用替换漏极选择栅极电极的三维存储器装置及其制造方法 - Google Patents

使用替换漏极选择栅极电极的三维存储器装置及其制造方法 Download PDF

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Abstract

一种形成三维存储器装置的方法包含：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；在所述交替堆叠上方的漏极选择层级中围绕存储器开口形成图案化模板结构；在所述图案化模板结构中的沟槽中形成漏极选择层级隔离结构；在延伸穿过所述交替堆叠的所述存储器开口中形成存储器堆叠结构，其中所述存储器堆叠结构中的每一个包含存储器膜和竖直半导体通道；将所述牺牲材料层替换为字线；以及分开地，将所述图案化模板结构替换为漏极选择栅极电极。

Description

使用替换漏极选择栅极电极的三维存储器装置及其制造方法
相关申请
本申请要求2018年4月24日提交的美国临时申请第62/662,025号和2018年6月29日提交的美国非临时专利申请第16/023,289号、第16/023,866号和第16/024,048号的优先权，它们的全部内容以引用的方式并入本文中。
技术领域
本公开大体上涉及半导体装置的领域，并且具体地说，涉及包含替换漏极选择栅极电极的三维存储器装置及其制造方法。
背景技术
在T.Endoh等人的标题为“具有堆叠包围栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell)”(IEDM学报(2001)33-36)的论文中公开了每单元具有一个位的三维竖直NAND串。
发明内容
根据本公开的一方面，一种三维存储器装置包括：绝缘层和导电层的交替堆叠，其位于衬底上方；漏极选择层级导电条带，其位于所述交替堆叠上方；漏极选择层级隔离结构，其位于一对相邻的所述漏极选择层级导电带之间；存储器堆叠结构，其包括存储器膜及竖直延伸穿过所述交替堆叠及所述漏极选择层级导电条带中的相应一个的竖直半导体通道，其中所述存储器堆叠结构接触所述漏极选择层级导电条带中的相应一个的圆柱形侧壁并完全被其横向环绕；以及触点层级电介质层，其上覆于所述漏极选择层级导电条带、所述漏极选择层级隔离结构和所述存储器堆叠结构，其中所述触点层级电介质层接触所述漏极选择层级隔离结构。
根据本公开的另一方面，提供一种形成三维存储器装置的方法，其包括：在衬底上方形成绝缘层和间隔物材料层的交替堆叠；在所述交替堆叠上方形成牺牲矩阵层；穿过所述牺牲矩阵层和所述交替堆叠形成牺牲柱结构；将至少所述牺牲矩阵层替换为图案化模板结构和绝缘顶盖层的组合，其中所述图案化模板结构包括模板材料块，所述模板材料块横向环绕所述牺牲柱结构的相应子集的上部区并且具有包含多个凸形竖直侧壁区段的相应侧壁；将所述牺牲柱结构替换为包括存储器膜和竖直半导体通道的存储器开口填充结构；通过去除所述模板材料框中的每一个的全部来形成漏极选择层级腔；以及在所述漏极选择层级腔的体积内沉积至少一个导电材料以形成漏极选择层级导电条带。
根据本公开的又一方面，示出一种三维存储器装置，其包括：绝缘层和导电层的交替堆叠，其位于衬底上方；漏极选择层级导电条带，其位于所述交替堆叠上方，其中所述漏极选择层级导电条带中的每一个包括至少一个金属材料部分和掺杂半导体间隔物的组合；漏极选择层级隔离结构，其位于一对相邻的漏极选择层级导电条带之间；存储器堆叠结构，其包括存储器膜及竖直延伸穿过所述交替堆叠和所述漏极选择层级导电条带中的相应一个的竖直半导体通道；以及漏极区，其位于所述存储器堆叠结构中的相应一个的顶部上。
根据本公开的又一方面，提供一种形成三维存储器装置的方法，其包括：在衬底上方形成绝缘层和间隔物材料层的交替堆叠；在所述交替堆叠上方形成牺牲矩阵层；穿过所述牺牲矩阵层和所述交替堆叠形成牺牲柱结构；将至少所述牺牲矩阵层替换为图案化模板结构、接触所述图案化模板结构的侧壁的掺杂半导体间隔物和绝缘顶盖层的组合；将所述牺牲柱结构替换为存储器开口填充结构；通过针对所述掺杂半导体间隔物和所述绝缘顶盖层的材料选择性地去除所述图案化模板结构中的每一个的全部来形成漏极选择层级腔；以及在所述漏极选择层级腔的体积内沉积至少一个导电材料以形成漏极选择层级导电条带，其包括所沉积的至少一个导电材料的相应部分和一对相应掺杂半导体间隔物的组合。
根据本公开的另一方面，一种形成三维存储器装置的方法包含：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；在所述交替堆叠上方的漏极选择层级中围绕存储器开口形成图案化模板结构；在所述图案化模板结构中的沟槽中形成漏极选择层级隔离结构；在延伸穿过所述交替堆叠的所述存储器开口中形成存储器堆叠结构，其中所述存储器堆叠结构中的每一个包含存储器膜和竖直半导体通道；将所述牺牲材料层替换为字线；以及分开地，将所述图案化模板结构替换为漏极选择栅极电极。
根据本公开的一方面，提供一种三维存储器装置，其包括：绝缘层和导电层的交替堆叠，其位于衬底上方；漏极选择层级导电条带，其位于所述交替堆叠上方；漏极选择层级隔离结构，其位于一对相邻的所述漏极选择层级导电条带之间；以及存储器堆叠结构，其延伸穿过所述交替堆叠和所述漏极选择层级导电条带并且包括竖直延伸穿过所述交替堆叠和所述漏极选择层级导电条带中的相应一个的相应竖直半导体通道，其中每个竖直半导体通道包括：相应的第一竖直延伸部分，其延伸穿过所述导电层的各层级并且具有第一最大横向通道尺寸；以及相应的第二竖直延伸部分，其位于所述漏极选择层级导电条带的层级处并且具有小于所述第一最大横向通道尺寸的第二最大横向通道尺寸。
根据本公开的另一方面，提供一种形成三维存储器装置的方法，其包括：在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层或随后替换为导电层；形成牺牲柱结构，其延伸穿过所述交替堆叠并且包含在所述交替堆叠上方突出且具有第一最大横向尺寸的相应上部区和嵌入于所述交替堆叠内且具有大于所述第一最大横向尺寸的第二最大横向尺寸的相应下部区；在所述交替堆叠上方围绕所述牺牲柱结构的所述上部区形成图案化模板结构和电介质材料部分的组合，其中所述图案化模板结构包括模板材料块，所述模板材料块横向环绕所述牺牲柱结构的相应子集的上部区并且具有包含多个凸形竖直侧壁区段的相应侧壁；将所述牺牲柱结构替换为包括存储器膜和竖直半导体通道的存储器开口填充结构；以及将所述模板材料块替换为漏极选择层级导电条带。
附图说明
图1A是根据本公开的第一实施例的在形成至少一个***装置、绝缘层、内埋导电层和处理中源极层级材料层之后的第一示例性结构的示意性竖直横截面图。
图1B是图1A的绝缘层、内埋导电层和处理中源极层级材料层的层堆叠的竖直横截面图。
图2A是根据本公开第一实施例的在形成绝缘层和间隔物材料层的交替堆叠及牺牲矩阵层之后的第一示例性结构的上部区的透视图。
图2B是图2A的第一示例性结构的竖直横截面图。
图3A是根据本公开的第一实施例的在形成存储器开口和任选的支撑开口之后的第一示例性结构的上部区的透视图。
图3B是图3A的第一示例性结构的竖直横截面图。
图4是根据本公开的第一实施例的在形成牺牲柱结构之后的第一示例性结构的上部区的透视图。
图5是根据本公开的第一实施例的在将牺牲矩阵层图案化到牺牲矩阵部分中之后的第一示例性结构的上部区的透视图。
图6是根据本公开的第一实施例的在各向异性地蚀刻最顶部间隔物材料层之后的第一示例性结构的上部区的透视图。
图7是根据本公开的第一实施例的在格式化第一模板材料部分之后的第一示例性结构的上部区的透视图。
图8是根据本公开的第一实施例的在去除牺牲矩阵部分之后的第一示例性结构的上部区的透视图。
图9是根据本公开的第一实施例的在沉积包括电介质材料的保形模板材料衬里之后的第一示例性结构的上部区的透视图。
图10是根据本公开的第一实施例的在各向异性地蚀刻保形模板材料衬里和图案化模板结构之后的第一示例性结构的上部区的透视图。
图11是根据本公开的第一实施例的在形成绝缘顶盖层之后的第一示例性结构的上部区的透视图。
图12是根据本公开的第一实施例的在将牺牲柱结构替换为存储器开口填充结构之后的第一示例性结构的上部区的透视图。
图13A至13E示出根据本公开的第一实施例的在将牺牲柱结构替换为存储器开口填充结构期间的包含存储器开口的第一示例性结构的区域。
图14是根据本公开的第一实施例的在形成背侧沟槽之后的第一示例性结构的上部区的透视图。
图15A至15E示出根据本公开的第一实施例的在将处理中源极层级材料层替换为源极层级材料层期间的包含存储器开口和背侧沟槽的第一示例性结构的区域。
图16是根据本公开的第一实施例的在形成背侧凹部之后的第一示例性结构的上部区的透视图。
图17是根据本公开的第一实施例的在形成导电层之后的第一示例性结构的上部区的透视图。
图18是根据本公开的第一实施例的在背侧沟槽中形成电介质壁结构并去除绝缘顶盖层的水平部分之后的第一示例性结构的上部区的透视图。
图19A是根据本公开的第一实施例的在通过去除图案化模板结构形成漏极选择层级腔之后的第一示例性结构的区域的竖直横截面图。
图19B是图19A的第一示例性结构的上部区的透视图。
图20A是根据本公开的第一实施例的在形成漏极选择层级导电条带之后的第一示例性结构的区域的竖直横截面图。
图20B是图20A的第一示例性结构的区域的俯视图。
图21A是根据本公开的第一实施例的在形成触点层级电介质层和触点通孔结构之后的第一示例性结构的区域的竖直横截面图。
图21B是图21A的第一示例性结构的替代实施例的竖直横截面图。
图22是根据本公开的第二实施例的在沉积保形掺杂半导体材料衬里之后的第二示例性结构的上部区的透视图。
图23是根据本公开的第二实施例的在通过各向异性地蚀刻保形掺杂半导体材料衬里形成掺杂半导体间隔物之后和在去除最顶部牺牲材料层的未掩蔽部分之后的第二示例性结构的上部区的透视图。
图24是根据本公开的第二实施例的在形成绝缘顶盖层之后的第二示例性结构的上部区的透视图。
图25是根据本公开的第二实施例的在将牺牲柱结构替换为存储器开口填充结构之后的第二示例性结构的上部区的透视图。
图26是根据本公开的第二实施例的在形成背侧沟槽之后的第二示例性结构的上部区的透视图。
图27是根据本公开的第二实施例的在形成背侧凹部之后的第二示例性结构的上部区的透视图。
图28是根据本公开的第二实施例的在形成导电层之后的第二示例性结构的上部区的透视图。
图29是根据本公开的第二实施例的在背侧沟槽中形成电介质壁结构并去除绝缘顶盖层的水平部分之后的第二示例性结构的上部区的透视图。
图30A是根据本公开的第二实施例的在通过去除模板材料块形成漏极选择层级腔之后的第二示例性结构的区域的竖直横截面图。
图30B是图30A的第二示例性结构的上部区的透视图。
图31A是根据本公开的第二实施例的在形成漏极选择层级导电条带之后的第二示例性结构的区域的竖直横截面图。
图31B是图30A的第二示例性结构的区域的俯视图。
图32是根据本公开的第二实施例的在形成触点层级电介质层和触点通孔结构之后的第二示例性结构的区域的竖直横截面图。
图33A是根据本公开的第三实施例的在形成牺牲柱结构之后的第三示例性结构的区域的俯视图。
图33B是沿着竖直平面B-B’的图33A的第三示例性结构的竖直横截面图。
图34A是根据本公开的第三实施例的在去除牺牲矩阵层之后的第三示例性结构的区域的俯视图。
图34B是沿着竖直平面B-B’的图34A的第三示例性结构的竖直横截面图。
图35A是根据本公开的第三实施例的在将牺牲柱结构的表面部分转换成半导体氧化物部分之后的第三示例性结构的区域的俯视图。
图35B是沿着竖直平面B-B’的图35A的第三示例性结构的竖直横截面图。
图36A是根据本公开的第三实施例的在去除半导体氧化物部分之后的第三示例性结构的区域的俯视图。
图36B是沿着竖直平面B-B’的图36A的第三示例性结构的竖直横截面图。
图37A是根据本公开的第三实施例的在形成第一模板材料层之后的第三示例性结构的区域的俯视图。
图37B是沿着竖直平面B-B’的图37A的第三示例性结构的竖直横截面图。
图38A是根据本公开的第三实施例的在形成漏极选择层级线型沟槽之后的第三示例性结构的区域的俯视图。
图38B是沿着竖直平面B-B’的图38A的第三示例性结构的竖直横截面图。
图39A是根据本公开的第三实施例的在形成第二模板材料层之后的第三示例性结构的区域的俯视图。
图39B是沿着竖直平面B-B’的图39A的第三示例性结构的竖直横截面图。
图40A是根据本公开的第三实施例的在形成图案化模板结构之后的第三示例性结构的区域的俯视图。
图40B是沿着竖直平面B-B’的图40A的第三示例性结构的竖直横截面图。
图41A是根据本公开的第三实施例的在形成漏极选择层级隔离结构之后的第三示例性结构的区域的俯视图。
图41B是沿着竖直平面B-B’的图41A的第三示例性结构的竖直横截面图。
图42A是根据本公开的第三实施例的在通过去除牺牲柱结构而在存储器开口中形成腔之后的第三示例性结构的区域的俯视图。
图42B是沿着竖直平面B-B’的图42A的第三示例性结构的竖直横截面图。
图43A是根据本公开的第三实施例的在形成覆盖材料层之后的第三示例性结构的区域的俯视图。
图43B是沿着竖直平面B-B’的图43A的第三示例性结构的竖直横截面图。
图44A是根据本公开的第三实施例的在通过各向异性地蚀刻覆盖材料层形成圆柱形覆盖材料部分之后的第三示例性结构的区域的俯视图。
图44B是沿着竖直平面B-B’的图44A的第三示例性结构的竖直横截面图。
图45A是根据本公开的第三实施例的在去除电荷存储层的未掩蔽部分之后的第三示例性结构的区域的俯视图。
图45B是沿着竖直平面B-B’的图45A的第三示例性结构的竖直横截面图。
图46A是根据本公开的第三实施例的在去除圆柱形覆盖材料部分之后的第三示例性结构的区域的俯视图。
图46B是沿着竖直平面B-B’的图46A的第三示例性结构的竖直横截面图。
图47A是根据本公开的第三实施例的在形成隧穿电介质、电介质芯、芯腔和漏极半导体材料部分之后的第三示例性结构的区域的俯视图。
图47B是沿着竖直平面B-B’的图47A的第三示例性结构的竖直横截面图。
图48A是根据本公开的第三实施例的在形成漏极植入掺杂剂区之后的第三示例性结构的区域的俯视图。
图48B是沿着竖直平面B-B’的图48A的第三示例性结构的竖直横截面图。
图49A是根据本公开的第三实施例的在形成漏极区并将牺牲材料层和图案化模板结构替换为导电层和漏极选择层级导电条带之后的第三示例性结构的区域的俯视图。
图49B是沿着竖直平面B-B’的图49A的第三示例性结构的竖直横截面图。
图50A是根据本公开的第三实施例的替代性配置的在形成存储器膜、电介质芯、芯腔和漏极半导体材料部分之后的第三示例性结构的区域的俯视图。
图50B是沿着竖直平面B-B’的图50A的第三示例性结构的竖直横截面图。
图51A是根据本公开的第三实施例的替代性配置的在形成漏极植入掺杂剂区之后的第三示例性结构的区域的水平横截面图。
图51B是沿着竖直平面B-B’的图51A的第三示例性结构的竖直横截面图。水平平面A-A’是图51A的水平横截面图的平面。
图52A是根据本公开的第三实施例的替代性配置的在形成漏极区并将牺牲材料层和图案化模板结构替换为导电层和漏极选择层级导电条带之后的第三示例性结构的区域的水平横截面图。
图52B是沿着竖直平面B-B’的图52A的第三示例性结构的竖直横截面图。水平平面A-A’是图52A的水平横截面图的平面。
具体实施方式
如上文所论述，本公开涉及一种包含替换漏极选择栅极电极和自对准漏极选择层级隔离结构的三维存储器装置及其制造方法，它们的各个方面在下文描述。替换漏极选择栅极电极和自对准漏极选择层级隔离结构提供了更紧凑的装置布局和减小的芯片大小，并且提供了更简单、价格更低廉的自对准制造过程。本公开的实施例可用于形成包含多层级存储器结构的各种结构，多层级存储器结构的非限制性实例包含半导体装置，例如包括多个NAND存储器串的三维单片存储器阵列装置。
图式未按比例绘制。除非明确地描述或以其它方式清楚地指示不存在元件的重复，否则在说明元件的单个实例的情况下，可重复元件的多个实例。如“第一”、“第二”以及“第三”等序数仅用于识别类似元件，且可以在本公开的整个说明书和权利要求书中采用不同序数。相同附图标号是指相同元件或类似元件。除非另外指示，否则假定具有相同附图标号的元件具有相同组成。除非另外指示，否则元件之间的“接触”是指元件之间的直接接触，它提供由所述元件共享的边缘或表面。如本文中所使用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，那么第一元件“直接”位于第二元件“上”。
如本文中所使用，“层”是指包含具有厚度的区域的材料部分。层可以在整个下伏或上覆结构上方延伸，也可以具有小于下伏或上覆结构的范围的范围。另外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以包含其中的一个或多个层，或者可以具有位于其上、其上方和/或其下的一个或多个层。
单片三维存储器阵列是其中在如半导体晶片的单个衬底上方形成多个存储器层级而不具有中间衬底的存储器阵列。术语“单片”意味着阵列的每一层级的层直接沉积于阵列的每一下伏层级的层上。相比之下，二维阵列可单独形成，且接着封装在一起以形成非单片存储器装置。例如，非单片堆叠存储器已通过在单独衬底上形成存储器层级且竖直地堆叠所述存储器层级来构建，如标题为“三维结构存储器(Three-dimensional StructureMemory)”的第5,915,167号美国专利中所描述。衬底可在接合之前薄化或从存储器层级去除，但由于存储器层级一开始形成于单独衬底上方，因此此类存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器装置包含单片三维NAND串存储器装置，并且可采用本文中所描述的各种实施例来制造。
一般来说，半导体裸片或半导体封装可包含存储器芯片。每个半导体封装含有一个或多个裸片(例如一个、两个或四个)。裸片是可以独立执行命令或报告状态的最小单元。每个裸片含有一个或多个平面(通常为一个或两个)。相同的并发操作可以在每个平面上进行，但是存在一些限制。每个平面含有数个块，块是可以在单个擦除操作中擦除的最小单元。每个块含有数个页，页是可以进行编程的最小单元，即，其上可以执行读取操作的最小单元。
参考图1A和1B，示出了根据本公开的第一实施例的第一示例性结构，其可以用于例如制造含有竖直NAND存储器装置的装置结构。第一示例性结构包含衬底8，例如硅晶片或绝缘体上硅衬底。衬底8可在其上部部分中包含衬底半导体层9。衬底半导体层9可以是硅晶片8的上部部分、硅晶片8的上部部分中的掺杂井或位于衬底的顶部表面上方的半导体(例如，硅)层。衬底8可具有主表面7，它可以是例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶半导体表面，例如单晶硅表面。
如本文中所使用，“半导体材料”是指具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料，并且能够在用电掺杂剂进行合适的掺杂后产生具有1.0S/cm到1.0×105S/cm的范围内的电导率的掺杂材料。如本文中所使用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”是指具有高于1.0×105S/cm的电导率的材料。如本文中所使用，“绝缘体材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文中所使用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂电掺杂剂以成为导电材料的半导体材料，其形成为结晶材料或者通过退火过程(例如，从初始非结晶状态)转换成结晶材料，即，具有大于1.0×105S/cm的电导率的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，也可以是包含提供1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指没有掺杂电掺杂剂的半导体材料。因此，半导体材料可以是半导电或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可取决于其中的电掺杂剂的原子浓度而是半导电的或导电的。如本文中所使用，“金属材料”是指其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
可以在衬底半导体层9的一部分上形成***电路***的至少一个半导体装置700。所述至少一个半导体装置可包含例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积电介质材料来形成至少一个浅沟槽隔离结构720。栅极电介质层、至少一个栅极导体层和栅极顶盖电介质层可以在衬底半导体层9上方形成，随后可以图案化以形成至少一个栅极结构(750，752，754，758)，其中的每一个栅极结构可包含栅极电介质750、栅极电极(752，754)和栅极顶盖电介质758。栅极电极(752，754)可包含第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积并各向异性地蚀刻电介质衬里围绕所述至少一个栅极结构(750，752，754，758)来形成至少一个栅极间隔物756。可以在衬底半导体层9的上部部分中形成活性区730，例如，通过将所述至少一个栅极结构(750，752，754，758)用作掩蔽结构来引入电掺杂剂。可以按需采用额外的掩模。活性区730可包含场效应晶体管的源极区和漏极区。第一电介质衬里761和第二电介质衬里762可任选地形成。第一和第二电介质衬里(761，762)中的每一个可包括氧化硅层、氮化硅层和/或电介质金属氧化物层。如本文中所使用，氧化硅包含二氧化硅以及非化学计量氧化硅，每个硅原子具有多于或少于两个的氧原子。优选的是二氧化硅。在说明性实例中，第一电介质衬里761可以是氧化硅层，第二电介质衬里762可以是氮化硅层。***电路***的至少一个半导体装置可含有用于随后形成的存储器装置的驱动器电路，其可包含至少一个NAND装置。氧化硅等电介质材料可以沉积在所述至少一个半导体装置上方，并且随后可进行平坦化以形成平坦化电介质层770。包含所述至少一个半导体装置700的区域在本文中被称为***装置区200。
可以在衬底半导体层9上方形成电介质材料层768。电介质材料层768可包含单个电介质材料层或多个电介质材料层。电介质材料层768可包含掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一个或多个。在一个实施例中，所述至少一个电介质材料层768可包括或基本上由以下组成：具有不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电常数的电介质材料层。
任选的金属材料层和半导体材料层可以在电介质材料层768上方或在其图案化凹部内沉积，并进行光刻图案化以提供任选的导电板层6和处理中源极层级材料层10'。如本文中所使用，“处理中”元件是指在后续处理步骤期间修改的元件。任选的导电板层6(如果存在)为流入或流出处理中源极层级材料层10'的电流提供高导电性导电路径。任选的导电板层6包含导电材料，例如金属、金属硅化物或重掺杂半导体材料。例如，任选的导电板层6可包含具有在3nm到100nm的范围内的厚度的钨或硅化钨层，但是也可采用更小和更大的厚度。金属氮化物层(未示出)可以提供为导电板层6的顶部上的扩散屏障层。导电板层6可以用作完整装置中的特殊源极线。另外，导电板层6可包括蚀刻终止层，并且可包括任何合适的导电、半导体或绝缘层。任选的导电板层6可包含导电金属硅化物或氮化物(例如，TiN)等金属化合物材料和/或金属(例如，W)。任选的导电板层6的厚度可以在5nm到100nm的范围内，但是也可采用更小和更大的厚度。
处理中源极层级材料层10'可包含随后修改以形成源极层级材料层的各个层。在形成后，源极层级材料层包含充当三维存储器装置的竖直场效应晶体管的共同源极区的源极触点层。在一个实施例中，处理中源极层级材料层10'可从下到上包含下部源极层级材料层112、下部牺牲衬里103、源极层级牺牲层104、上部牺牲衬里105、上部源极层级材料层116、源极层级绝缘层117和任选的源极选择层级导电层118。
下部源极层级材料层112和上部源极层级材料层116可包含掺杂半导体材料，例如掺杂多晶硅或掺杂非晶硅。下部源极层级材料层112和上部源极层级材料层116的导电性类型可以与随后形成的竖直半导体通道的导电性相反。例如，如果随后形成的竖直半导体通道具有第一导电类型的掺杂，那么下部源极层级材料层112和上部源极层级材料层116具有与第一导电类型相反的第二导电类型的掺杂。下部源极层级材料层112和上部源极层级材料层116中的每一个的厚度可以在10nm到300nm的范围内，例如在20nm到150nm的范围内，但是也可采用更小和更大的厚度。
源极层级牺牲层104包含可以针对下部牺牲衬里103和上部牺牲衬里105选择性地去除的牺牲材料。在一个实施例中，源极层级牺牲层104可包含半导体材料，例如未掺杂非晶硅、多晶硅或者锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm到400nm的范围内，例如在60nm到200nm的范围内，但是也可采用更小和更大的厚度。
下部牺牲衬里103和上部牺牲衬里105包含可在去除源极层级牺牲层104期间用作蚀刻终止材料的材料。例如，下部牺牲衬里103和上部牺牲衬里105可包含氧化硅、氮化硅和/或电介质金属氧化物。在一个实施例中，下部牺牲衬里103和上部牺牲衬里105中的每一个可包含具有在2nm到30nm的范围内的厚度的氧化硅层，但是也可采用更小和更大的厚度。
源极层级绝缘层117包含电介质材料，例如氧化硅。源极层级绝缘层117的厚度可以在20nm到400nm的范围内，例如在40nm到200nm的范围内，但是也可采用更小和更大的厚度。任选的源极选择层级导电层118可包含可用作源极选择层级栅极电极的导电材料。例如，任选的源极选择层级导电层118可包含重掺杂半导体材料，例如重掺杂多晶硅或随后可以通过退火过程转换成掺杂多晶硅的掺杂非晶硅。任选的源极层级导电层118的厚度可以在30nm到200nm的范围内，例如在60nm到100nm的范围内，但是也可采用更小和更大的厚度。
处理中源极层级材料层10'可以在半导体衬底8(例如，硅晶片)上的半导体装置子集正上方形成。如本文中所使用，如果第一元件位于包含第二元件的最顶部表面的水平平面上方并且第一元件的区域和第二元件的区域在平面图中(即，沿着竖直平面或垂直于衬底8的顶部表面7的方向)具有区域重叠，那么第一元件位于第二元件“正上方”。
任选的导电板层6和处理中源极层级材料层10'可以进行图案化以在其中随后将形成贯穿存储器层级触点通孔结构和贯穿电介质触点通孔结构的区域中提供开口。导电板层6和处理中源极层级材料层10'的堆叠的图案化部分存在于每个其中随后将形成三维存储器堆叠结构的存储器阵列区100中。因此，其中存在处理中源极层级材料层10'的区域包含其中随后将形成存储器装置的存储器阵列区100和其中随后将形成阶梯式表面和接触各个导电层的触点通孔结构的触点区300。
参考图2A和2B，在衬底8的顶部表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文中所使用，“材料层”是指在全部范围内包含材料的层。如本文中所使用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。第一元件中不是所述交替多个的端部元件的每一实例的两侧与第二元件的两个实例邻接，并且第二元件中不是所述交替多个的端部元件的每一实例的两端与第一元件的两个实例邻接。第一元件中可具有相同厚度，也可具有不同厚度。第二元件中可具有相同厚度，也可具有不同厚度。交替的多个第一材料层和第二材料层可以开始于第一材料层的实例或第二材料层的实例，并且可以结束于第一材料层的实例或第二材料层的实例。在一个实施例中，第一元件的实例和第二元件的实例可以形成在所述交替多个内周期性地重复的单元。
每个第一材料层包含第一材料，且每个第二材料层包含不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，且每个第二材料层可以是牺牲材料层。在此情况下，堆叠可包含交替的多个绝缘层32和牺牲材料层42，并构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文中所使用，“原型”结构或“处理中”结构是指随后对其中至少一个组件的形状或组成进行修改的暂时性结构。
所述交替多个的堆叠在本文中被称为交替堆叠(32，42)。在一个实施例中，交替堆叠(32，42)可包含由第一材料构成的绝缘层32和由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一个绝缘材料。因而，每个绝缘层32可以是绝缘材料层。可以用于绝缘层32的绝缘材料包含但不限于氧化硅(包含掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂式电介质材料、通常被称为高介电常数(高k)电介质氧化物的电介质金属氧化物(例如，氧化铝、二氧化铪等)和其硅酸盐、电介质金属氮氧化物和其硅酸盐，以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料是可以针对绝缘层32的第一材料选择性地去除的牺牲材料。如本文中所使用，如果去除过程以至少是第二材料的去除速率的两倍的速率去除第一材料，那么第一材料的去除“针对”第二材料是“选择性的”。第一材料的去除速率与第二材料的去除速率的比率在本文中被称为相对于第二材料的第一材料的去除过程的“选择性”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料可以随后替换为导电电极，它们可用作例如竖直NAND装置的控制栅极电极。第二材料的非限制性实例包含氮化硅、非结晶半导体材料(例如非晶硅)和多晶半导体材料(例如多晶硅)。在一个实施例中，牺牲材料层42可以是间隔物材料层，它们包括氮化硅或包含硅和锗中的至少一个的半导体材料。
在一个实施例中，绝缘层32可包含氧化硅，且牺牲材料层可包含氮化硅牺牲材料层。绝缘层32的第一材料可以例如通过化学气相沉积(CVD)来沉积。例如，如果绝缘层32采用氧化硅，那么正硅酸四乙酯(TEOS)可以用作CVD过程的前驱体材料。牺牲材料层42的第二材料可以例如通过CVD或原子层沉积(ALD)来形成。
牺牲材料层42可以适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可用作导电电极，例如随后形成的单片三维NAND串存储器装置的控制栅极电极。牺牲材料层42可包括具有大体上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可以在20nm到50nm的范围内，但是每个绝缘层32和每个牺牲材料层42可以采用更大和更大的厚度。绝缘层32和牺牲材料层(例如，控制栅极电极或牺牲材料层)42对的重复数目可以在2到1,024的范围内，通常在8到256的范围内，但是也可采用更大的重复数目。堆叠中的顶部和底部栅极电极可以用作选择栅极电极。在一个实施例中，交替堆叠(32，42)中的每个牺牲材料层42可具有在每个相应牺牲材料层42内大体上恒定的均匀厚度。
尽管本公开是采用其中间隔物材料层是随后替换为导电层的牺牲材料层42的实施例描述的，但是本文明确地涵盖其中牺牲材料层形成为导电层的实施例。在此情况下，将间隔物材料层替换为导电层的步骤可以被省略。
可以在交替堆叠(32，42)上方形成牺牲矩阵层170。牺牲矩阵层170包含不同于牺牲材料层42的材料的牺牲材料。在一个实施例中，牺牲矩阵层170可包含硅酸盐玻璃材料，例如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。掺杂硅酸盐眼镜的实例包含硼硅玻璃、磷硅玻璃、硼磷硅玻璃和有机硅酸盐玻璃。牺牲矩阵层170可以通过化学气相沉积过程来形成。例如，正硅酸四乙酯(TEOS)可以在存在或不存在掺杂剂气体的情况下热分解，以形成掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃。牺牲矩阵层170的厚度可以在50nm到300nm的范围内，但是也可采用更小和更大的厚度。
可以在位于存储器阵列区100和含有***电路***的至少一个半导体装置的***装置区200之间的触点区300内形成阶梯式腔。阶梯式腔可具有各种阶梯式表面，使得阶梯式腔的水平横截面形状依据与衬底8的顶部表面相隔的竖直距离而逐阶梯变化。在一个实施例中，阶梯式腔可以通过反复执行一组处理步骤来形成。这一组处理步骤可包含例如将腔的深度竖直增加一个或多个层级的第一类型的蚀刻过程，和横向扩展将在第一类型的后续蚀刻过程中竖直蚀刻的区域的第二类型的蚀刻过程。如本文中所使用，包含交替多个的结构的“层级”被定义为结构内的一对第一材料层和第二材料层的相对位置。
阶梯式表面通过形成阶梯式腔在牺牲矩阵层170和交替堆叠(32，42)的***部分处形成。如本文中所使用，“阶梯式表面”是指包含至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面与从水平表面的第一边缘向上延伸的第一竖直表面邻接且与从水平表面的第二边缘向下延伸的第二竖直表面邻接。“阶梯式腔”是指具有阶梯式表面的腔。
通过将牺牲矩阵层170和交替堆叠(32，42)图案化来形成阶台区域。交替堆叠(32，42)内除最顶部牺牲材料层42以外的每个牺牲材料层42横向延伸得比交替堆叠(32，42)内的任何上覆牺牲材料层42远。阶台区域包含交替堆叠(32，42)中从交替堆叠(32，42)内的最底部层连续延伸到交替堆叠(32，42)内的最顶部层的阶梯式表面。
可以在阶梯式腔中通过在其中沉积电介质材料来形成逆向阶梯式电介质材料部分65(即，绝缘填充材料部分)。例如，氧化硅等电介质材料可以沉积在阶梯式腔中。所沉积的电介质材料的多余部分可以从牺牲矩阵层170的最顶部表面上方去除，例如，通过化学机械平坦化(CMP)。填充阶梯式腔的所沉积电介质材料的剩余部分构成逆向阶梯式电介质材料部分65。如本文中所使用，“逆向阶梯式”元件是指具有阶梯式表面和随着与其上存在该元件的衬底的顶部表面相隔的竖直距离单调增加的水平截面积。如果逆向阶梯式电介质材料部分65采用氧化硅，那么逆向阶梯式电介质材料部分65的氧化硅可以用也可以不用B、P和/或F等掺杂剂掺杂。
参考图3A和3B，包含至少一光致抗蚀剂层的光刻材料堆叠(未示出)可以在牺牲矩阵层170上方形成，并且可以进行光刻图案化以在其中形成开口。开口包含在存储器阵列区100上方形成的第一组开口和在触点区300上方形成的第二组开口。光刻材料堆叠中的图案可以通过将图案化光刻材料堆叠用作蚀刻掩模的至少一个各向异性蚀刻而传递穿过牺牲矩阵层170、交替堆叠(32，42)和逆向阶梯式电介质材料部分65。
牺牲矩阵层170和交替堆叠(32，42)中下伏于存储器阵列区100内的图案化光刻材料堆叠中的开口的部分进行蚀刻以形成存储器开口49。牺牲矩阵层170、交替堆叠(32，42)和逆向阶梯式电介质材料部分65中下伏于触点区300内的图案化光刻材料堆叠中的开口的部分进行蚀刻以形成支撑开口19。如本文中所使用，“存储器开口”是指其中随后形成存储器堆叠结构等存储器元件的结构。如本文中所使用，“支撑开口”是指其中随后形成机械地支撑其它元件的支撑结构(例如支撑柱结构)的结构。
存储器开口49延伸穿过整个交替堆叠(32，42)。支撑开口19延伸穿过交替堆叠(32，42)内的层子集。用于蚀刻穿过交替堆叠(32，42)的材料的各向异性蚀刻过程的化学反应可以交替以优化交替堆叠(32，42)中的第一和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是大体上竖直的，也可以是锥形的。图案化光刻材料堆叠可以随后例如通过灰化去除。
存储器开口49和支撑开口19可以从牺牲矩阵层170的顶部表面延伸到处理中源极层级材料层10中的下部源极层级材料层112。在一个实施例中，可以任选地在下部源极层级材料层112的顶部表面在每个存储器开口49和每个支撑开口19的底部处物理地暴露之后执行下部源极层级材料层112中的过度蚀刻。凹部深度可以例如在1nm到50nm的范围内，但是也可采用更小和更大的凹部深度。过度蚀刻是任选的，并且可省略。如果不执行过度蚀刻，那么存储器开口49和支撑开口19的底部表面可以与下部源极层级材料层112的最顶部表面共平面。
存储器开口49和支撑开口19中的每一个可包含大体上垂直于衬底的最顶部表面延伸的一个侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可以在触点区300中形成支撑开口19的二维阵列。
存储器开口49可以布置成群组，使得每个群组包含多行存储器开口49。在存储器开口49的每个群组内，存储器开口49可以布置成沿着第一水平方向hd1延伸的行。多个行可以沿着垂直于第一水平方向hd1的第二水平方向hd2间隔开，存储器开口49的整个群组具有均匀的行间间距。在此情况下，各行存储器开口49沿着第二水平方向“在调子上(on-pitch)”，即，具有均匀间距。
参考图4，可以在存储器开口49和支撑开口19中沉积薄牺牲衬里(例如，具有小于2nm的厚度的氧化硅衬里)。可以在存储器开口49和支撑开口19中沉积牺牲填充材料。牺牲填充材料可不同于牺牲矩阵层170、绝缘层32和牺牲材料层42的材料。例如，牺牲填充材料可包含半导体材料，例如非晶硅、多晶硅或硅锗合金。牺牲填充材料可以通过低压化学气相沉积(LPCVD)过程等保形沉积过程沉积在存储器开口49和支撑开口19中。牺牲填充材料的多余部分可以通过平坦化过程从牺牲矩阵层170的顶部表面上方去除，平坦化过程可包含凹部蚀刻过程或化学机械平坦化(CMP)过程。存储器开口49和支撑开口19中的填充材料的每一剩余部分构成牺牲柱结构48。每个牺牲柱结构48可在牺牲矩阵层170的顶部表面的水平平面内具有顶部表面。填充存储器开口49的牺牲柱结构48可具有与存储器开口相同的周期性。牺牲柱结构48穿过牺牲矩阵层170和交替堆叠(32，42)形成。
参考图5，光致抗蚀剂层(未示出)可以施加在第一示例性结构上方，并且可通过光刻曝光和显影图案化以覆盖存储器阵列区100内的多个区域。被图案化光致抗蚀剂层覆盖的多个区域可包含矩形区域，所述矩形区域具有平行于第一水平方向hd1的纵向侧面且具有平行于第二水平方向hd2的横向侧面。例如，图案化光致抗蚀剂层的部分可覆盖位于存储器阵列区100中相应的一对相邻的牺牲柱结构48的群组之间的第一区域A1。每个第一区域A1可以是具有一对平行于第一水平方向hd1的纵向侧面和一对平行于第二水平方向hd2的横向侧面的矩形区域。第一区域A1可以沿着第二水平方向通过牺牲柱结构48的群组彼此间隔开。牺牲柱结构48的每个群组可以位于一对相邻的第一区域A1之间。牺牲柱结构48的每个群组可包含沿着第一水平方向hd1延伸并且沿着第二水平方向hd2以均匀间距横向间隔开的多行牺牲柱结构48。在一个实施例中，牺牲柱结构48的每个群组可以呈二维周期性阵列形式，此阵列可以是六边形阵列。
此外，图案化光致抗蚀剂层的部分可覆盖位于牺牲柱结构48的相应群组内相应的一对相邻的牺牲柱结构48的行之间的第二区域A2。每个第二区域A2可以是位于一对相邻的牺牲柱结构48的行之间的区域的矩形条带。每个第二区域A2可以是具有一对平行于第一水平方向hd1的纵向侧面和一对平行于第二水平方向hd2的横向侧面的矩形区域。每个第二区域A2沿着第二水平方向hd2的宽度可小于一对相邻的牺牲柱结构48的行之间的中心到中心距离。单个第二区域A2或多个第二区域A2可以存在于每对相邻的第一区域A1之间。
图案化光致抗蚀剂层包含与第一和第二区域(A1，A2)互补的区域中的开口。牺牲矩阵层170可以采用图案化光致抗蚀剂层和牺牲柱结构48的组合作为蚀刻掩模而图案化到牺牲矩阵部分(171，172)中。确切地说，牺牲矩阵层170的未掩蔽区可以采用针对牺牲柱结构48和光致抗蚀剂层的材料选择性进行的蚀刻化学反应进行各向异性蚀刻。例如，如果牺牲柱结构48包含非晶硅，并且如果牺牲矩阵层170包含硅酸盐玻璃材料，那么可以采用选自CHF3/O2、C2F6、C3F8和C5F8/CO/O2/Ar的至少一种蚀刻剂气体或气体混合物的等离子体来针对硅选择性地各向异性地蚀刻氧化硅。可以在没有被光致抗蚀剂层覆盖的每个区域中蚀刻穿过牺牲矩阵层170。
参考图6，可以任选地蚀刻最顶部牺牲材料层42。在已经蚀刻穿过最顶部牺牲材料层42的未掩蔽区域的情况下，各向异性蚀刻过程的化学反应可以变成针对绝缘层32的材料选择性地各向异性地蚀刻最顶部牺牲材料层42的材料。例如，如果牺牲材料层42包含氮化硅，那么各向异性蚀刻过程的化学反应可以变成针对下伏绝缘层32的氧化硅材料选择性地蚀刻牺牲材料层42的氮化硅材料。在此情况下，最顶部牺牲材料层42可以图案化到牺牲材料部分42P中。
在各向异性蚀刻过程之后，第一牺牲矩阵部分171存在于每个第一区域A1内。每个第一牺牲矩阵部分171的区域可以大体上与光致抗蚀剂层的上覆部分的区域相同。在各向异性蚀刻过程之后，第二牺牲矩阵部分172存在于每个第二区域A2内。每个第二牺牲矩阵部分172的区域可能因为光致抗蚀剂层的上覆部分和一对相邻的接触第二牺牲矩阵部分172的牺牲柱结构48的行之间的组合重叠区域而小于光致抗蚀剂层的上覆部分的区域。光致抗蚀剂层可以随后例如通过灰化去除。在从中去除牺牲矩阵层170的一部分的每个区域内形成凹部区域。每个凹部区域被牺牲矩阵层170的剩余部分(171，172)环绕。
每个第一牺牲矩阵部分171可具有沿着第一水平方向横向延伸的一对纵向侧壁。在一个实施例中，每个纵向侧壁可以整个是平坦的，即，位于二维欧几里德平面内。第一牺牲矩阵部分171的每个纵向侧壁的平面可以是竖直的，并且彼此平行。可替代地，第一牺牲矩阵部分171的纵向侧壁可以相对于竖直方向逐渐变窄，竖直方向垂直于最顶部绝缘层32的顶部表面。
每个第二牺牲矩阵部分172可具有大体上沿着第一水平方向hd1延伸的一对侧壁。如本文中所使用，如果元件的总体延伸方向包含特定方向，那么元件“大体上”沿着该特定方向“延伸”。第二牺牲矩阵部分172中大体上沿着第一水平方向hd1延伸的每个侧壁可具有相应的平坦竖直侧壁区段和凹形竖直侧壁区段的横向交替序列。如本文中所使用，“大体上竖直”表面是指相对于竖直方向以小于5度的倾斜角大体上沿着竖直方向延伸的表面。如本文中所使用，“平坦竖直”表面是指含于竖直或大体上竖直的二维欧几里得平面内的表面。如本文中所使用，“凹形竖直”表面是指在任何高度处呈凸形的竖直或大体上竖直表面。如本文中所使用，“凸形竖直”表面是指在任何高度处呈凹形的竖直或大体上竖直表面。
牺牲柱结构48的上端部分的侧壁可至少部分地暴露。确切地说，牺牲柱结构48的相应第一子集可在每个凹部区域内突出，并且不接触牺牲矩阵部分(171，172)中的任一个。牺牲柱结构48的第一子集的侧壁中在最顶部绝缘层32的顶部表面上方延伸的部分可完全物理地暴露。牺牲柱结构48的相应第二子集接触第二牺牲矩阵部分172的相应凹形竖直表面，此表面是牺牲材料层170的剩余部分。每个第二子集内的牺牲柱结构48布置成沿着第一水平方向hd1延伸的两个相邻行，并且具有一侧物理地暴露于凹部区中的相应一个且另一侧接触相应第二牺牲矩阵部分172的侧壁。
参考图7，在凹部区中的每一个内通过保形沉积过程沉积第一模板材料。第一模板材料不同于第一和第二牺牲材料部分(171，172)的材料，并且可与牺牲材料部分42P的材料相同，也可以与其不同。在一个实施例中，牺牲材料部分42P可包含氮化硅，且第一模板材料可包含氮化硅。第一模板材料可以通过低压化学气相沉积(LPCVD)等保形沉积过程来沉积。第一模板材料的多余部分可以从牺牲材料部分(171，172)的顶部表面上方通过化学机械平坦化等平坦化过程去除。第一模板材料部分41在凹部区中形成。一组所有相连的第一模板材料部分41(即，第一模板材料的剩余部分)和牺牲材料部分42P构成图案化模板结构142。在牺牲材料部分42P和所沉积的第一模板材料包括相同材料(例如，氮化硅)的情况下，图案化模板结构142整个可具有相同的材料组成。牺牲柱结构48的顶部表面可以与牺牲材料部分(171，172)和图案化模板结构142的顶部表面共平面。
参考图8，牺牲材料部分(171，172)可以针对图案化模板结构142的材料选择性地去除，所述材料可包含所沉积的模板材料和牺牲材料部分42P(它们是图案化模板结构142的部分)的材料。例如，如果图案化模板结构142包括氮化硅，并且如果牺牲材料部分(171，172)包含氧化硅，那么牺牲材料部分(171，172)可以采用稀释氢氟酸通过执行湿式蚀刻过程来针对图案化模板结构142选择性地去除。在从中去除牺牲材料部分(171，172)的体积中形成漏极选择层级线型沟槽(173，174)。漏极选择层级线型沟槽(173，174)是在漏极选择层级处形成的线型沟槽，漏极选择层级是随后形成漏极选择栅极电极的层级。
漏极选择层级线型沟槽(173，174)可包含笔直漏极选择层级线型沟槽173和波形漏极选择层级线型沟槽174。笔直漏极选择层级线型沟槽173在从中去除第一牺牲材料部分171的体积中形成，并且包含相应的一对沿着第一水平方向延伸的笔直侧壁。波形漏极选择层级线型沟槽174大体上沿着第一水平方向hd1延伸。每个波形漏极选择层级线型沟槽174可具有包含相应的平坦竖直侧壁区段和凹形竖直侧壁区段的交替序列的一对侧壁。平坦竖直侧壁区段是图案化模板结构142的物理暴露表面区段。凹形竖直侧壁区段是牺牲柱结构48的物理暴露表面区段。
参考图9，可以在图案化模板结构142的物理暴露表面和牺牲柱结构48的物理暴露表面上(例如，在漏极选择层级线型沟槽(173，174)中和在图案化模板结构142和牺牲柱结构48的顶部表面上方)沉积保形模板材料衬里144L。保形模板材料衬里144L的材料可与图案化模板结构142的材料相同，也可以与它不同。保形模板材料衬里144L的材料在本文中被称为第二模板材料。第二模板材料不同于随后用于形成绝缘顶盖层的材料。在一个实施例中，保形模板材料衬里144L包含氮化硅等电介质材料。保形模板材料衬里144L可以沉积在第一模板材料部分41(即，第一模板材料中并入到图案化模板结构142中的部分)上方和牺牲柱结构48的物理暴露表面上。在一个实施例中，第一模板材料部分41和保形模板材料衬里144L包括不同于绝缘层32的材料(例如，氧化硅)的相同材料(例如，氮化硅)。在一个实施例中，图案化模板结构142和保形模板材料衬里144L可包括和/或基本上由以下组成：氮化硅。保形模板材料衬里144L可以通过低压化学气相沉积(LPCVD)过程等保形沉积过程来沉积。保形模板材料衬里144L的厚度可以在1nm到10nm的范围内，例如在2nm到6nm的范围内，但是也可采用更小和更大的厚度。
参考图10，保形模板材料衬里144L和图案化模板结构142可以例如通过反应性离子蚀刻过程进行各向异性蚀刻。各向异性蚀刻过程可以针对牺牲柱结构48和绝缘层32的材料选择性地进行。例如，如果保形模板材料衬里144L和图案化模板结构142包含氮化硅，并且如果牺牲柱结构48包含半导体材料，那么可以使用采用CHF4/O2、CF4/O2、SF6或SF6/O2同时不需要离子辅助或只需要最低程度的离子辅助的各向异性蚀刻来提供相对于氧化硅的选择性。保形模板材料衬里144L的水平部分通过各向异性蚀刻过程去除，且保形模板材料衬里144L的剩余竖直部分构成第二模板材料部分144。第二模板材料部分144在每个第一模板材料部分41(它是图案化模板结构142的一部分)的侧壁上形成。在一个实施例中，可以在第一模板材料部分41上形成一对第二模板材料部分144。
各向异性蚀刻去除图案化模板结构142中下伏于漏极选择层级线型沟槽(173，174)的水平部分42P。漏极选择层级线型沟槽(173，174)通过各向异性蚀刻过程竖直延伸，并且图案化模板结构142内的牺牲材料部分42P通过各向异性蚀刻过程去除。因此，图案化模板结构142划分成包含第一模板材料部分41的多个离散材料部分。
在第一模板材料部分41上形成的第二模板材料部分144并入到图案化模板结构142的剩余部分41中。第一模板材料部分41和至少一个第二模板材料部分144的每个相连组合构成模板材料块145。在各向异性蚀刻过程之后，图案化模板结构142包含通过漏极选择层级线型沟槽(173，174)横向间隔开的多个模板材料块145。在一个实施例中，模板材料块145可以不含任何半导体材料。
第二模板材料部分144可以形成为具有均匀橫向厚度的间隔物。在笔直漏极选择层级线型沟槽173的周边处形成的第二模板材料部分144的子集可具有沿着第一水平方向hd1横向延伸的一对笔直侧壁。在波形漏极选择层级线型沟槽174的周边处形成的第二模板材料部分144的子集可具有内侧壁和外侧壁。内侧壁可具有接触第一模板材料部分41中的相应一个的平坦竖直侧壁区段和接触一行牺牲柱结构48的侧壁的上部部分的凹形竖直侧壁区段的横向交替序列。外侧壁可具有一组凸形竖直侧壁区段。在一个实施例中，外侧壁可具有平坦竖直侧壁区段和凸形竖直侧壁区段的横向交替序列，其大体上沿着第一水平方向hd1延伸。在另一实施例中，外侧壁可具有在竖直边缘处彼此邻接的凸形竖直侧壁区段。第二模板材料部分144的凸形竖直侧壁区段可以与牺牲柱结构48的侧壁中的最近侧侧壁以相同的均匀橫向间隔横向间隔开，所述横向间隔是第二模板材料部分144的橫向厚度。每个波形漏极选择层级线型沟槽174的剩余体积限定沿着第一水平方向hd1横向延伸且具有调制宽度的空隙。由波形漏极选择层级线型沟槽174限定的空隙与位于波形漏极选择层级线型沟槽174任一侧上的牺牲柱结构48的***行的侧壁自对准。最顶部绝缘层32的顶部表面可以在漏极选择层级线型沟槽(173，174)中的每一个的底部处物理地暴露。图案化模板结构142的顶部表面可以相对于牺牲柱结构48的顶部表面竖直地凹入。
参考图11，电介质材料可以在漏极选择层级线型沟槽(173，174)中和图案化模板结构142(即，模板材料块145)上方沉积，并且可进行平坦化以形成绝缘顶盖层70L。绝缘顶盖层70L的电介质材料不同于图案化模板结构142的材料。在一个实施例中，图案化模板结构142的电介质材料可包含氮化硅，并且绝缘顶盖层70L的电介质材料可包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。绝缘顶盖层70L的电介质材料可以通过化学气相沉积等保形沉积过程来沉积，也可以通过旋涂等自平坦化过程来沉积。所沉积电介质材料的多余部分可以通过平坦化过程从包含牺牲柱结构48的顶部表面的水平平面上方去除，平坦化过程可包含化学机械平坦化。绝缘顶盖层70L中填充波形漏极选择层级线型沟槽174的每个部分在本文中被称为漏极选择层级隔离结构72。在一个实施例中，绝缘顶盖层70L的顶部表面可以与牺牲柱结构48的顶部表面共平面。
至少牺牲矩阵层170可以通过图3A和3B的处理步骤到图11的处理步骤替换为图案化模板结构142和绝缘顶盖层70L的组合。在一个实施例中，最顶部牺牲材料层42和牺牲矩阵层170的组合可以替换为图案化模板结构142和绝缘顶盖层70L的组合。图案化模板结构142包括模板材料块145，这些模板材料块横向环绕牺牲柱结构48的相应子集的上部区，并且具有包含多个凸形竖直侧壁区段的相应侧壁。图案化模板结构142(即，模板材料块145)的多个凸形竖直侧壁区段接触漏极选择层级隔离结构72的多个凹形竖直侧壁区段。
参考图12，存储器开口49中的牺牲柱结构48可以替换为存储器阵列区100中的存储器开口填充结构58。每个存储器开口填充结构58包括存储器堆叠结构55和上覆于存储器堆叠结构55的漏极区63。漏极区63的侧壁接触图案化模板结构142(即，模板材料块145)和绝缘顶盖层70L的组合的侧壁。触点区300中的支撑开口19中的牺牲柱结构48可以在支撑柱结构内替换，支撑柱结构可以与存储器开口填充结构58相同，除了位置和横向尺寸的变化，这可能是因为支撑开口19的横向尺寸相对于存储器开口49的差异所诱发的。存储器开口填充结构58包含在电偏压下流动电流的有源装置组件，而支撑柱结构在启用电流流动的配置中没有电连接，因此只用作在后续处理步骤中提供机械支撑的结构组件。
图13A至13E示出根据本公开的第一实施例的在将牺牲柱结构48替换为存储器开口填充结构58期间的包含存储器开口49的第一示例性结构的区域。
参考图13A，可以从存储器开口49内部去除牺牲柱结构48和任何薄牺牲衬里(如果存在)。在牺牲柱结构48包括非晶硅等半导体材料的情况下，牺牲柱结构48可以通过采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻过程来去除。例如，如果氧化硅衬里等薄牺牲衬里存在于存储器开口49的周边处，那么牺牲衬里可以通过合适的各向同性蚀刻过程来去除。例如，如果具有在1nm到10nm的范围内的厚度的氧化硅衬里存在于存储器开口49的周边处，那么采用稀释氢氟酸的湿式蚀刻过程可用于去除氧化硅衬里。交替堆叠(32，42)和处理中源极层级材料层10'的侧壁可以物理地暴露于存储器开口49。在一个实施例中，存储器开口49可延伸到下部源极层级材料层112中。在此情况下，存储器开口49可包含大体上垂直于下部源极层级材料层112的相应凹入表面延伸的一个侧壁(或多个侧壁)。
参考图13B，可以在存储器开口49中依序沉积存储器膜50和半导体通道材料层60L。每个存储器膜50可包含包括阻挡电介质层52、电荷存储层54和隧穿电介质层56的层堆叠。
阻挡电介质层52可包含单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可包含基本上由电介质金属氧化物组成的电介质金属氧化物层。如本文中所使用，电介质金属氧化物是指包含至少一种金属元素和至少氧气的电介质材料。电介质金属氧化物可以基本上由所述至少一种金属元素和氧气组成，或者可以基本上由所述至少一种金属元素、氧气和氮等至少一种非金属元素组成。在一个实施例中，阻挡电介质层52可包含具有大于7.9的介电常数的电介质金属氧化物，即，具有大于氮化硅的介电常数的介电常数的电介质金属氧化物。
电介质金属氧化物的非限制性实例包含氧化铝(Al2O3)、二氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、它们的硅酸盐、它们的掺氮化合物、它们的合金，以及它们的堆叠。电介质金属氧化物层可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液态源雾化化学沉积或其组合来沉积。电介质金属氧化物层的厚度可在1nm到20nm的范围内，但是也可采用更小和更大的厚度。随后，电介质金属氧化物层可用作阻止所存储的电荷泄漏到控制栅极电极的电介质材料部分。在一个实施例中，阻挡电介质层52包含氧化铝。在一个实施例中，阻挡电介质层52可包含具有不同材料组成的多个电介质金属氧化层。
替代地或另外，阻挡电介质层52可包含电介质半导体化合物，例如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施例中，阻挡电介质层52可包含氧化硅。在此情况下，阻挡电介质层52的电介质半导体化合物可以通过例如低压化学气相沉积、原子层沉积或其组合的保形沉积方法来形成。电介质半导体化合物的厚度可在1nm到20nm的范围内，但是也可采用更小和更大的厚度。可替代地，可以省略阻挡电介质层52，并且可以在随后形成的存储器膜的表面上形成背侧凹部之后形成背侧阻挡电介质层。
随后，可以形成电荷存储层54。在一个实施例中，电荷存储层54可以是包含电介质电荷捕获材料的电荷捕获材料的连续层或图案化离散部分，所述电介质电荷捕获材料可以是例如氮化硅。可替代地，电荷存储层54可包含掺杂多晶硅等导电材料或金属材料的连续层或图案化离散部分，所述金属材料例如通过形成在牺牲材料层42中的橫向凹部内而图案化到多个电隔离部分(例如，浮动栅极)中。在一个实施例中，电荷存储层54包含氮化硅层。在一个实施例中，牺牲材料层42和绝缘层32可具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。如本文中所使用，如果第二表面上覆于或下伏于第一表面，并且如果存在包含第一表面和第二表面的竖直平面，那么第一表面和第二表面“竖直地重合”。
在另一实施例中，牺牲材料层42可以相对于绝缘层32的侧壁而横向凹入，且可以采用沉积过程和各向异性蚀刻过程的组合将电荷存储层54形成为竖直间隔开的多个存储器材料部分。尽管本公开是采用其中电荷存储层54是单个连续层的实施例来描述的，但是本文明确涵盖其中电荷存储层54替换为竖直间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)的实施例。
电荷存储层54可以形成为具有均质组成的单个电荷存储层，或者可包含多个电荷存储层的堆叠。多个电荷存储层(若采用)可包括多个间隔开的浮动栅极材料层，这些层含有导电材料(例如，钨、钼、钽、钛、铂、钌及其合金等金属，或硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合等金属硅化物)和/或半导体材料(例如，包含至少一个元素半导体元件或至少一个合成半导体材料的多晶或非结晶半导体材料)。替代地或另外，电荷存储层54可包括绝缘电荷捕获材料，例如一个或多个氮化硅区段。可替代地，电荷存储层54可包括金属纳米粒子等导电纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术来形成。电荷存储层54的厚度可在2nm到20nm的范围内，但是也可采用更小和更大的厚度。
隧穿电介质层56包含电介质材料，可以在合适的电偏压条件下穿过所述电介质材料执行电荷隧穿。可通过热载流子注入或依据要形成的单片三维NAND串存储器装置的操作模式通过Fowler-Nordheim隧穿诱导电荷转移来执行电荷隧穿。隧穿电介质层56可包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如，氧化铝和二氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或其组合。在一个实施例中，隧穿电介质层56可包含第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。在一个实施例中，隧穿电介质层56可包含基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿电介质层56的厚度可在2nm到20nm的范围内，但是也可采用更小和更大的厚度。
每一组邻接的阻挡电介质层52、电荷存储层54和隧穿电介质层56共同构成存储器膜50，其能够以宏观保持时间存储电荷。在一些实施例中，阻挡电介质层52在此步骤可能不存在于存储器膜50中，并且阻挡电介质层随后可以在形成背侧凹部之后形成。如本文中所使用，宏观保持时间是指适用于存储器装置用作永久性存储器装置的保持时间，例如超过24小时的保持时间。
半导体通道材料层60L包含半导体材料，例如至少一个元素半导体材料、至少一个III-V合成半导体材料、至少一个II-VI合成半导体材料、至少一个有机半导体材料或本领域中已知的其它半导体材料。在一个实施例中，半导体通道材料层60L包含非晶硅或多晶硅。半导体通道材料层60L可以通过低压化学气相沉积(LPCVD)等保形沉积方法来形成。半导体通道材料层60L的厚度可以在2nm到10nm的范围内，但是也可采用更小和更大的厚度。半导体通道材料层60L可在1.0×1014/cm3到3.0×1017/cm3的范围内的掺杂剂浓度下具有第一导电类型的掺杂。在没有用沉积材料层(52，54，56，60L)填充的每个存储器开口49的体积中形成存储器腔49’。
参考图13C，可以在存储器腔49’中通过保形或非保形沉积方法沉积电介质材料，例如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或有机硅酸盐玻璃。电介质材料可以通过凹部蚀刻过程竖直凹入，使得电介质材料的剩余部分在包含图案化模板结构142(即，模板材料块145)的顶部表面的水平平面和包含图案化模板结构142(即，模板材料块145)的底部表面的水平平面之间具有顶部表面。电介质材料的每一剩余部分构成电介质芯62。
参考图13D，可以执行一系列蚀刻过程以去除半导体通道材料层60L和存储器膜50中位于电介质芯62上方的部分。存储器开口49内的半导体通道材料层60L的剩余部分构成竖直半导体通道60。可以执行至少一个蚀刻过程以依序蚀刻存储器膜50中位于电介质芯62上方的部分。每一组相连的存储器膜50的剩余部分和竖直半导体通道60形成包含存储器元件的竖直堆叠的存储器堆叠结构55。在每个电介质芯62上方形成漏极腔63’。图案化模板结构142(即，模板材料块145)的侧壁可以在漏极腔63’周围物理地暴露。
参考图13E，可以在上覆于电介质芯62的漏极腔63’中沉积具有第二导电类型的掺杂的掺杂半导体材料。掺杂半导体材料中上覆于绝缘顶盖层70L的顶部表面的多余部分可以通过采用至少一个凹部蚀刻过程和/或化学机械平坦化的平坦化过程来去除。存储器开口49中的掺杂半导体材料的剩余部分构成漏极区63
阻挡电介质52、电荷存储层54和隧穿电介质层56的每个相连组合构成存储器膜50，在操作要形成的三维存储器装置期间，电荷存储在此存储器膜中。填充存储器开口49的每一组相连结构构成存储器开口填充结构58，其可包含存储器堆叠结构55、电介质芯62和漏极区63。每个支撑开口19内存储器膜50、竖直半导体通道60、电介质芯62和漏极区63的每个组合填充相应的支撑开口19，并构成支撑柱结构。
参考图14，光致抗蚀剂层(未示出)可以施加在绝缘顶盖层70L上方，并进行光刻图案化以在存储器开口填充结构58的群集之间的区域中形成开口。开口可以是具有沿着第一水平方向横向延伸的笔直边缘的矩形开口。开口的区域与存储器阵列区100中的存储器开口填充结构58的区域或触点区300中的支撑柱结构的区域不重叠。换句话说，存储器开口填充结构58和支撑柱结构可以被图案化光致抗蚀剂层覆盖。此外，开口的区域与图案化模板结构142(即，模板材料块145)的区域不重叠。
光致抗蚀剂层中的图案可以采用各向异性蚀刻传递穿过绝缘顶盖层70L、交替堆叠(32，42)和逆向阶梯式电介质材料部分65以形成背侧沟槽79。背侧沟槽79从绝缘顶盖层70L的顶部表面竖直延伸到源极层级牺牲层104的顶部表面，并横向延伸穿过存储器阵列区100和触点区300。
在一个实施例中，背侧沟槽79可以沿着第一水平方向hd1横向延伸，并且可以沿着第二水平方向hd2(其垂直于第一水平方向hd1)彼此横向间隔开。存储器堆叠结构55可以布置成沿着第一水平方向hd1延伸的行。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)恒定的均匀宽度。多行存储器堆叠结构55可以位于每对相邻的背侧沟槽79和漏极选择层级隔离结构72之间及每对相邻的漏极选择层级隔离结构72之间。光致抗蚀剂层可以例如通过灰化去除。图案化模板结构142(即，模板材料块145)被绝缘顶盖层70L、最顶部绝缘层32和存储器开口填充结构58的侧壁包封。
参考图15A，蚀刻终止材料可以进行保形沉积和各向异性蚀刻以在每个背侧沟槽79内形成背侧沟槽间隔物74。背侧沟槽间隔物74是在将处理中源极层级材料层10'替换为源极层级材料层10期间保护交替堆叠(32，42)的牺牲间隔物。在一个实施例中，背侧沟槽间隔物74包含氮化硅。背侧沟槽间隔物74的厚度可以在2nm到20nm的范围内，例如在3nm到10nm的范围内，但是也可采用更小和更大的厚度。
参考图15B，可以在各向同性蚀刻过程中将针对交替堆叠(32，42)、绝缘顶盖层70L和漏极区63的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入到背侧沟槽中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，背侧沟槽间隔物74包含氮化硅，漏极区63包含重掺杂半导体材料(其可包含电掺杂剂，原子浓度大于5.0×1019/cm3)，并且上部和下部牺牲衬里(105，103)包含氧化硅，那么可以使用采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻过程来针对背侧沟槽间隔物74及上部和下部牺牲衬里(105，103)选择性地去除源极层级牺牲层104。在从中去除源极层级牺牲层104的体积中形成源极腔109。
参考图15C，湿式蚀刻剂等一系列各向同性蚀刻剂可应用于存储器膜50的物理暴露部分以从外到内依序蚀刻存储器膜50的各个组件层，并在源极腔109的层级处物理地暴露竖直半导体通道60的圆柱形表面。可以在去除存储器膜50中位于源极腔109的层级处的部分期间附带地蚀刻上部和下部牺牲衬里(105，103)。源极腔109的体积可以通过去除存储器膜50中位于源极腔109的层级处的部分及上部和下部牺牲衬里(105，103)来扩展。下部源极层112的顶部表面和上部源极层116的底部表面可以物理地暴露于源极腔109。
参考图15D，可以通过选择性半导体沉积过程沉积具有第二导电类型的掺杂的掺杂半导体材料。在选择性半导体沉积过程期间，半导体前驱气体、蚀刻剂和掺杂剂前驱气体可以并行流动到包含示例性结构的处理室中。例如，如果第二导电类型是n型，那么半导体前驱气体例如是硅烷、二硅烷或二氯硅烷，蚀刻剂气体例如是氯化氢，且掺杂剂前驱气体例如是磷化氢、砷化氢或锑化氢。所沉积掺杂半导体材料形成源极触点层114，它可接触竖直半导体通道60的侧壁。可选择选择性半导体沉积过程的持续时间，使得源极腔填充有源极触点层114，并且源极触点层114接触背侧沟槽间隔物74的内侧壁的底端部分。因此，源极触点层114可以通过从围绕源极腔109的半导体表面选择性地沉积掺杂半导体材料来形成。在一个实施例中，掺杂半导体材料可包含掺杂多晶硅。
包含下部源极层112、源极触点层114和上部源极层116的层堆叠构成内埋源极层(112，114，116)，它充当连接竖直半导体通道60中的每一个并且具有第二导电类型的掺杂的共同源极区。内埋源极层(112，114，116)中的平均掺杂剂浓度可以在5.0×1019/cm3到2.0×1021/cm3的范围内，但是也可采用更小和更大的掺杂剂浓度。包含内埋源极层(112，114，116)、源极层级绝缘层117和任选的源极选择层级导电层118的这一组层构成源极层级材料层10，它替换处理中源极层级材料层10'。任选地，可以执行氧化过程，将源极触点层114的表面部分转换成每个背侧开口79下方的半导体氧化物部分(未示出)。
参考图15E，背侧沟槽间隔物74可以采用各向同性蚀刻过程针对绝缘层32、绝缘顶盖层70L、源极触点层114和漏极区63选择性地去除。例如，如果背侧沟槽间隔物74包含氮化硅，那么可以执行采用热磷酸的湿式蚀刻过程来去除背侧沟槽间隔物74。在一个实施例中，去除背侧沟槽间隔物74的各向同性蚀刻过程可以与针对绝缘层32、绝缘顶盖层70L、源极触点层114和漏极区63选择性地蚀刻牺牲材料层42的后续各向同性蚀刻过程组合。
参考图16，可以针对绝缘层32、绝缘顶盖层70L、源极触点层114和漏极区63选择性地去除牺牲材料层42。例如，可以例如采用各向同性蚀刻过程将相对于绝缘层32、绝缘顶盖层70L、逆向阶梯式电介质材料部分65(在图2B和3B中示出)的材料和存储器膜50的最外层的材料选择性地蚀刻牺牲材料层42的材料的蚀刻剂引入到背侧开口79中。例如，牺牲材料层42可包含氮化硅，绝缘层32、绝缘顶盖层70L、逆向阶梯式电介质材料部分65和存储器膜50的最外层的材料可包含氧化硅材料。
各向同性蚀刻过程可以是采用湿式蚀刻溶液的湿式蚀刻过程，也可以是其中将呈气相的蚀刻剂引入到背侧开口79中的气相(干式)蚀刻过程。例如，如果牺牲材料层42包含氮化硅，那么蚀刻过程可以是其中示例性结构浸没在包含磷酸的湿式蚀刻贮槽内的湿式蚀刻过程，它针对氧化硅、硅和本领域中采用的各种其它材料选择性地蚀刻氮化硅。
背侧凹部43中的每一个可以是具有大于腔的竖直范围的横向尺寸的横向延伸腔。换句话说，背侧凹部43中的每一个的横向尺寸可以大于相应背侧凹部43的高度。可以在从中去除牺牲材料层42的材料的体积中形成多个背侧凹部43。背侧凹部43中的每一个可以大体上平行于衬底半导体层9的顶部表面延伸。背侧凹部43可以在竖直方向上以下伏绝缘层32的顶部表面和上覆绝缘层32的底部表面为界。在一个实施例中，背侧凹部43中的每一个整个可具有均匀高度。
参考图17，随后可以在背侧凹部43中形成背侧阻挡电介质层44。背侧阻挡电介质层44可包含随后用于阻止电荷存储层54和随后在背侧凹部43中形成的导电层之间的电荷隧穿的至少一个电介质材料。例如，背侧阻挡电介质层44可包含氧化硅和/或氧化铝等电介质金属氧化物。背侧阻挡电介质层44可以通过化学气相沉积或原子层沉积等保形沉积过程来形成。背侧阻挡电介质层44的厚度可以在1nm到6nm的范围内，例如在2nm到4nm的范围内，但是也可采用更小和更大的厚度。
可以随后在背侧凹部43中和在背侧沟槽79的***部分处沉积至少一个金属材料。例如，可以在背侧凹部43中例如通过化学气相沉积保形地沉积金属屏障层46A。金属屏障层46A包含可用作随后沉积的金属填充材料的扩散屏障层和/或促粘层的导电金属材料。金属屏障层46A可包含导电金属氮化物材料，例如TiN、TaN、WN或其堆叠，也可包含导电金属碳化物材料，例如TiC、TaC、WC或其堆叠。在一个实施例中，金属屏障层46A可以通过化学气相沉积(CVD)或原子层沉积(ALD)等保形沉积过程来沉积。金属屏障层46A的厚度可以在2nm到8nm的范围内，例如在3nm到6nm的范围内，但是也可采用更小和更大的厚度。在一个实施例中，金属屏障层46A可基本上由TiN等导电金属氮化物组成。
随后，在多个背侧凹部43中、在至少一个背侧沟槽79的侧壁上和在绝缘顶盖层70L的顶部表面上方沉积金属填充材料以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法来沉积，所述方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、无电极电镀、电镀或其组合。在一个实施例中，金属填充材料层46B可基本上由至少一个元素金属组成。可例如从钨、钴、钌、钛和钽中选择金属填充材料层46B的所述至少一个元素金属。在一个实施例中，金属填充材料层46B可基本上由单个元素金属组成。在一个实施例中，金属填充材料层46B可以采用WF6等含氟前驱气体来沉积。在一个实施例中，金属填充材料层46B可以是钨层，其包含残余水平的氟原子作为杂质。可替代地，金属填充材料层46B可包含不同金属材料，例如钴、钌和/或钼。金属填充材料层46B通过金属屏障层46A与绝缘层32和存储器堆叠结构55间隔开，金属屏障层46A是阻止氟原子穿过其扩散的金属屏障层。
可以在所述多个背侧凹部43中形成多个导电层46，并且可以在每个背侧沟槽79的侧壁上和绝缘顶盖层70L上方形成连续金属材料层。每个导电层46包含金属屏障层46A的一部分和金属填充材料层46B的一部分，这些部分位于一对竖直相邻的电介质材料层之间，例如一对绝缘层32之间。连续金属材料层包含金属屏障层46A的连续部分和金属填充材料层46B的连续部分，这些连续部分位于背侧沟槽79中或绝缘顶盖层70L上方。
连续导电材料层的所沉积金属材料从每个背侧沟槽79的侧壁并从绝缘顶盖层70L上方例如通过各向同性湿式蚀刻、各向异性干式蚀刻或其组合回蚀。背侧凹部43中的所沉积金属材料的每一剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42替换为导电层46。
每个导电层46可用作位于相同层级的多个控制栅极电极和电气地互连(即，电气地短接)位于相同层级处的所述多个控制栅极电极的字线的组合。每个导电层46内的所述多个控制栅极电极是包含存储器堆叠结构55的竖直存储器装置的控制栅极电极。换句话说，每个导电层46可以是充当所述多个竖直存储器装置的共同控制栅极电极或选择栅极电极的字线。
参考图18，在背侧沟槽79中沉积电介质材料以形成电介质壁结构76。电介质壁结构76中的每一个可沿着第一水平方向hd1横向延伸，并且可竖直延伸穿过绝缘层32和导电层46的交替堆叠的每一层。每个电介质壁结构76可接触绝缘顶盖层70L的侧壁。
随后，绝缘顶盖层70L的材料可以通过蚀刻过程凹入以物理地暴露图案化模板结构142(即，模板材料块145)的顶部表面。例如，如果绝缘顶盖层70L包含氧化硅，那么可以使用采用稀释氢氟酸的湿式蚀刻过程来去除绝缘顶盖层中上覆于包含图案化模板结构142(即，模板材料块145)的顶部表面的水平平面的水平部分。绝缘顶盖层70L的剩余部分可包含位于每个电介质壁结构76的两侧上的绝缘顶盖条带70和漏极选择层级隔离结构72。每个绝缘顶盖条带70可具有一对沿着第一水平方向hd1横向延伸并且沿着第二水平方向hd2以均匀间隔横向间隔开的笔直侧壁。每个漏极选择层级隔离结构72可包含一对大体上沿着第一水平方向hd1延伸的波形侧壁。每个波形侧壁沿着第二水平方向hd2具有橫向起伏，并且包含接触相应模板材料块145的侧壁(即，图案化模板结构142的离散部分)的一组凹形竖直侧壁区段。
参考图19A及19B，图案化模板结构142(即，模板材料块145)可以通过蚀刻过程针对存储器开口填充结构58、绝缘顶盖条带70、漏极选择层级隔离结构72、最顶部绝缘层32和电介质壁结构76选择性地去除。蚀刻过程可以是各向异性蚀刻过程(例如，反应性离子蚀刻过程)或各向同性蚀刻过程(例如，湿式蚀刻过程)。在一个实施例中，图案化模板结构142的模板材料块145中的每一个的全部都可以采用湿式蚀刻过程来去除，所述湿式蚀刻过程针对存储器开口填充结构58的物理暴露部分的材料选择性地去除模板材料块145，所述物理暴露部分包含漏极区63和存储器堆叠结构55内的存储器膜50。例如，如果图案化模板结构142的模板材料块145包含氮化硅或基本上由氮化硅组成，那么可以使用采用热磷酸的湿式蚀刻过程来去除图案化模板结构142的模板材料块145。在从中去除图案化模板结构142的模板材料块145的每个体积中形成漏极选择层级腔143。每个存储器膜50的外侧壁的上部部分可以物理地暴露。存储器膜50的每个物理暴露表面可具有圆柱形配置。因此，每个存储器膜50的外侧壁的物理暴露部分可在方位上围绕穿过包含存储器膜50的存储器开口填充结构58的体积的几何中心的垂直轴线涵盖360度。
参考图20A和20B，可以在漏极选择层级腔143的体积内沉积至少一个导电材料。所述至少一个导电材料可包含金属氮化物衬里材料和金属填充材料。金属氮化物衬里材料可包括例如TiN、TaN和/或WN。金属填充材料可包括例如W、Co、Mo和Ru。所述至少一个导电材料中的每一个可以保形地(例如，采用化学气相沉积法)或不保形地(例如，采用物理气相沉积过程)沉积。所述至少一个导电材料可以例如通过化学机械平坦化过程在包含漏极区63的顶部表面的水平平面处或在其上方平坦化。随后，所述至少一个导电材料可以例如通过凹部蚀刻过程竖直凹入到包含漏极区63的底部表面的水平平面以下。凹部蚀刻过程可以针对漏极区63、绝缘顶盖条带70和漏极选择层级隔离结构72的材料选择性地进行。每个漏极选择层级腔143可以用所述至少一个导电材料中构成漏极选择层级导电条带146的相应部分填充。
每个漏极选择层级导电条带146大体上沿着第一水平方向hd1延伸。每个漏极选择层级导电条带146可包含金属氮化物衬里材料中形成漏极选择层级金属氮化物衬里146L的剩余部分。此外，每个漏极选择层级导电条带146可包含金属填充材料中形成漏极选择层级金属填充材料部分146F的剩余部分。每个漏极选择层级导电条带146可包含漏极选择层级金属氮化物衬里146L和漏极选择层级金属填充材料部分146F的组合。
漏极选择层级导电条带146的所述至少一个导电材料接触存储器堆叠结构55的侧壁、漏极选择层级隔离结构72的侧壁、绝缘顶盖条带70的侧壁和最顶部绝缘层32的顶部表面。在每个漏极选择层级导电条带146包含漏极选择层级金属氮化物衬里146L和漏极选择层级金属填充材料部分146F的组合的情况下，漏极选择层级金属氮化物衬里146L可接触并横向包围位于一对相邻的漏极选择层级隔离结构72和电介质壁结构76之间或一对相邻的漏极选择层级隔离结构72之间的存储器堆叠结构55中的每一个。如图20B中所示，漏极选择层级导电条带146的圆柱形弧部分146C可以位于存储器开口填充结构58和邻近的漏极选择层级隔离结构72之间。此外，漏极选择层级金属氮化物衬里146L可接触所述一对相邻的漏极选择层级隔离结构72和绝缘顶盖条带70或所述一对相邻的漏极选择层级隔离结构72的侧壁。
参考图21A，可以在漏极选择层级隔离结构72、绝缘顶盖条带70、漏极区63和电介质壁结构76上方沉积硅酸盐玻璃等电介质材料。电介质材料可以进行平坦化以提供平坦顶部表面。电介质材料的平坦化剩余部分构成触点层级电介质层80。可以穿过漏极区63中的相应一个的顶部表面上的触点层级电介质层80形成漏极触点通孔结构88。
图21A示出其中漏极选择层级导电条带146的每个圆柱形弧部分146C的橫向厚度是漏极选择层级金属氮化物衬里146L的最小橫向厚度的两倍多的实施例，所述最小橫向厚度是处于未合并配置的漏极选择层级金属氮化物衬里146L的垂直部分的橫向厚度。在此配置中，圆柱形弧部分146C可含有一段漏极选择层级金属填充材料部分146F。图21B示出其中漏极选择层级导电条带的每个圆柱形弧部分146C的橫向厚度不及漏极选择层级金属氮化物衬里146L的最小橫向厚度两倍的第一示例性结构的替代实施例。在此情况下，圆柱形弧部分146C可包括一段漏极选择层级金属内衬层146L。
参考第一示例性结构的所有图式，第一示例性结构可包含三维存储器装置。第一示例性结构可包括：绝缘层32和导电层46的交替堆叠，其位于衬底8上方；漏极选择层级导电条带146其位于交替堆叠(32，46)上方；漏极选择层级隔离结构72，其位于一对相邻的漏极选择层级导电条带146之间；存储器堆叠结构55，其包括存储器膜50及竖直延伸穿过交替堆叠(32，46)和漏极选择层级导电条带146中的相应一个的竖直半导体通道60；以及触点层级电介质层80，其上覆于漏极选择层级导电条带146、漏极选择层级隔离结构72和存储器堆叠结构55。触点层级电介质层80接触漏极选择层级隔离结构72的侧壁。存储器堆叠结构55接触漏极选择层级导电条带146中的相应一个的圆柱形侧壁并完全地被其横向环绕。换句话说，存储器堆叠结构55接触漏极选择层级导电条带146的金属氮化物衬里146L中的相应一个的圆柱形侧壁内的封闭周边CP(如图20B中所示)并被其横向环绕。
在一个实施例中，三维存储器装置包括位于存储器堆叠结构55中的相应一个的顶端处的漏极区63，其中漏极区63中的每一个的底部周边与存储器堆叠结构55中的下伏存储器堆叠结构的外侧壁的最顶部周边重合。
在一个实施例中，漏极选择层级导电条带146的侧壁与存储器堆叠结构55的侧壁接触，并且与漏极区63的侧壁竖直重合。
在一个实施例中，漏极选择层级导电条带146中的每一个具有相应的平坦竖直侧壁区段和凸形竖直侧壁区段的横向交替序列，其中每个凸形竖直侧壁区段与存储器堆叠结构中的最近侧存储器堆叠结构以均匀橫向间隔横向间隔开，所述均匀橫向间隔与漏极选择层级导电条带146的圆柱形弧部分146C的厚度相同(如图20B中所示)。
在一个实施例中，漏极选择层级导电条带146中的每一个具有位于包含漏极选择层级隔离结构72的顶部表面的水平平面下面的顶部表面，并且漏极选择层级导电条带146中的每一个具有位于包含漏极选择层级隔离结构72的底部表面的水平平面内的底部表面。
在一个实施例中，存储器堆叠结构55布置成以均匀间距沿着第一水平方向hd1横向延伸的行；且三维存储器装置进一步包括绝缘顶盖条带70，其位于交替堆叠(32，46)上方且具有沿着第一水平方向hd1以所述均匀间距的至少两倍延伸的笔直侧壁。
在一个实施例中，漏极选择层级隔离结构72大体上沿着第一水平方向hd1延伸；且漏极选择层级隔离结构包含一对平坦竖直侧壁区段和凹形竖直侧壁区段的横向交替序列，它们沿着第一水平方向hd1交替。平坦竖直侧壁区段和凹形竖直侧壁区段的每个横向交替序列可接触相应的漏极选择层级导电条带146。
在一个实施例中，凹形竖直侧壁区段中的每一个与存储器堆叠结构中的相应最近侧存储器堆叠结构以均匀橫向间隔横向间隔开，所述橫向间隔是漏极选择层级导电条带146的圆柱形弧部分146C的橫向厚度。所述均匀橫向间隔可以与漏极选择层级导电条带146中安置在漏极选择层级隔离结构72和存储器堆叠结构55当中的最近侧存储器堆叠结构之间的***部分的横向宽度相同。
在一个实施例中，漏极选择层级导电条带146中的每一个包括相应金属氮化物衬里146L和相应金属填充材料部分146F。每个金属氮化物衬里146L基本上由导电金属氮化物组成；且每个金属填充材料部分146F基本上由元素金属或金属间合金组成。
在一个实施例中，三维存储器装置可包括：源极触点层114，其下伏于交替堆叠(32，46)且接触存储器堆叠结构55内的竖直半导体通道60；以及电介质壁结构76，其竖直延伸穿过交替堆叠(32，46)，沿着第一水平方向hd1横向延伸，并且通过绝缘顶盖层70L的一部分与漏极选择层级导电条带146和漏极选择层级隔离结构72横向间隔开。
参考图22，可以通过沉积保形掺杂半导体材料衬里244L从图8第一示例性结构第一示例性结构导出根据本公开的第二实施例的第二示例性结构。确切地说，保形掺杂半导体材料衬里244L可以沉积在图案化模板结构142的物理暴露表面和牺牲柱结构48的物理暴露表面上。保形掺杂半导体材料衬里244L包含掺杂半导体材料，此掺杂半导体材料形成为或者可以转换成导电半导体材料，即，具有大于1.0×105S/cm的电导率的半导体材料。保形掺杂半导体材料衬里244L的掺杂半导体材料可包含非晶硅、多晶硅和/或硅锗合金。保形掺杂半导体材料衬里244L可具有第一导电类型的掺杂(例如，p型)，此类型与第二导电类型相反。保形掺杂半导体材料层244L中的第一导电类型的掺杂剂的原子浓度可以在5.0×1019/cm3到2.0×1021/cm3的范围内，但是也可采用更小和更大的厚度。
保形掺杂半导体材料衬里244L可以沉积在第一模板材料部分41(即，第一模板材料中并入到图案化模板结构142中的部分)上方和牺牲柱结构48的物理暴露表面上。保形掺杂半导体材料衬里244L可以通过低压化学气相沉积(LPCVD)过程等保形沉积过程来沉积。保形掺杂半导体材料衬里244L的厚度可以在1nm到10nm的范围内，例如在2nm到6nm的范围内，但是也可采用更小和更大的厚度。
参考图23，保形掺杂半导体材料衬里244L和图案化模板结构142可以例如通过反应性离子蚀刻过程进行各向异性蚀刻。各向异性蚀刻包含蚀刻保形掺杂半导体材料衬里244L的水平部分的第一步骤。例如，各向异性蚀刻过程的第一步骤可选自HBr/Cl2/O2、HBr/O2、BCl3/Cl2和SF6。第一步骤的过度蚀刻部分可以最小化以阻止牺牲柱结构48的任何显著蚀刻。保形掺杂半导体材料衬里244L的剩余竖直部分构成掺杂半导体间隔物244。掺杂半导体间隔物244整个可具有均匀横向宽度。
各向异性蚀刻过程可包含采用用于各向异性地蚀刻图案化模板结构142的材料的蚀刻化学反应的第二步骤。各向异性蚀刻过程的第二步骤的蚀刻化学反应可以针对牺牲柱结构48和绝缘层32的材料选择性地进行。例如，如果图案化模板结构142包含氮化硅，并且如果牺牲柱结构48包含半导体材料，那么各向异性蚀刻的第二步骤可以采用选自CHF4/O2、CF4/O2、SF6或SF6/O2同时不需要离子辅助或只需要最低程度的离子辅助的蚀刻化学反应来提供相对于氧化硅的选择性。各向异性蚀刻去除图案化模板结构142中下伏于漏极选择层级线型沟槽(173，174)的水平部分。在图22的处理步骤处提供的图案化模板结构142内的牺牲材料部分42P通过各向异性蚀刻过程的第二步骤去除，并且漏极选择层级线型沟槽(173，174)通过各向异性蚀刻过程竖直延伸。因此，图案化模板结构被划分成多个离散材料部分，这些材料部分包含在本文中被称为模板材料部分41的第一模板材料部分41。图案化模板结构142的每个离散剩余部分41构成模板材料块145。在各向异性蚀刻过程之后，图案化模板结构142包含通过漏极选择层级线型沟槽(173，174)横向间隔开的多个模板材料块。一对掺杂半导体间隔物244可以位于每个模板材料块145的侧壁上，即，图案化模板结构142的离散部分上。
掺杂半导体间隔物244可具有均匀橫向厚度。在笔直漏极选择层级线型沟槽173的周边处形成的掺杂半导体间隔物244的子集可具有一对沿着第一水平方向hd1横向延伸的笔直侧壁。在波形漏极选择层级线型沟槽174的周边处形成的掺杂半导体间隔物244的子集可具有内侧壁和外侧壁。内侧壁可具有接触第一模板材料部分41中的相应一个的平坦竖直侧壁区段和接触一行牺牲柱结构48的侧壁的上部部分的凹形竖直侧壁区段的横向交替序列。外侧壁可具有一组凸形竖直侧壁区段。在一个实施例中，外侧壁可具有平坦竖直侧壁区段和凸形竖直侧壁区段的横向交替序列，其大体上沿着第一水平方向hd1延伸。在另一实施例中，外侧壁可具有在竖直边缘处彼此邻接的凸形竖直侧壁区段。掺杂半导体间隔物244的凸形竖直侧壁区段可以与牺牲柱结构48的侧壁中的最近侧侧壁以相同的均匀橫向间隔横向间隔开，所述横向间隔是掺杂半导体间隔物244的橫向厚度。每个波形漏极选择层级线型沟槽174的剩余体积限定沿着第一水平方向hd1横向延伸且具有调制宽度的空隙。由波形漏极选择层级线型沟槽174限定的空隙与位于波形漏极选择层级线型沟槽174的任一侧上的牺牲柱结构48的***行的侧壁自对准。最顶部绝缘层32的顶部表面可以在漏极选择层级线型沟槽(173，174)中的每一个的底部处物理地暴露。图案化模板结构142的顶部表面可以相对于牺牲柱结构48的顶部表面竖直地凹入。每个掺杂半导体间隔物244的底部表面可以位于包含最顶部绝缘层32的顶部表面的水平平面上方。每个掺杂半导体间隔物244的底部表面和包含最顶部绝缘层32的顶部表面的水平平面之间的竖直距离可以与在图2A和2B的处理步骤处提供的最顶部牺牲材料层42的厚度相同。
参考图24，电介质材料可以在漏极选择层级线型沟槽(173，174)中及图案化模板结构142和掺杂半导体间隔物244上方沉积，并且可以进行平坦化以形成绝缘顶盖层70L。绝缘顶盖层70L的电介质材料不同于图案化模板结构142的材料和掺杂半导体间隔物244的材料。在一个实施例中，图案化模板结构142的电介质材料可包含氮化硅，并且掺杂半导体间隔物244的材料包含多晶硅。在此实施例中，绝缘顶盖层70L的电介质材料可包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。绝缘顶盖层70L的电介质材料可以通过化学气相沉积等保形沉积过程来沉积，也可以通过旋涂等自平坦化过程来沉积。所沉积电介质材料的多余部分可以通过平坦化过程从包含牺牲柱结构48的顶部表面的水平平面上方去除，所述平坦化过程可包含化学机械平坦化。绝缘顶盖层70L中填充波形漏极选择层级线型沟槽174的每个部分在本文中被称为漏极选择层级隔离结构72。在一个实施例中，绝缘顶盖层70L的顶部表面可以与牺牲柱结构48的顶部表面共平面。
至少牺牲矩阵层170可以通过图3A和3B的处理步骤到图8和图22至24的处理步骤替换为图案化模板结构142、接触图案化模板结构142的侧壁的掺杂半导体间隔物244和绝缘顶盖层70L的组合。在一个实施例中，最顶部牺牲材料层42和牺牲矩阵层170的组合可以替换为图案化模板结构142、接触图案化模板结构142的侧壁的掺杂半导体间隔物244和绝缘顶盖层70L的组合。
接触相应模板材料块145(即，图案化模板结构142的离散部分)的存储器堆叠结构55的每个群组包含被模板材料块包围的第一行存储器堆叠结构55和只在一侧接触模板材料块的第二行存储器堆叠结构55，即，不被模板材料块包围的第二行存储器堆叠结构55。第一行存储器堆叠结构55接触图案化模板结构142，但不接触掺杂半导体间隔物244中的任一个。第二行存储器堆叠结构55接触图案化模板结构142和掺杂半导体间隔物244中的相应一个。
参考图25，存储器开口49中的牺牲柱结构48可以替换为存储器阵列区100中的存储器开口填充结构58。每个存储器开口填充结构58包括存储器堆叠结构55和上覆于存储器堆叠结构55的漏极区63。漏极区63的侧壁接触图案化模板结构142和绝缘顶盖层70L的组合的侧壁。触点区300中的支撑开口19中的牺牲柱结构48可以在支撑柱结构内替换，支撑柱结构可以与存储器开口填充结构58相同，除了位置和横向尺寸的变化，这可能是因为支撑开口19的横向尺寸相对于存储器开口49的差异所诱发的。存储器开口填充结构58包含在电偏压下流动电流的有源装置组件，而支撑柱结构在启用电流流动的配置中没有电连接，因此只用作在后续处理步骤中提供机械支撑的结构组件。图13A至13E中所示的处理步骤可用于将存储器阵列区100内的每个牺牲柱结构48替换为存储器开口填充结构68并将触点区内的每个牺牲柱结构48替换为支撑柱结构。
参考图26，光致抗蚀剂层(未示出)可以施加在绝缘顶盖层70L上方，并且可进行光刻图案化以在存储器开口填充结构58的群集之间的区域中形成开口。开口可以是具有沿着第一水平方向横向延伸的笔直边缘的矩形开口。开口的区域与存储器阵列区100中的存储器开口填充结构58的区域或触点区300中的支撑柱结构的区域不重叠。此外，开口的区域与图案化模板结构142或掺杂半导体间隔物244的区域不重叠。
光致抗蚀剂层中的图案可以采用各向异性蚀刻传递穿过绝缘顶盖层70L、交替堆叠(32，42)和逆向阶梯式电介质材料部分65以形成背侧沟槽79。背侧沟槽79从绝缘顶盖层70L的顶部表面竖直延伸到源极层级牺牲层104的顶部表面，并横向延伸穿过存储器阵列区100和触点区300。
在一个实施例中，背侧沟槽79可以沿着第一水平方向hd1横向延伸，并且可以沿着第二水平方向hd2(其垂直于第一水平方向hd1)彼此横向间隔开。存储器堆叠结构55可以布置成沿着第一水平方向hd1延伸的行。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)恒定的均匀宽度。多行存储器堆叠结构55可以位于每对相邻的背侧沟槽79和漏极选择层级隔离结构72之间及每对相邻的漏极选择层级隔离结构72之间。光致抗蚀剂层可以例如通过灰化去除。图案化模板结构142被绝缘顶盖层70L、最顶部绝缘层32和存储器开口填充结构58的侧壁包封。
参考图27，可以执行图15A至15E的处理步骤以将处理中源极层级材料层10'替换为源极层级材料层10。源极触点层114接触存储器开口填充结构58的竖直半导体通道60的每个侧壁的下部部分。像在第一实施例中一样，源极层级材料层10可包含一组层，包含内埋源极层(112，114，116)、源极层级绝缘层117和任选的源极选择层级导电层118。
随后，牺牲材料层42可以针对绝缘层32、绝缘顶盖层70L、源极触点层114和漏极区63选择性地去除。例如，可以例如采用各向同性蚀刻过程将相对于绝缘层32、绝缘顶盖层70L、逆向阶梯式电介质材料部分65(在图2B和3B中示出)的材料和存储器膜50的最外层的材料选择性地蚀刻牺牲材料层42的材料的蚀刻剂引入到背侧开口79中。例如，牺牲材料层42可包含氮化硅，绝缘层32、绝缘顶盖层70L、逆向阶梯式电介质材料部分65和存储器膜50的最外层的材料可包含氧化硅材料。
各向同性蚀刻过程可以是采用湿式蚀刻溶液的湿式蚀刻过程，也可以是其中将呈气相的蚀刻剂引入到背侧开口79中的气相(干式)蚀刻过程。例如，如果牺牲材料层42包含氮化硅，那么蚀刻过程可以是其中示例性结构浸没在包含磷酸的湿式蚀刻贮槽内的湿式蚀刻过程，它针对氧化硅、硅和本领域中采用的各种其它材料选择性地蚀刻氮化硅。
背侧凹部43中的每一个可以是具有大于腔的竖直范围的横向尺寸的横向延伸腔。换句话说，背侧凹部43中的每一个的横向尺寸可以大于相应背侧凹部43的高度。可以在从中去除牺牲材料层42的材料的体积中形成多个背侧凹部43。背侧凹部43中的每一个可以大体上平行于衬底半导体层9的顶部表面延伸。背侧凹部43可以在竖直方向上以下伏绝缘层32的顶部表面和上覆绝缘层32的底部表面为界。在一个实施例中，背侧凹部43中的每一个整个可具有均匀高度。
参考图28，随后可以在背侧凹部43中形成背侧阻挡电介质层44。背侧阻挡电介质层44可包含随后用于阻止电荷存储层54和随后在背侧凹部43中形成的导电层之间的电荷隧穿的至少一个电介质材料。例如，背侧阻挡电介质层44可包含氧化硅和/或氧化铝等电介质金属氧化物。背侧阻挡电介质层44可以通过化学气相沉积或原子层沉积等保形沉积过程来形成。背侧阻挡电介质层44的厚度可以在1nm到6nm的范围内，例如在2nm到4nm的范围内，但是也可采用更小和更大的厚度。
可以随后在背侧凹部43中和在背侧沟槽79的***部分处沉积至少一个金属材料。例如，可以在背侧凹部43中例如通过化学气相沉积保形地沉积金属屏障层46A。金属屏障层46A可包含与第一实施例中相同的材料。随后，在所述多个背侧凹部43中、在所述至少一个背侧沟槽79的侧壁上和在绝缘顶盖层70L的顶部表面上方沉积金属填充材料以形成金属填充材料层46B。金属填充材料层46B可包含与第一实施例中相同的材料。
可以在所述多个背侧凹部43中形成多个导电层46，并且可以在每个背侧沟槽79的侧壁上和绝缘顶盖层70L上方形成连续金属材料层。每个导电层46包含金属屏障层46A的一部分和金属填充材料层46B的一部分，这些部分位于一对竖直相邻的电介质材料层之间，例如一对绝缘层32之间。连续金属材料层包含金属屏障层46A的连续部分和金属填充材料层46B的连续部分，这些连续部分位于背侧沟槽79中或绝缘顶盖层70L上方。
连续导电材料层的所沉积金属材料从每个背侧沟槽79的侧壁并从绝缘顶盖层70L上方例如通过各向同性湿式蚀刻、各向异性干式蚀刻或其组合回蚀。背侧凹部43中的所沉积金属材料的每一剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42替换为导电层46。
每个导电层46可用作位于相同层级的多个控制栅极电极和电气地互连(即，电气地短接)位于相同层级处的所述多个控制栅极电极的字线的组合。每个导电层46内的所述多个控制栅极电极是包含存储器堆叠结构55的竖直存储器装置的控制栅极电极。换句话说，每个导电层46可以是充当所述多个竖直存储器装置的共同控制栅极电极或选择栅极电极的字线。
参考图29，在背侧沟槽79中沉积电介质材料以形成电介质壁结构76。电介质壁结构76中的每一个可沿着第一水平方向hd1横向延伸，并且可竖直延伸穿过绝缘层32和导电层46的交替堆叠的每一层。每个电介质壁结构76可接触绝缘顶盖层70L的侧壁。
随后，绝缘顶盖层70L的材料可以通过蚀刻过程凹入以物理地暴露图案化模板结构142的顶部表面。例如，如果绝缘顶盖层70L包含氧化硅，那么可以使用采用稀释氢氟酸的湿式蚀刻过程来去除绝缘顶盖层中上覆于包含图案化模板结构142的顶部表面的水平平面的水平部分。绝缘顶盖层70L的剩余部分可包含位于每个电介质壁结构76的两侧上的绝缘顶盖条带70和漏极选择层级隔离结构72。每个绝缘顶盖条带70可具有一对沿着第一水平方向hd1横向延伸并且沿着第二水平方向hd2以均匀间隔横向间隔开的笔直侧壁。
每个漏极选择层级隔离结构72可包含一对上部波形侧壁、一对中间波形侧壁和一对下部波形侧壁。每个上部波形侧壁接触沿着第一水平方向hd1布置的一行漏极区63的侧壁。此外，每个上部波形侧壁接触沿着第一水平方向hd1布置的一行存储器膜50的外侧壁的上端区。另外，每个上部波形侧壁接触模板材料块的侧壁(即，图案化模板结构142的离散部分)的平坦竖直侧壁区段的上部区。每个中间波形侧壁接触掺杂半导体间隔物244的波形侧壁，此波形侧壁包含一组凸形竖直侧壁区段，这一组凸形竖直侧壁区段沿着第一水平方向hd1布置，并在竖直边缘处彼此邻接或形成掺杂半导体间隔物244的凸形竖直侧壁区段和平坦竖直侧壁区段的横向交替序列。每个漏极选择层级隔离结构72在中间波形侧壁的层级处可窄于上部波形侧壁和下部波形侧壁的层级处。每个上部波形侧壁接触沿着第一水平方向hd1布置的一行存储器膜50的外侧壁的区。此外，每个下部波形侧壁接触模板材料块的侧壁的平坦竖直侧壁区段的下部区。
参考图30A和30B，图案化模板结构142可以通过蚀刻过程针对存储器开口填充结构58、绝缘顶盖条带70、漏极选择层级隔离结构72、掺杂半导体间隔物244、最顶部绝缘层32和电介质壁结构76选择性地去除。蚀刻过程可以是各向异性蚀刻过程(例如，反应性离子蚀刻过程)或各向同性蚀刻过程(例如，湿式蚀刻过程)。在一个实施例中，图案化模板结构142的模板材料块145中的每一个的全部都可以采用湿式蚀刻过程来去除，所述湿式蚀刻过程针对掺杂半导体间隔物244和存储器开口填充结构58的物理暴露部分的材料选择性地去除模板材料块，所述物理暴露部分包含漏极区63和存储器堆叠结构55内的存储器膜50。例如，如果图案化模板结构142的模板材料块包含氮化硅或基本上由氮化硅组成，那么可以使用采用热磷酸的湿式蚀刻过程来去除图案化模板结构142。在从中去除图案化模板结构142的模板材料块的每个体积中形成漏极选择层级腔143。每个存储器膜50的外侧壁中没有被掺杂半导体间隔物244覆盖的区可以物理地暴露。
第一行存储器开口填充结构58(其不是每个漏极选择层级腔143内的存储器开口填充结构58的最外部行)内的存储器膜50的每个物理暴露表面可具有圆柱形配置。因此，第一行存储器开口填充结构58内的每个存储器膜50的外侧壁的物理暴露部分可在方位上围绕穿过包含存储器膜50的存储器开口填充结构58的体积的几何中心的垂直轴线涵盖360度。第二行存储器开口填充结构58(每个漏极选择层级腔143内的存储器开口填充结构58的两个最外部行)内的每个存储器膜50可以接触相应的掺杂半导体间隔物244。
参考图31A和31B，可以在漏极选择层级腔143的体积内沉积至少一个导电材料。所述至少一个导电材料直接沉积在存储器堆叠结构55的外表面上。所述至少一个导电材料可包含金属氮化物衬里材料和金属填充材料。金属氮化物衬里材料可包括例如TiN、TaN和/或WN。金属填充材料可包括例如W、Co、Mo和Ru。所述至少一个导电材料中的每一个可以保形地(例如，采用化学气相沉积法)或不保形地(例如，采用物理气相沉积过程)沉积。所述至少一个导电材料可以例如通过化学机械平坦化过程在包含漏极区63的顶部表面的水平平面处或在其上方平坦化。随后，所述至少一个导电材料可以例如通过凹部蚀刻过程竖直凹入到包含漏极区63的底部表面的水平平面以下。凹部蚀刻过程可以针对漏极区63、绝缘顶盖条带70和漏极选择层级隔离结构72的材料选择性地进行。每个漏极选择层级腔143可以用所述至少一个导电材料的相应部分填充。所述至少一个导电材料的剩余部分和掺杂半导体间隔物244的组合构成漏极选择层级导电条带146。在一个实施例中，漏极选择层级导电条带146可包括所沉积的至少一个导电材料的相应部分和相应的一对掺杂半导体间隔物244的组合。
每个漏极选择层级导电条带146大体上沿着第一水平方向hd1延伸。每个漏极选择层级导电条带146可包含一对掺杂半导体间隔物244、漏极选择层级金属氮化物衬里146L(其为金属氮化物衬里材料的剩余部分)和漏极选择层级金属填充材料部分146F(其为金属填充材料的剩余部分)。漏极选择层级金属氮化物衬里146L接触位于一对相邻的漏极选择层级隔离结构72和电介质壁结构76之间或一对相邻的漏极选择层级隔离结构72之间的一组存储器堆叠结构55内的所有存储器膜50的侧壁。掺杂半导体间隔物244接触位于一对相邻的漏极选择层级隔离结构72和电介质壁结构76之间或一对相邻的漏极选择层级隔离结构72之间的一组存储器堆叠结构55内的存储器堆叠结构55的最外部行内的存储器膜50的外侧壁
参考图32，可以在漏极选择层级隔离结构72、绝缘顶盖条带70、漏极区63和电介质壁结构76上方沉积硅酸盐玻璃等电介质材料。电介质材料可以进行平坦化以提供平坦顶部表面。电介质材料的平坦化剩余部分构成触点层级电介质层80。可以穿过漏极区63中的相应一个的顶部表面上的触点层级电介质层80形成漏极触点通孔结构88。
参考第一和第二示例性结构的所有图式，第二示例性结构可包含三维存储器装置。三维存储器装置可包括：绝缘层32和导电层46的交替堆叠，其位于衬底8上方；漏极选择层级导电条带146，其位于交替堆叠(32，46)上方，其中漏极选择层级导电条带146中的每一个包括至少一个金属材料部分(146L，146F)和掺杂半导体间隔物244的组合；漏极选择层级隔离结构72，其位于一对相邻的漏极选择层级导电条带146之间；存储器堆叠结构55，其包括存储器膜50和竖直延伸穿过交替堆叠(32，46)和漏极选择层级导电条带146中的相应一个的竖直半导体通道60；以及漏极区63，其位于存储器堆叠结构55中的相应一个的顶部上。
在一个实施例中，每个掺杂半导体间隔物244接触相应金属材料部分146L的侧壁，即，漏极选择层级金属氮化物衬里146L的侧壁。在一个实施例中，漏极选择层级导电条带146的侧壁与存储器堆叠结构55的侧壁接触，并且与漏极区63的侧壁竖直重合。
在一个实施例中，每个掺杂半导体间隔物244接触存储器堆叠结构55的相应子集的凸形竖直表面。在一个实施例中，漏极区63中的每一个的底部周边与存储器堆叠结构55中的下伏存储器堆叠结构的外侧壁的最顶部周边重合。在一个实施例中，每个存储器膜50的环形顶部表面接触相应漏极区63的底部表面。
在图31B中所示的一个实施例中，至少一个金属材料部分(146L，146F)，例如漏极选择层级导电条带146中的每一个的漏极选择层级金属氮化物衬里146L，接触位置远离漏极选择层级隔离结构72的存储器堆叠结构55的内部行(IR)内的所有存储器膜50的整个侧壁。所述至少一个金属材料部分(146L，146F)，例如漏极选择层级导电条带146中的每一个的漏极选择层级金属氮化物衬里146L，接触位于漏极选择层级隔离结构72和存储器堆叠结构55的内部行(IR)之间的存储器堆叠结构55的外部行(OR)内的所有存储器膜50的侧壁的内部部分。掺杂半导体间隔物244接触存储器堆叠结构55的外部行内的所有存储器膜50的侧壁的外部部分。
在一个实施例中，所述至少一个金属材料部分(146L，146F)包括金属氮化物衬里146L和金属填充材料部分146F；且掺杂半导体间隔物244接触金属氮化物衬里146L。在一个实施例中，掺杂半导体间隔物244具有相对于金属氮化物衬里146L的底部表面竖直偏移的底部表面。
在一个实施例中，漏极选择层级隔离结构72大体上沿着第一水平方向hd1延伸；且漏极选择层级隔离结构72包含一对沿着第一水平方向hd1交替的平坦竖直侧壁区段和凹形竖直侧壁区段的横向交替序列。在一个实施例中，凹形竖直侧壁区段中的每一个以均匀橫向间隔与存储器堆叠结构中的相应最近侧存储器堆叠结构横向间隔开，所述橫向间隔横可以是掺杂半导体间隔物244的橫向厚度。
在一个实施例中，三维存储器装置包括：源极触点层114，其下伏于交替堆叠(32，46)并且接触存储器堆叠结构55内的竖直半导体通道60；以及电介质壁结构76，其竖直延伸穿过交替堆叠(32，46)，沿着第一水平方向hd1横向延伸，并且通过绝缘顶盖条带70的一部分与漏极选择层级导电条带146和漏极选择层级隔离结构72横向间隔开。
参考图33A和33B，根据本公开的第三实施例的第三示例性结构可以与第一实施例的图4中所示的第一示例性结构相同。明确地示出最顶部牺牲材料层42T。牺牲柱结构48中的每一个可以穿过牺牲矩阵层170并穿过交替堆叠(32，42)形成，并且具有从交替堆叠(32，42)的最底部表面延伸到牺牲矩阵层170的最顶部表面的笔直侧壁。每个牺牲柱结构48是处理中结构，即，在后续处理步骤期间修改的结构。因而，处理中牺牲柱结构48中的每一个包括从相应处理中牺牲柱结构48的底部表面延伸到牺牲矩阵层170的顶部表面的笔直侧壁。
参考图34A和34B，牺牲矩阵层170可以针对最顶部牺牲材料层42T和牺牲柱结构48(即，处理中牺牲柱结构48)的材料选择性地去除。例如，如果最顶部牺牲材料层42T包括氮化硅，并且如果牺牲柱结构48包含非晶硅等半导体材料，那么牺牲矩阵层170可以通过执行采用稀释氢氟酸的湿式蚀刻过程针对最顶部牺牲材料层42T和牺牲柱结构48选择性地去除。
参考图35A和35B，处理中牺牲柱结构48中的每一个进行修改以各向同性地减小其在交替堆叠(32，42)上方的横向范围，同时不会减小在交替堆叠(32，42)的最顶部牺牲材料层42T下面的层级处的横向范围。换句话说，处理中牺牲柱结构48中在交替堆叠(32，42)的最顶部表面上方突出的上部区进行薄化，以提供相较于嵌入在交替堆叠(32，42)中的下部区在交替堆叠(32，42)上方突出的上部区中具有更小横向尺寸的牺牲柱结构48。
例如，可以执行氧化过程，将牺牲柱结构48的物理暴露表面部分转换成半导体氧化物部分247。例如，如果牺牲柱结构48包含非晶硅，那么可以执行热氧化过程，将牺牲柱结构48的表面部分转换成氧化硅部分。每个剩余牺牲柱结构48可具有：上部区48U，其具有在本文中被称为第一最大横向尺寸mld1的相应最大横向尺寸；及下部区48L，其具有大于尺寸mdl1的在本文中被称为第二最大横向尺寸mld2的相应最大横向尺寸。上部区48U可以位于包含最顶部牺牲材料层42T的底部表面的水平平面上方，并且下部区48L可以位于包含最顶部牺牲材料层42T的顶部表面的水平平面下面。因此，牺牲柱结构延伸穿过交替堆叠(32，42)，并且包含在交替堆叠(32，42)上方突出且具有第一最大横向尺寸mld1的相应上部区48U和嵌入于交替堆叠(32，42)内且具有大于第一最大横向尺寸mld1的第二最大横向尺寸mld2的相应下部区48L。
参考图36A和36B，半导体氧化物部分247可以针对牺牲柱结构48和最顶部牺牲材料层42T选择性地去除。例如，可以执行采用稀释氢氟酸的湿式蚀刻过程，以各向同性地蚀刻半导体氧化物部分247，同时不会蚀刻牺牲柱结构48和最顶部牺牲材料层42T。
参考图37A和37B，可以在最顶部牺牲材料层42T上方沉积第一模板材料。第一模板材料不同于牺牲柱结构48和绝缘层32的材料，并且可与最顶部牺牲材料层42T的材料相同或不同。在一个实施例中，最顶部牺牲材料层42T可包含氮化硅，且第一模板材料可包含氮化硅。第一模板材料可以通过低压化学气相沉积(LPCVD)等保形沉积过程来沉积。第一模板材料的多余部分可以通过化学机械平坦化等平坦化过程从牺牲柱结构48的顶部表面上方去除。第一模板材料的剩余连续部分形成第一模板材料层141L，它是横向环绕牺牲柱结构48的上端部分的连续第一模板材料部分。牺牲柱结构48的顶部表面可以与第一模板材料层141L的顶部表面共平面。
参考图38A和38B，光致抗蚀剂层等掩蔽层(未示出)可以施加在第三示例性结构上方，并且可通过光刻曝光和显影进行图案化以覆盖存储器阵列区100内的多个区域。牺牲柱结构48的图案可与图5中所示的第一示例性结构中的相同。光致抗蚀剂层中的开口的图案可以与图5中所示的第一示例性结构中的光致抗蚀剂层中的开口的图案互补。换句话说，第三示例性结构中对应于图5的第一示例性结构中的第一区域A1和第二区域A2的组合的互补的所有区域可以用图案化光致抗蚀剂层来覆盖，并且第三示例性结构中对应于图5的第一示例性结构中的第一区域A1和第二区域A2的组合的所有区域可在第三示例性结构上方的光致抗蚀剂层中含有开口。换句话说，第三实施例中的图案化光致抗蚀剂层在图5中所示的第一和第二区域(A1，A2)中包含开口。
第一模板材料层141L可以采用图案化光致抗蚀剂层作为蚀刻掩模通过各向异性蚀刻过程图案化到第一模板材料部分141中。确切地说，第一模板材料层141L的未掩蔽区可以采用针对牺牲柱结构48和光致抗蚀剂层的材料选择性地进行的蚀刻化学反应进行各向异性蚀刻。例如，如果牺牲柱结构48包含非晶硅，并且如果牺牲矩阵层170包含硅酸盐玻璃材料，那么各向异性蚀刻过程可以采用针对硅和氧化硅选择性地蚀刻氮化硅的蚀刻化学反应，例如采用CHF4/O2、CF4/O2、SF6或SF6/O2同时不需要离子辅助或只需要最低程度的离子辅助的反应性离子蚀刻过程。可以在没有被光致抗蚀剂层覆盖的每个区域中蚀刻穿过第一模板材料层141L和最顶部牺牲材料层42T。漏极选择层级线型沟槽(173，174)可以通过各向异性蚀刻过程来形成。漏极选择层级线型沟槽(173，174)是在漏极选择层级处形成的线型沟槽，漏极选择层级是随后形成漏极选择栅极电极的层级。漏极选择层级线型沟槽(173，174)的图案可以与图8中所示的第一示例性结构中的相同。
漏极选择层级线型沟槽(173，174)可包含笔直漏极选择层级线型沟槽173(如图8中所示，并且具有与图8中相同的几何形状)和波形漏极选择层级线型沟槽174。笔直漏极选择层级线型沟槽173包含相应的一对沿着第一水平方向延伸的笔直侧壁。波形漏极选择层级线型沟槽174大体上沿着第一水平方向hd1延伸。每个波形漏极选择层级线型沟槽174可具有包含相应的平坦竖直侧壁区段和凹形竖直侧壁区段的交替序列的一对侧壁。平坦竖直侧壁区段是图案化第一模板材料部分141的物理暴露表面区段。凹形竖直侧壁区段是牺牲柱结构48的物理暴露表面区段。光致抗蚀剂层可以随后例如通过灰化去除。
一般来说，第一模板材料部分141的形成可以通过在交替堆叠(32，42)上方围绕牺牲柱结构48的上部区沉积第一模板材料层141L，在第一模板材料层141L和牺牲柱结构48上方形成包含开口的掩蔽层并针对牺牲柱结构48选择性地各向异性地蚀刻第一模板材料层141L的未掩蔽区，即，不蚀刻牺牲柱结构48。掩蔽层中的开口可具有相应的均匀宽度。第一模板材料层141L的剩余部分构成第一模板材料部分141。
参考图39A和39B，在本文中被称为保形模板材料衬里144L的第二模板材料层可以保形地沉积在第一模板材料部分141、牺牲柱结构48和最顶部绝缘层32的物理暴露表面上。保形模板材料衬里144L的材料可与第一模板材料部分141的材料相同或不同。保形模板材料衬里144L的材料在本文中被称为第二模板材料。第二模板材料不同于随后用于形成绝缘顶盖层的材料。在一个实施例中，保形模板材料衬里144L包含氮化硅等电介质材料。在一个实施例中，第一模板材料部分141和保形模板材料衬里144L包括不同于绝缘层32的材料(例如，氧化硅)的相同材料(例如，氮化硅)。在一个实施例中，第一模板材料部分141和保形模板材料衬里144L可包括氮化硅和/或基本上由氮化硅组成。保形模板材料衬里144L可以通过低压化学气相沉积(LPCVD)过程等保形沉积过程来沉积。保形模板材料衬里144L的厚度可以在1nm到10nm的范围内，例如在2nm到6nm的范围内，但是也可采用更小和更大的厚度。
参考图40A和40B，保形模板材料衬里144L可以例如通过反应性离子蚀刻过程进行各向异性蚀刻。各向异性蚀刻过程可以针对牺牲柱结构48和绝缘层32的材料选择性地进行。例如，如果保形模板材料衬里144L和第一模板材料部分141包含氮化硅，并且如果牺牲柱结构48包含半导体材料，那么可以使用采用CHF4/O2、CF4/O2、SF6或SF6/O2同时不需要离子辅助或只需要最低程度的离子辅助的各向异性蚀刻来提供相对于氧化硅的选择性。保形模板材料衬里144L的水平部分通过各向异性蚀刻过程去除，且保形模板材料衬里144L的剩余竖直部分构成第二模板材料部分144。第二模板材料部分144在每个第一模板材料部分141的侧壁上形成。在一个实施例中，可以在第一模板材料部分141上形成一对第二模板材料部分144。漏极选择层级线型沟槽(173，174)通过各向异性蚀刻过程竖直延伸。
第一模板材料部分141、至少一个第二模板材料部分144和最顶部牺牲材料层42T(如果存在)的下伏部分的每个相连组合构成模板材料块145。这一系列的所有模板材料块145构成图案化模板结构142。在一个实施例中，模板材料块145可以不含任何半导体材料。
第二模板材料部分144可以形成为具有均匀橫向厚度的间隔物。在笔直漏极选择层级线型沟槽173(在图10中示出)的周边处形成的第二模板材料部分144的子集可具有一对沿着第一水平方向hd1横向延伸的笔直侧壁。在波形漏极选择层级线型沟槽174的周边处形成的第二模板材料部分144的子集可具有内侧壁和外侧壁。内侧壁可具有接触第一模板材料部分141中的相应一个的平坦竖直侧壁区段和接触一行牺牲柱结构48的侧壁的上部部分的凹形竖直侧壁区段的横向交替序列。外侧壁可具有一组凸形竖直侧壁区段。在一个实施例中，外侧壁可具有平坦竖直侧壁区段和凸形竖直侧壁区段的横向交替序列，其大体上沿着第一水平方向hd1延伸。在另一实施例中，外侧壁可具有在竖直边缘处彼此邻接的凸形竖直侧壁区段。第二模板材料部分144的凸形竖直侧壁区段可以与牺牲柱结构48的侧壁中的最近侧侧壁以相同的均匀橫向间隔横向间隔开，所述橫向间隔是第二模板材料部分144的橫向厚度。每个波形漏极选择层级线型沟槽174的剩余体积限定沿着第一水平方向hd1横向延伸且具有调制宽度的空隙。由波形漏极选择层级线型沟槽174限定的空隙与位于波形漏极选择层级线型沟槽174的任一侧上的牺牲柱结构48的***行的侧壁自对准。最顶部绝缘层32的顶部表面可以在漏极选择层级线型沟槽(173，174)中的每一个的底部处物理地暴露。
参考图41A和41B，可以在漏极选择层级线型沟槽(173，174)中和图案化模板结构142(即，模板材料块145)上方沉积电介质材料。电介质材料可以通过凹部蚀刻和/或化学机械平坦化等平坦化过程从包含图案化模板结构142的顶部表面的水平平面上方去除。电介质材料的剩余部分构成绝缘顶盖层，它填充漏极选择层级线型沟槽(173，174)。确切地说，波形漏极选择层级线型沟槽174中的电介质材料的剩余部分构成漏极选择层级隔离结构72，并且笔直漏极选择层级线型沟槽173中的电介质材料的剩余部分构成绝缘顶盖条带，如上文关于第一实施例所描述。
至少牺牲矩阵层170可以通过图34A和34B的处理步骤到图41A和41B的处理步骤替换为图案化模板结构142和绝缘顶盖层的组合(即，漏极选择层级隔离结构72和绝缘顶盖条带的组合，绝缘顶盖条带例如是图20A、20B、31A和31B中所示的绝缘顶盖条带70)。在交替堆叠(32，42)上方围绕牺牲柱结构48的上部区48U形成图案化模板结构142和电介质材料部分(例如漏极选择层级隔离结构72和绝缘顶盖条带，绝缘顶盖条带例如是图20A、20B、31A和31B中所示的绝缘顶盖条带70)的组合。图案化模板结构142包括模板材料块145，它们横向环绕牺牲柱结构48的相应子集的上部区48U并且具有包含多个凸形竖直侧壁区段的相应侧壁。在一个实施例中，最顶部牺牲材料层42T和牺牲矩阵层170的组合可以替换为图案化模板结构142和绝缘顶盖层的组合。图案化模板结构142包括模板材料块145，它们横向环绕牺牲柱结构48的相应子集的上部区并且具有包含多个凸形竖直侧壁区段的相应侧壁。图案化模板结构142(即，模板材料块145)的所述多个凸形竖直侧壁区段接触漏极选择层级隔离结构72的多个凹形竖直侧壁区段。
参考图42A和42B，针对图案化模板结构142、漏极选择层级隔离结构72和交替堆叠(32，42)的材料选择性地蚀刻牺牲柱结构48的材料的各向同性蚀刻剂可应用于第三示例性结构。牺牲柱结构48通过各向同性蚀刻剂去除以形成存储器腔49’，这些腔在此处理步骤处是存储器开口49的未填充体积。例如，如果牺牲柱结构48包括硅，那么牺牲柱结构48可以通过采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻过程来去除。
参考图43A和43B，阻挡电介质52和电荷存储层54可以采用保形沉积过程形成为连续材料层。阻挡电介质52可具有与第一和第二实施例中相同的组成和厚度。电荷存储层54可具有与第一和第二实施例中相同的组成和厚度。覆盖材料层261L可以通过保形地沉积覆盖材料来形成，覆盖材料是可以针对阻挡电介质52和电荷存储层54的材料选择性地去除的牺牲材料。覆盖材料层261L可包含例如非晶硅、硅锗合金、非晶碳或类金刚石碳(DLC)。
参考图44A和44B，覆盖材料层261L的部分可以通过反应性离子蚀刻过程等各向异性蚀刻过程来去除。从存储器开口49内部去除覆盖材料层261L中上覆于图案化模板结构142或未被阻挡电介质52或电荷存储层54的上覆部分掩蔽的部分。因此，在图案化模板结构142和电介质材料部分(例如，漏极选择层级隔离结构72和绝缘顶盖条带，绝缘顶盖条带例如是图20A、20B、31A和31B中所示的绝缘顶盖条带70)的组合的层级处的覆盖材料层261L的上部部分在不去除位于交替堆叠(32，42)的层级处的覆盖材料层261L的下部部分的情况下去除。覆盖材料层261L的每一剩余部分构成覆盖材料部分261。每个覆盖材料部分261可具有圆柱形配置，并覆盖电荷存储层中位于交替堆叠(32，42)的层级处的圆柱形部分，并且下伏于图案化模板结构142。
参考图45A和45B，电荷存储层54的未掩蔽部分可以针对阻挡电介质层52选择性地去除。因此，在图案化模板结构142和电介质材料部分(例如，漏极选择层级隔离结构72和绝缘顶盖条带，绝缘顶盖条带例如是图20A、20B、31A和31B中所示的绝缘顶盖条带70)的组合的层级处的电荷存储层54的上部部分在不去除位于交替堆叠(32，42)的层级处的电荷存储层54的下部部分的情况下去除。例如，如果电荷存储层54包括氮化硅，并且如果阻挡电介质52包括氧化硅，那么电荷存储层54的未掩蔽部分可以采用针对氧化硅选择性地蚀刻氮化硅的湿式蚀刻过程来针对阻挡电介质52选择性地去除。例如，可以使用采用NH4F、NaOH、HF、甘油和/或H2O的组合的湿式蚀刻过程来针对阻挡电介质52选择性地去除电荷存储层54的未掩蔽部分。
参考图46A和46B，覆盖材料部分261可以针对电荷存储层54和阻挡电介质52的材料选择性地去除。例如，如果覆盖材料部分261包含非晶硅等半导体材料，那么可以使用采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻过程来去除覆盖材料部分261。如果覆盖材料部分261包括碳，那么覆盖材料部分261可以通过灰化去除。
参考图47A和47B，隧穿电介质56和半导体通道材料层可以在每个存储器腔49’的周边处通过保形沉积过程形成为连续材料层。半导体通道材料层可具有第一导电类型的掺杂，如在第一和第二实施例中。电介质材料沉积在半导体通道材料层上，并且竖直凹入以形成电介质芯62。电介质芯62的顶部表面可以位于包含图案化模板结构142的顶部表面的第一水平平面和包含图案化模板结构142的最底部表面的第二水平平面之间。可以在未用电介质芯62的材料填充的电介质芯62内的体积中形成芯腔(即，气隙)69。每个电介质芯62可内嵌其中不含任何固体材料的芯腔69。每个电介质芯62的上部圆柱形部分在包含图案化模板结构142的底部表面的水平平面上方的相应芯腔69上方突出。每个芯腔69可具有大于电介质芯62的上部圆柱形部分的最大横向尺寸的最大横向尺寸mldc。
可以在电介质芯62的顶部表面上方的凹部中沉积半导体填充材料。阻挡电介质52、电荷存储层54、隧穿电介质56、半导体通道材料层和半导体填充材料中位于包含图案化模板结构142的顶部表面的水平平面上方的部分可以通过化学机械平坦化等平坦化过程来去除。半导体填充材料的每一剩余部分构成漏极半导体材料部分163。
阻挡电介质52的连续材料层划分成位于存储器开口49中的相应一个内的多个离散阻挡电介质52。隧穿电介质56的连续材料层划分成多个离散隧穿电介质56。半导体通道材料层的剩余部分包含多个离散竖直半导体通道60。阻挡电介质52、电荷存储层54和隧穿电介质56的每个相连组合构成存储器膜50。存储器膜50和竖直半导体通道60的每个相连组合构成存储器堆叠结构55。每个存储器膜50包括：第一竖直延伸部分501，其竖直延伸穿过交替堆叠(32，42)且具有第一侧壁(其可以是内侧壁或外侧壁)；水平延伸部分502，其在图案化模板结构142和牺牲材料层42(其不是图案化模板结构142的一部分)中的最顶部牺牲材料层之间水平地延伸；以及第二竖直延伸部分503，其竖直延伸穿过相应模板材料块145(其为图案化模板结构142内的离散部分)。
在一个实施例中，每个存储器膜50包括阻挡电介质52、电荷存储层54和隧穿电介质56的堆叠；且电荷存储层54整个位于图案化模板结构142的底部表面下面。电介质芯62可以嵌入于竖直半导体通道60中的相应一个内，并且可包含嵌入于图案化模板结构142内的相应上部圆柱形部分。芯腔69可以嵌入于电介质芯62中的相应一个内，并且可具有大于电介质芯62的上部圆柱形部分中的上覆上部圆柱形部分的最大横向尺寸的最大横向尺寸mldc。
在一个实施例中，每个存储器膜50可以形成为阻挡电介质52、电荷存储层54和隧穿电介质56的堆叠，并且电荷存储层54可以进行图案化，使得电荷存储层54不在包含图案化模板结构142的底部表面的水平平面上方突出，同时阻挡电介质52和隧穿电介质56中的每一个都在包含图案化模板结构142的底部表面的水平平面上方突出。
参考图48A和48B，可以通过离子植入或等离子体掺杂将第一和第二导电类型的掺杂剂(例如，硼和磷)植入到漏极半导体材料部分163的表面区中。可以在每个漏极半导体材料部分163的顶部表面区上形成植入区域263。
参考图49A和49B，可以依序执行图14和15A至15E的处理步骤，以形成背侧沟槽79并将处理中源极层级材料层10'替换为源极层级材料层10。
可以执行图16的处理步骤，以针对绝缘层32、存储器堆叠结构55、漏极选择区隔离结构72、绝缘顶盖条带和漏极半导体材料部分163选择性地去除牺牲材料层42和图案化模板结构142。例如，在牺牲材料层42和图案化模板结构142包括氮化硅情况下，可以使用采用热磷酸的湿式蚀刻来去除牺牲材料层42和图案化模板结构142。在从中去除牺牲材料层42的体积中形成背侧凹部，并且在从中去除图案化模板结构142的体积中形成漏极选择层级腔。可以执行图17的处理步骤，以便在背侧凹部中形成导电层46，并同时在漏极选择层级腔中形成漏极选择层级导电条带146。
可替代地，包含漏极选择层级隔离结构72的绝缘顶盖层70L、绝缘顶盖条带70(在图18中示出)和上覆于图案化模板结构142的顶部表面的额外水平电介质材料部分可以像图11中所示得那样形成。在此情况下，可以依序执行图18、19A和19B及20A和20B的处理步骤，以通过与第一实施例中相同的方式将图案化模板结构142替换为漏极选择层级导电条带146。
在处理另一层期间，可以执行单独的退火，或者可以将装置升高到高温，以便将第一和第二导电类型的掺杂剂从植入区263扩散到漏极半导体材料部分163中，从而形成第一导电类型(例如，p型)的选择栅极层级通道区60P和第二导电类型(例如，n型)的漏极区63。硼的扩散长度比磷大得多。因此，相比于磷，硼进一步向下扩散到漏极半导体材料部分163中，以在相应漏极区63下形成选择栅极层级通道区60P。每个漏极区63可具有第二导电类型的掺杂，掺杂剂浓度在5.0×1019/cm3到2.0×1021/cm3的范围内。存储器膜50、竖直半导体通道60、选择栅极层级通道区60P、电介质芯62、芯腔69和漏极区63的每个相连组合构成存储器开口填充结构58。每个竖直半导体通道60包括：相应的第一竖直延伸部分，其延伸穿过导电层46的各层级并且具有第一最大横向通道尺寸(例如，直径)mlcd1；及相应的第二竖直延伸部分，其位于漏极选择层级导电条带146的层级处并且具有小于第一最大横向通道尺寸mlcd1的第二最大横向通道尺寸(例如，直径)mlcd2。
参考图50A和50B，第三示例性结构的替代性配置可以通过采用图43A和43B的处理步骤依序沉积阻挡电介质52和电荷存储层54同时不形成覆盖材料层261L来从图42A和42B的第三示例性结构导出。随后，可以执行图47A和47B的处理步骤以在每个存储器开口49内形成隧穿电介质56、竖直半导体通道60、电介质芯62和漏极半导体材料部分163。
每个存储器膜50包含：第一竖直延伸部分501，其竖直延伸穿过交替堆叠(32，42)且具有第一侧壁(其可以是内侧壁或外侧壁)；水平延伸部分502，其在图案化模板结构142和牺牲材料层42(其不是图案化模板结构142的部分)中的最顶部牺牲材料层之间水平地延伸；以及第二竖直延伸部分503，其竖直延伸穿过图案化模板结构142。
在一个实施例中，电介质芯62可以嵌入于竖直半导体通道60中的相应一个内，并且可包含嵌入于图案化模板结构142内的相应上部圆柱形部分。芯腔69可以嵌入于电介质芯62中的相应一个内，并且可具有大于电介质芯62的上部圆柱形部分中的上覆上部圆柱形部分的最大横向尺寸的最大横向尺寸mldc。
在一个实施例中，每个存储器膜50包括阻挡电介质52、电荷存储层54和隧穿电介质56的堆叠；且阻挡电介质52、电荷存储层54和隧穿电介质56中的每一个竖直延伸穿过交替堆叠(32，42)的每一层直到图案化模板结构142的顶部表面。
参考图51A和51B，可以通过离子植入或等离子体掺杂将第一和第二导电类型的掺杂剂植入到漏极半导体材料部分163的表面区中。可以在每个漏极半导体材料部分163的顶部表面区上形成植入区域263。
参考图52A和52B，可以依序执行图49A和49B的处理步骤以形成背侧沟槽79，将处理中源极层级材料层10'替换为源极层级材料层10，将牺牲材料层42替换为导电层46，并将图案化模板结构142替换为漏极选择层级导电条带146。
在处理另一层期间，可以执行单独的退火，或者可以将装置升高到高温，以便将第一和第二导电类型的掺杂剂从植入区263扩散到漏极半导体材料部分163中，从而形成第一导电类型(例如，p型)的选择栅极层级通道区60P和第二导电类型(例如，n型)的漏极区63。硼的扩散长度比磷大得多。因此，相比于磷，硼进一步向下扩散到漏极半导体材料部分163中，以在相应漏极区63下形成选择栅极层级通道区60P。每个漏极区63可具有第二导电类型的掺杂，掺杂剂浓度在5.0×1019/cm3到2.0×1021/cm3的范围内。存储器膜50、竖直半导体通道60、选择栅极层级通道区60P、电介质芯62、芯腔69和漏极区63的每个相连组合构成存储器开口填充结构58。触点层级电介质层80和漏极触点通孔结构88可以像在第一和第二实施例中的那样形成。每个竖直半导体通道60包括：相应的第一竖直延伸部分，其延伸穿过导电层46的各层级并且具有第一最大横向通道尺寸mlcd1；及相应的第二竖直延伸部分，其位于漏极选择层级导电条带146的层级处并且具有小于第一最大横向通道尺寸mlcd1的第二最大横向通道尺寸mlcd2。
参考第三实施例的所有图式及第一和第二实施例的相关图式，第三示例性结构包括三维存储器装置。三维存储器装置包括：绝缘层32和导电层46的交替堆叠(32，46)，其位于衬底8上方；漏极选择层级导电条带146，其位于交替堆叠(32，46)上方；漏极选择层级隔离结构72，其位于一对相邻的漏极选择层级导电条带146之间；存储器堆叠结构55，其包括相应存储器膜50及竖直延伸穿过交替堆叠(32，46)和漏极选择层级导电条带146中的相应一个的相应竖直半导体通道60，其中存储器堆叠结构55接触漏极选择层级导电条带146中的相应一个的圆柱形侧壁并且完全被其横向环绕；以及触点层级电介质层80，其上覆于漏极选择层级导电条带146、漏极选择层级隔离结构72和存储器堆叠结构55，其中触点层级电介质层80接触漏极选择层级隔离结构72。
在一个实施例中，三维存储器装置进一步包括位于存储器堆叠结构55中的相应一个的顶端处的漏极区63。在一个实施例中，漏极区63通过存储器膜50与漏极选择层级导电条带146横向间隔开。存储器膜50中位于一对相邻的漏极区63和漏极选择层级导电条带146之间的部分可由隧穿电介质56和阻挡电介质52组成，如图49A和49B中所示，也可包含隧穿电介质56、电荷存储层54和阻挡电介质52，如图52A和52B中所示。
在一个实施例中，漏极区63的顶部表面可以与存储器膜50的顶部表面和漏极选择层级导电条带146的顶部表面共平面。在沉积触点层级电介质层80之前采用凹部蚀刻过程将漏极选择层级导电条带146的顶部表面竖直凹入的情况下，漏极选择层级导电条带146的顶部表面可以竖直凹入到包含漏极区63的顶部表面的水平平面下面，所述水平平面可以与存储器膜50的顶部表面共平面。
在一个实施例中，漏极选择层级导电条带146中的每一个具有相应的平坦竖直侧壁区段和凸形竖直侧壁区段的横向交替序列，其中每个凸形竖直侧壁区段以均匀橫向间隔与存储器堆叠结构55中的最近侧存储器堆叠结构横向间隔开，所述橫向间隔可以与第二模板材料部分144的厚度相同。
在一个实施例中，存储器堆叠结构55布置为以均匀间距沿着第一水平方向hd1横向延伸的行；且三维存储器装置进一步包括绝缘顶盖条带70(如图20A、20B、21A和21B中所示)，其位于交替堆叠(32，46)上方且具有沿着第一水平方向hd1以均匀间距的至少两倍延伸的笔直侧壁。
在一个实施例中，漏极选择层级隔离结构72大体上沿着第一水平方向hd1延伸；且漏极选择层级隔离结构72包含一对沿着第一水平方向hd1交替的平坦竖直侧壁区段和凹形竖直侧壁区段的横向交替序列。在一个实施例中，凹形竖直侧壁区段中的每一个以均匀橫向间隔与存储器堆叠结构中的相应最近侧存储器堆叠结构横向间隔开。在一个实施例中，所述均匀橫向间隔与漏极选择层级导电条带146中安置在漏极选择层级隔离结构72和存储器堆叠结构55当中的最近侧存储器堆叠结构之间的***部分的横向宽度相同。
在一个实施例中，漏极选择层级导电条带146中的每一个包括相应金属氮化物衬里146L和相应金属填充材料部分146F；每个金属氮化物衬里146L基本上由导电金属氮化物组成；且每个金属填充材料部分146F基本上由元素金属或金属间合金组成。
在一个实施例中，存储器堆叠结构55中的每一个包括：上部部分，其竖直延伸穿过漏极选择层级导电条带146中的相应一个并且具有第一最大横向尺寸mld1；以及下部部分，其竖直延伸穿过交替堆叠(32，46)并且具有大于第一最大横向尺寸mld1的第二最大横向尺寸mld2。
在一个实施例中，每个存储器膜50包括：第一竖直延伸部分501，其竖直延伸穿过交替堆叠(32，46)且具有第一侧壁(其可以是外侧壁或内侧壁)；水平延伸部分502，其在漏极选择层级导电条带146和导电层46中的最顶部导电层之间水平地延伸，并且包含与第一侧壁邻接的水平表面(其可以是与外侧壁邻接的上表面或与内侧壁邻接的下表面)；以及第二竖直延伸部分503，其在第二侧壁(其可以是与上表面邻接的外侧壁或与下表面邻接的内侧壁)内竖直延伸穿过漏极选择层级导电条带146中的相应一个。
在一个实施例中，每个存储器膜50包括阻挡电介质52、电荷存储层54和隧穿电介质56的堆叠；且电荷存储层54整个位于漏极选择区导电条带146中的一个的底部表面下面，如图49A和49B中所示。
在一个实施例中，每个存储器膜50包括阻挡电介质52、电荷存储层54和隧穿电介质56的堆叠；且阻挡电介质52、电荷存储层54和隧穿电介质56中的每一个竖直延伸穿过交替堆叠(32，46)的每一层直到上覆于存储器堆叠结构55的漏极区63中的相应一个的顶部表面，如图52A和52B中所示。
在一个实施例中，三维存储器装置进一步包括：电介质芯62，其嵌入于竖直半导体通道60中的相应一个内并且包含嵌入于漏极选择层级导电条带146内的相应上部圆柱形部分；以及芯腔69，其嵌入于电介质芯62中的相应一个内并且具有最大横向尺寸mldc(如图47B和50B中所示)，所述最大横向尺寸mldc大于电介质芯62的上部圆柱形部分中的上覆上部圆柱形部分的最大横向尺寸。
第三示例性结构的各个实施例的三维存储器装置可包括：绝缘层32和导电层46的交替堆叠，其位于衬底上方；漏极选择层级导电条带146，其位于交替堆叠(32，46)上方；漏极选择层级隔离结构72，其位于一对相邻的漏极选择层级导电条带46之间；以及存储器堆叠结构55，其延伸穿过交替堆叠(32，46)和漏极选择层级导电条带146，并且包括竖直延伸穿过交替堆叠(32，46)和漏极选择层级导电条带146中的相应一个的相应竖直半导体通道60。如图47B和50B中所示，每个竖直半导体通道60包括：相应的第一竖直延伸部分60A，其延伸穿过导电层46的各层级并且具有第一最大横向通道尺寸mlcd1；及相应的第二竖直延伸部分60C，其位于漏极选择层级导电条带146的层级处并且具有小于第一最大横向通道尺寸mlcd1的第二最大横向通道尺寸mlcd2。
在一个实施例中，三维存储器装置包括三维NAND存储器装置，导电层46包括三维NAND存储器装置的字线，并且漏极选择层级导电条带146包括三维NAND存储器装置的漏极选择栅极电极。
在一些实施例中，竖直半导体通道60的每个第一竖直延伸部分60A具有第一凸形外侧壁，其从交替堆叠(32，46)的最底部层延伸且至少延伸到导电层46中的最顶部导电层，并且竖直半导体通道60的每个第二竖直延伸部分60C具有第二凸形外侧壁，其延伸穿过漏极选择层级导电条带146中的相应一个，如图49B和52B中所示。在竖直半导体通道60中的每一个中，第二凸形外侧壁相对于第一凸形外侧壁以均匀橫向偏移距离(即，包含第二凸形外侧壁或第一凸形外侧壁的两个竖直平面之间的横向距离)横向向内偏移。在一些实施例中，第一凸形外侧壁包括第一圆柱形侧壁，且第二凸形外侧壁包括第二圆柱形侧壁，其具有与第一圆柱形侧壁相同的旋转对称轴(其可以是穿过每个存储器开口填充结构58的几何中心的竖直线)。如本文中所使用，元件的几何中心是指具有与所述元件相同的几何形状和位置且整个具有均匀密度的假设对象的质量中心。
在图47B和50B中所示的一些实施例中，竖直半导体通道60中的每一个包括环形水平连接部分60B(其可以是环形水平延伸部分)，它邻接相应第一竖直延伸部分60A的顶端和相应第二竖直延伸部分60C的底端。电介质芯62可以位于竖直半导体通道60中的相应一个内。电介质芯62中的每一个包含其中不含任何固态材料(即，呈固相的任何材料)的相应芯腔69。芯腔69完全位于包含漏极选择层级导电条带146的底部表面的水平平面下方。在一些实施例中，芯腔69的横向范围大于竖直半导体通道60的第二竖直延伸部分中的上覆第二竖直延伸部分。每个竖直半导体通道60的第一竖直延伸部分的内部由电介质芯62中的相应一个和相应芯腔69填充，而每个竖直半导体通道60的第二竖直延伸部分的内部完全由电介质芯62中的相应一个填充。
在图47B和50B中所示的一些实施例中，每个存储器堆叠结构55包括存储器膜50，该存储器膜包括：第一竖直延伸部分501，其竖直延伸穿过交替堆叠(32，46)；水平延伸部分502，其在导电层46中的最顶部导电层上方和漏极选择层级导电条带146下面水平地延伸；和第二竖直延伸部分503，其竖直延伸穿过漏极选择层级导电条带146中的相应一个。
在图49A和49B中所示的一个实施例中，每个存储器膜50包括阻挡电介质52、电荷存储层54和隧穿电介质56的堆叠；电荷存储层54整个位于漏极选择层级导电条带146中的一个的底部表面下面；且阻挡电介质52在竖直半导体通道60的第二竖直延伸部分中的相应一个周围直接接触隧穿电介质56。
在图52A和52B中所示的另一个实施例中，每个存储器膜50包括阻挡电介质52、电荷存储层54和隧穿电介质56的堆叠；且阻挡电介质52、电荷存储层54和隧穿电介质56中的每一个横向环绕竖直半导体通道60的第二竖直延伸部分中的相应一个，并且竖直延伸到包含上覆于存储器堆叠结构55的漏极区63的顶部表面的水平平面。
在一些实施例中，存储器堆叠结构55中的每一个接触漏极选择层级导电条带146中的相应一个的圆柱形侧壁并且完全被其横向环绕；且触点层级电介质层80上覆于漏极选择层级导电条带146、漏极选择层级隔离结构72和存储器堆叠结构55，其中触点层级电介质层80接触漏极选择层级隔离结构72。
在一些实施例中，漏极选择层级导电条带146中的每一个具有相应的平坦竖直侧壁区段和凸形竖直侧壁区段的横向交替序列，其中每个凸形竖直侧壁区段以均匀橫向间隔与存储器堆叠结构55中的最近侧存储器堆叠结构横向间隔开。
示例性结构中的每一个可包含三维存储器装置。在一个实施例中，三维存储器装置包括单片三维NAND存储器装置。导电层46可包括或者可以电连接到单片三维NAND存储器装置的相应字线。衬底8可包括硅衬底。竖直NAND存储器装置可在硅衬底上方包括单片三维NAND串阵列。单片三维NAND串阵列的第一装置层级中的至少一个存储器单元(体现为导电层46的层级处的电荷存储层54的一部分)可以位于单片三维NAND串阵列的第二装置层级中的另一存储器单元(体现为另一导电层46的层级处的电荷存储层54的另一部分)上方。硅衬底可含有集成电路，其包括用于位于其上的存储器装置的驱动器电路(体现为至少一个半导体装置700的子集)。导电层46可包括多个控制栅极电极，其具有例如在一对背侧沟槽79之间大体上平行于衬底8的顶部表面延伸的条带形状。所述多个控制栅极电极至少包括位于第一装置层级中的第一控制栅极电极和位于第二装置层级中的第二控制栅极电极。单片三维NAND串阵列可包括：多个半导体通道60，其中所述多个半导体通道60中的每一个的至少一个端部部分60大体上垂直于衬底8的顶部表面延伸，并且包括竖直半导体通道60中的相应一个；以及多个电荷存储元件(体现为存储器膜50的部分，即，电荷存储层54的部分)。每个电荷存储元件可以位于所述多个半导体通道60中的相应一个邻近处。
根据各种实施例的一种形成三维存储器装置的方法包含：在衬底8上方形成绝缘层32和牺牲材料层42的交替堆叠；在交替堆叠(32，42)上方的漏极选择层级中围绕填充有牺牲柱结构48的存储器开口49形成图案化模板结构(例如，漏极选择层级牺牲结构)142；在图案化模板结构中的沟槽174中形成漏极选择层级隔离结构72；在延伸穿过交替堆叠(32，42)的存储器开口49中形成存储器堆叠结构55，其中存储器堆叠结构55中的每一个包含存储器膜50和竖直半导体通道60；将牺牲材料层42替换为字线(即，导电层46)；以及分开地，将图案化模板结构142替换为漏极选择栅极电极(即，漏极选择层级导电条带146)。漏极选择栅极电极可以只包含第一实施例的金属部分(146L，146F)，或者除了金属部分之外，它可以另外包含第二实施例的所述一对掺杂半导体间隔物244。
虽然前述内容是指特定的优选实施例，但应了解，本公开不限于此。所属领域的技术人员能够想到可以对所公开的实施例进行各种修改，并且此类修改意图在本公开的范围内。假定不是彼此替代方案的所有实施例具有相容性。除非另外明确地陈述，否则字词“包括”或“包含”涵盖其中字词“基本上由……组成”或字词“由……组成”代替字词“包括”或“包含”的所有实施例。在本公开中说明采用特定结构和/或配置的实施例的情况下，应理解，可以用在功能上等效的任何其它相容结构和/或配置实践本发明，条件是此类替代物并未被明确禁用或以其它方式被所属领域的技术人员认为是不可能的。本文中列举的所有公开、专利申请和专利以全文引用的方式并入本文中。

Claims (70)

1.一种三维存储器装置，其包括：
绝缘层与导电层的交替堆叠，其位于衬底上方；
漏极选择层级导电条带，其位于所述交替堆叠上方；
漏极选择层级隔离结构，其位于一对相邻的所述漏极选择层级导电条带之间；
存储器堆叠结构，其包括相应存储器膜及竖直延伸穿过所述交替堆叠和所述漏极选择层级导电条带中的相应一个的相应竖直半导体通道，其中所述存储器堆叠结构接触所述漏极选择层级导电条带中的相应一个的圆柱形侧壁并且完全被其横向环绕；
触点层级电介质层，其上覆于所述漏极选择层级导电条带、所述漏极选择层级隔离结构和所述存储器堆叠结构，其中所述触点层级电介质层接触所述漏极选择层级隔离结构；以及
位于所述存储器堆叠结构中的相应一个的顶端处的漏极区，
其中：
所述漏极区中的每一个的底部周边与所述存储器堆叠结构中的下伏存储器堆叠结构的外侧壁的最顶部周边重合；且
所述漏极选择层级导电条带的侧壁与所述存储器堆叠结构的侧壁接触，并且与所述漏极区的侧壁竖直重合。
2.根据权利要求1所述的三维存储器装置，其中所述漏极选择层级导电条带中的每一个具有相应的平坦竖直侧壁区段和凸形竖直侧壁区段的横向交替序列，其中每个凸形竖直侧壁区段以均匀橫向间隔与所述存储器堆叠结构中的最近侧存储器堆叠结构横向间隔开。
3.根据权利要求1所述的三维存储器装置，其中：
所述漏极选择层级导电条带中的每一个具有位于包含所述漏极选择层级隔离结构的顶部表面的水平平面下面的顶部表面；且
所述漏极选择层级导电条带中的每一个具有位于包含所述漏极选择层级隔离结构的底部表面的水平平面内的底部表面。
4.根据权利要求1所述的三维存储器装置，其中：
所述存储器堆叠结构布置为以均匀间距沿着第一水平方向横向延伸的行；以及
所述三维存储器装置进一步包括绝缘顶盖条带，其位于所述交替堆叠上方，且具有沿着所述第一水平方向以所述均匀间距的至少两倍延伸的笔直侧壁。
5.根据权利要求1所述的三维存储器装置，其中：
所述漏极选择层级隔离结构大体上沿着第一水平方向延伸；且
所述漏极选择层级隔离结构包含一对沿着所述第一水平方向交替的平坦竖直侧壁区段和凹形竖直侧壁区段的横向交替序列。
6.根据权利要求5所述的三维存储器装置，其中所述凹形竖直侧壁区段中的每一个以均匀橫向间隔与所述存储器堆叠结构中的相应最近侧存储器堆叠结构横向间隔开。
7.根据权利要求6所述的三维存储器装置，其中所述均匀橫向间隔与所述漏极选择层级导电条带中安置在所述漏极选择层级隔离结构和所述存储器堆叠结构当中的最近侧存储器堆叠结构之间的***部分的横向宽度相同。
8.根据权利要求1所述的三维存储器装置，其中：
所述漏极选择层级导电条带中的每一个包括相应金属氮化物衬里和相应金属填充材料部分；
每个金属氮化物衬里基本上由导电金属氮化物组成；且
每个金属填充材料部分基本上由元素金属或金属间合金组成。
9.根据权利要求1所述的三维存储器装置，其中所述存储器堆叠结构中的每一个包括：
上部部分，其竖直延伸穿过所述漏极选择层级导电条带中的相应一个并且具有第一最大横向尺寸；以及
下部部分，其竖直延伸穿过所述交替堆叠并且具有大于所述第一最大横向尺寸的第二最大横向尺寸。
10.根据权利要求1所述的三维存储器装置，其中每个存储器膜包括：
第一竖直延伸部分，其竖直延伸穿过所述交替堆叠；
水平延伸部分，其在所述漏极选择层级导电条带和所述导电层中的最顶部导电层之间水平地延伸；以及
第二竖直延伸部分，其竖直延伸穿过所述漏极选择层级导电条带中的相应一个。
11.根据权利要求10所述的三维存储器装置，其中：
每个存储器膜包括阻挡电介质、电荷存储层和隧穿电介质的堆叠；且
所述电荷存储层整个位于所述漏极选择层级导电条带中的一个的底部表面下面。
12.根据权利要求10所述的三维存储器装置，其中：
每个存储器膜包括阻挡电介质、电荷存储层和隧穿电介质的堆叠；且
所述阻挡电介质、所述电荷存储层和所述隧穿电介质中的每一个竖直延伸穿过所述交替堆叠的每一层直到上覆于所述存储器堆叠结构的漏极区中的相应一个的顶部表面。
13.根据权利要求1所述的三维存储器装置，其进一步包括：
电介质芯，其嵌入于所述竖直半导体通道中的相应一个内，并且包含嵌入于所述漏极选择层级导电条带内的相应上部圆柱形部分；以及
芯腔，其嵌入于所述电介质芯中的相应一个内并且具有最大横向尺寸，所述最大横向尺寸大于所述电介质芯的所述上部圆柱形部分中的上覆上部圆柱形部分的最大横向尺寸。
14.一种形成三维存储器装置的方法，其包括：
在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层或随后替换为导电层；
在所述交替堆叠上方形成牺牲矩阵层；
穿过所述牺牲矩阵层和所述交替堆叠形成牺牲柱结构；
将至少所述牺牲矩阵层替换为图案化模板结构和绝缘顶盖层的组合，其中所述图案化模板结构包括模板材料块，所述模板材料块横向环绕所述牺牲柱结构的相应子集的上部区并且具有包含多个凸形竖直侧壁区段的相应侧壁；
将所述牺牲柱结构替换为包括存储器膜和竖直半导体通道的存储器开口填充结构；
通过去除所述模板材料块中的每一个的全部来形成漏极选择层级腔；以及
在所述漏极选择层级腔的体积内沉积至少一个导电材料以形成漏极选择层级导电条带。
15.根据权利要求14所述的方法，其中每个存储器开口填充结构包括存储器堆叠结构和上覆于所述存储器堆叠结构的漏极区，并且其中所述漏极区的侧壁接触所述图案化模板结构和所述绝缘顶盖层两者的侧壁。
16.根据权利要求15所述的方法，其中采用针对所述存储器堆叠结构内的所述漏极区和存储器膜的材料选择性地去除所述模板材料块的湿式蚀刻过程来去除所述模板材料块中的每一个的所述全部。
17.根据权利要求14所述的方法，其进一步包括去除所述绝缘顶盖层的水平部分，其中所述绝缘顶盖层的剩余部分包括漏极选择层级隔离结构，并且所述漏极选择层级导电条带直接在所述漏极选择层级隔离结构的侧壁上形成。
18.根据权利要求14所述的方法，其中所述模板材料块通过以下操作来形成：
形成被所述牺牲矩阵层的剩余部分环绕的凹部区；
在所述凹部区内形成第一模板材料部分；
去除所述牺牲矩阵层的所述剩余部分；以及
在每个第一模板材料部分的侧壁上形成第二模板材料部分，其中第一模板材料部分和至少一个第二模板材料部分的每个相连组合构成所述模板材料块中的一个。
19.根据权利要求18所述的方法，其中所述第二模板材料部分通过以下操作来形成：
在所述第一模板材料部分上方和所述牺牲柱结构的物理暴露表面上沉积保形模板材料衬里；以及
各向异性地蚀刻所述保形模板材料衬里的水平部分，其中所述保形模板材料衬里的剩余竖直部分构成所述第二模板材料部分。
20.根据权利要求18所述的方法，其中：
所述第一模板材料部分和所述第二模板材料部分包括不同于所述绝缘层的材料的相同材料；
所述牺牲柱结构包括牺牲半导体材料；且
所述第二模板材料部分的所述侧壁包含凸形竖直侧壁区段，所述凸形竖直侧壁区段以相同的均匀橫向间隔与所述牺牲柱结构的侧壁中的最近侧侧壁横向间隔开。
21.根据权利要求18所述的方法，其中所述凹部区通过以下操作来形成：
在所述牺牲矩阵层上方形成其中包含开口的光致抗蚀剂层；以及
采用针对所述牺牲柱结构的材料选择性地进行的蚀刻化学反应各向异性地蚀刻所述牺牲矩阵层的未掩蔽区，
其中：
所述牺牲柱结构的第一子集在所述凹部区内突出；且
所述牺牲柱结构的第二子集接触所述牺牲材料层的所述剩余部分，并且具有物理地暴露于所述凹部区中的相应一个的侧壁。
22.根据权利要求14所述的方法，其中：
所述牺牲柱结构中的每一个穿过所述交替堆叠和所述牺牲矩阵层形成，并且具有从所述交替堆叠的最底部表面延伸到所述牺牲矩阵层的最顶部表面的笔直侧壁；且
所述牺牲柱结构中的每一个进行修改以各向同性地减小其在所述交替堆叠上方的横向范围，同时不减小在所述交替堆叠的最顶部牺牲材料层下面的层级处的所述横向范围。
23.根据权利要求22所述的方法，其中：
每个存储器膜形成为阻挡电介质、电荷存储层和隧穿电介质的堆叠；且
所述电荷存储层进行图案化，使得所述电荷存储层不在包含所述漏极选择层级导电条带的底部表面的水平平面上方突出，而所述阻挡电介质和所述隧穿电介质中的每一个在包含所述漏极选择层级导电条带的所述底部表面的所述水平平面上方突出。
24.一种三维存储器装置，其包括：
绝缘层与导电层的交替堆叠，其位于衬底上方；
漏极选择层级导电条带，其位于所述交替堆叠上方，其中所述漏极选择层级导电条带中的每一个包括至少一个金属材料部分和掺杂半导体间隔物的组合；
漏极选择层级隔离结构，其位于一对相邻的漏极选择层级导电条带之间；
存储器堆叠结构，其包括存储器膜及竖直延伸穿过所述交替堆叠和所述漏极选择层级导电条带中的相应一个的竖直半导体通道；以及
漏极区，其位于所述存储器堆叠结构中的相应一个的顶部上，
其中每个掺杂半导体间隔物接触所述存储器堆叠结构的相应子集的凸形竖直表面。
25.根据权利要求24所述的三维存储器装置，其中每个掺杂半导体间隔物接触相应金属材料部分的侧壁。
26.根据权利要求25所述的三维存储器装置，其中所述漏极选择层级导电条带的侧壁与所述存储器堆叠结构的侧壁接触，并且与所述漏极区的侧壁竖直重合。
27.根据权利要求24所述的三维存储器装置，其中：
所述漏极区中的每一个的底部周边与所述存储器堆叠结构中的下伏存储器堆叠结构的外侧壁的最顶部周边重合；且
每个存储器膜的环形顶部表面接触相应漏极区的底部表面。
28.根据权利要求24所述的三维存储器装置，其中：
所述漏极选择层级导电条带中的每一个的所述至少一个金属材料部分接触位置远离所述漏极选择层级隔离结构的存储器堆叠结构的内部行内的所有存储器膜的整个侧壁；
所述漏极选择层级导电条带中的每一个的所述至少一个金属材料部分接触位于所述漏极选择层级隔离结构和所述存储器堆叠结构的内部行之间的存储器堆叠结构的外部行内的所有存储器膜的侧壁的内部部分；且
所述掺杂半导体间隔物接触所述存储器堆叠结构的外部行内的所有存储器膜的侧壁的外部部分。
29.根据权利要求24所述的三维存储器装置，其中：
所述至少一个金属材料部分包括金属氮化物衬里和金属填充材料部分；且
所述掺杂半导体间隔物接触所述金属氮化物衬里。
30.根据权利要求29所述的三维存储器装置，其中所述掺杂半导体间隔物具有相对于所述金属氮化物衬里的底部表面竖直偏移的底部表面。
31.根据权利要求24所述的三维存储器装置，其中：
所述漏极选择层级隔离结构大体上沿着第一水平方向延伸；且
所述漏极选择层级隔离结构包含一对沿着所述第一水平方向交替的平坦竖直侧壁区段和凹形竖直侧壁区段的横向交替序列。
32.根据权利要求31所述的三维存储器装置，其中所述凹形竖直侧壁区段中的每一个以均匀橫向间隔与所述存储器堆叠结构中的相应最近侧存储器堆叠结构横向间隔开。
33.根据权利要求24所述的三维存储器装置，其进一步包括：
源极触点层，其下伏于所述交替堆叠并且接触所述存储器堆叠结构内的所述竖直半导体通道；以及
电介质壁结构，其竖直延伸穿过所述交替堆叠，沿着第一水平方向横向延伸，并且通过绝缘顶盖条带的一部分与所述漏极选择层级导电条带和所述漏极选择层级隔离结构横向间隔开。
34.一种形成三维存储器装置的方法，其包括：
在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层或随后替换为导电层；
在所述交替堆叠上方形成牺牲矩阵层；
穿过所述牺牲矩阵层和所述交替堆叠形成牺牲柱结构；
将至少所述牺牲矩阵层替换为图案化模板结构、接触所述图案化模板结构的侧壁的掺杂半导体间隔物和绝缘顶盖层的组合；
将所述牺牲柱结构替换为包括存储器膜和竖直半导体通道的存储器开口填充结构；
通过针对所述掺杂半导体间隔物和所述绝缘顶盖层的材料选择性地完整地去除所述图案化模板结构中的每一个来形成漏极选择层级腔；以及
在所述漏极选择层级腔的体积内沉积至少一个导电材料以形成漏极选择层级导电条带，所述漏极选择层级导电条带包括所沉积的所述至少一个导电材料的相应部分和一对相应掺杂半导体间隔物的组合。
35.根据权利要求34所述的方法，其中：
所述存储器堆叠结构的内部行接触所述图案化模板结构，但不接触所述掺杂半导体间隔物中的任一个；且
所述存储器堆叠结构的外部行接触所述图案化模板结构和所述掺杂半导体间隔物中的相应一个。
36.根据权利要求34所述的方法，其进一步包括去除所述绝缘顶盖层的水平部分，其中所述绝缘顶盖层的剩余部分包括接触所述掺杂半导体间隔物当中的一对掺杂半导体间隔物的漏极选择层级隔离结构。
37.根据权利要求34所述的方法，其中所述图案化模板结构通过以下操作来形成：
通过针对所述牺牲柱结构选择性地蚀刻所述牺牲矩阵层的区域来形成被所述牺牲矩阵层的剩余部分环绕的凹部区；
在所述凹部区内沉积模板材料；以及
将所述模板材料平坦化。
38.根据权利要求37所述的方法，其中所述掺杂半导体间隔物通过以下操作来形成：
在形成所述图案化模板结构之后，去除所述牺牲矩阵层的所述剩余部分；
在所述图案化模板结构上方和所述牺牲柱结构的物理暴露表面上沉积保形掺杂半导体材料衬里；以及
各向异性地蚀刻所述保形掺杂半导体材料衬里的水平部分，其中所述保形掺杂半导体材料衬里的剩余竖直部分构成所述掺杂半导体间隔物。
39.根据权利要求37所述的方法，其中：
所述模板材料部分包括不同于所述绝缘层和所述绝缘顶盖层的材料的电介质材料；
所述牺牲柱结构包括牺牲半导体材料。
40.根据权利要求37所述的方法，其中所述掺杂半导体间隔物的所述侧壁包含凸形竖直侧壁区段，所述凸形竖直侧壁区段以相同的均匀橫向间隔与所述牺牲柱结构的侧壁中的最近侧侧壁横向间隔开。
41.根据权利要求37所述的方法，其中所述凹部区通过以下操作来形成：
在所述牺牲矩阵层上方形成其中包含开口的光致抗蚀剂层；以及
采用针对所述牺牲柱结构的材料选择性地进行的蚀刻化学反应各向异性地蚀刻所述牺牲矩阵层的未掩蔽区，
其中：
所述牺牲柱结构的第一子集在所述凹部区内突出；且
所述牺牲柱结构的第二子集接触所述牺牲材料层的所述剩余部分，并且具有物理地暴露于所述凹部区中的相应一个的侧壁。
42.根据权利要求34所述的方法，其中：
每个存储器开口填充结构包括存储器堆叠结构和上覆于所述存储器堆叠结构的漏极区，且
采用针对所述存储器堆叠结构内的所述漏极区和存储器膜的材料选择性地去除所述图案化模板结构的湿式蚀刻过程来完整地去除所述图案化模板结构中的每一个。
43.一种三维存储器装置，其包括：
绝缘层与导电层的交替堆叠，其位于衬底上方；
漏极选择层级导电条带，其位于所述交替堆叠上方；
漏极选择层级隔离结构，其位于一对相邻的所述漏极选择层级导电条带之间；以及
存储器堆叠结构，其延伸穿过所述交替堆叠和所述漏极选择层级导电条带，并且包括竖直延伸穿过所述交替堆叠和所述漏极选择层级导电条带中的相应一个的相应竖直半导体通道，
其中每个竖直半导体通道包括：
相应的第一竖直延伸部分，其延伸穿过所述导电层的各层级并且具有第一最大横向通道尺寸；以及
相应的第二竖直延伸部分，其位于所述漏极选择层级导电条带的层级处并且具有小于所述第一最大横向通道尺寸的第二最大横向通道尺寸。
44.根据权利要求43所述的三维存储器装置，其中：
所述竖直半导体通道的每个第一竖直延伸部分具有第一凸形外侧壁，其从所述交替堆叠的最底部层延伸并且至少延伸到所述导电层中的最顶部导电层；且
所述竖直半导体通道的每个第二竖直延伸部分具有第二凸形外侧壁，其延伸穿过所述漏极选择层级导电条带中的相应一个。
45.根据权利要求44所述的三维存储器装置，其中：
所述三维存储器装置包括三维NAND存储器装置；
所述导电层包括所述三维NAND存储器装置的字线；且
所述漏极选择层级导电条带包括所述三维NAND存储器装置的漏极选择栅极电极。
46.根据权利要求45所述的三维存储器装置，其中：
在所述竖直半导体通道中的每一个中，所述第二凸形外侧壁相对于所述第一凸形外侧壁以均匀橫向偏移距离横向向内偏移；
所述第一凸形外侧壁包括第一圆柱形侧壁；且
所述第二凸形外侧壁包括具有与所述第一圆柱形侧壁相同的旋转对称轴的第二圆柱形侧壁。
47.根据权利要求46所述的三维存储器装置，其中所述竖直半导体通道中的每一个包括环形水平连接部分，所述环形水平连接部分邻接相应第一竖直延伸部分的顶端和相应第二竖直延伸部分的底端。
48.根据权利要求47所述的三维存储器装置，其进一步包括位于所述竖直半导体通道中的相应一个内的电介质芯，其中所述电介质芯中的每一个包含其中不含任何固态材料的相应芯腔。
49.根据权利要求48所述的三维存储器装置，其中
所述芯腔完全位于包含所述漏极选择层级导电条带的底部表面的水平平面下方；
所述芯腔的横向范围大于所述竖直半导体通道的所述第二竖直延伸部分中的上覆第二竖直延伸部分；
每个竖直半导体通道的所述第一竖直延伸部分的内部由所述电介质芯中的相应一个和相应芯腔填充；且
每个竖直半导体通道的所述第二竖直延伸部分的内部完全由所述电介质芯中的相应一个填充。
50.根据权利要求43所述的三维存储器装置，其中每个存储器堆叠结构包括存储器膜，所述存储器膜包括：
第一竖直延伸部分，其竖直延伸穿过所述交替堆叠；
水平延伸部分，其在所述导电层中的最顶部导电层上方和所述漏极选择层级导电条带下面水平地延伸；以及
第二竖直延伸部分，其竖直延伸穿过所述漏极选择层级导电条带中的相应一个。
51.根据权利要求50所述的三维存储器装置，其中：
每个存储器膜包括阻挡电介质、电荷存储层和隧穿电介质的堆叠；
所述电荷存储层整个位于所述漏极选择层级导电条带中的一个的底部表面下面；且
所述阻挡电介质在所述竖直半导体通道的所述第二竖直延伸部分中的相应一个周围直接接触所述隧穿电介质。
52.根据权利要求50所述的三维存储器装置，其中：
每个存储器膜包括阻挡电介质、电荷存储层和隧穿电介质的堆叠；且
所述阻挡电介质、所述电荷存储层和所述隧穿电介质中的每一个横向环绕所述竖直半导体通道的所述第二竖直延伸部分中的相应一个，并且竖直延伸到包含上覆于所述存储器堆叠结构的漏极区的顶部表面的水平平面。
53.根据权利要求43所述的三维存储器装置，其中：
所述存储器堆叠结构中的每一个接触所述漏极选择层级导电条带中的相应一个的圆柱形侧壁并且完全被其横向环绕；且
触点层级电介质层上覆于所述漏极选择层级导电条带、所述漏极选择层级隔离结构和所述存储器堆叠结构，其中所述触点层级电介质层接触所述漏极选择层级隔离结构。
54.根据权利要求43所述的三维存储器装置，其中所述漏极选择层级导电条带中的每一个具有相应的平坦竖直侧壁区段和凸形竖直侧壁区段的横向交替序列。
55.如权利要求48所述的三维存储器装置，其中所述电介质芯中的每一个通过所述竖直半导体通道中的相应一个与所述交替堆叠横向间隔且与所述漏极选择层级导电条带横向间隔。
56.一种形成三维存储器装置的方法，其包括：
在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层或随后替换为导电层；
形成牺牲柱结构，所述牺牲柱结构延伸穿过所述交替堆叠，并且包含在所述交替堆叠上方突出且具有第一最大横向尺寸的相应上部区和嵌入于所述交替堆叠内且具有大于所述第一最大横向尺寸的第二最大横向尺寸的相应下部区；
在所述交替堆叠上方围绕所述牺牲柱结构的所述上部区形成图案化模板结构和电介质材料部分的组合，其中所述图案化模板结构包括模板材料块，所述模板材料块横向环绕所述牺牲柱结构的相应子集的上部区，并且具有包含多个凸形竖直侧壁区段的相应侧壁；
将所述牺牲柱结构替换为包括存储器膜和竖直半导体通道的存储器开口填充结构；以及
将所述模板材料块替换为漏极选择层级导电条带。
57.根据权利要求56所述的方法，其进一步包括：
在所述交替堆叠上方形成牺牲矩阵层；
穿过所述牺牲矩阵层和所述交替堆叠形成处理中牺牲柱结构，其中所述处理中牺牲柱结构中的每一个包括从相应处理中牺牲柱结构的底部表面延伸到所述牺牲矩阵层的顶部表面的笔直侧壁；
针对所述交替堆叠选择性地并且针对所述处理中牺牲柱结构选择性地去除所述牺牲材料层；以及
将所述处理中牺牲柱结构中在所述交替堆叠的最顶部表面上方突出的上部区薄化以形成所述牺牲柱结构。
58.根据权利要求57所述的方法，其中：
所述处理中牺牲柱结构包括半导体材料；
将所述处理中牺牲柱结构的上部区薄化包括通过氧化所述处理中牺牲柱结构的表面部分并随后去除所述半导体氧化物部分来形成半导体氧化物部分；且
在去除所述半导体氧化物部分之后，所述处理中牺牲柱结构的剩余部分包括所述牺牲柱结构。
59.根据权利要求56所述的方法，其中形成所述图案化模板结构包括：
在所述牺牲柱结构的上部区的侧壁上在第一交替堆叠上方形成当中具有漏极选择层级线型沟槽的第一模板材料部分；以及
在每个第一模板材料部分的侧壁上形成第二模板材料部分，其中每个模板材料块包括一组相连的第一模板材料部分和至少一个第二模板材料部分。
60.根据权利要求59所述的方法，其中所述第二模板材料部分通过以下操作来形成：
在所述第一模板材料部分上方并直接在所述牺牲柱结构的物理暴露表面上沉积保形模板材料衬里；以及
各向异性地蚀刻所述保形模板材料衬里的水平部分，其中所述保形模板材料衬里的剩余竖直部分构成所述第二模板材料部分。
61.根据权利要求56所述的方法，其进一步包括：
通过针对所述图案化模板结构和所述电介质材料部分的所述组合选择性地去除所述牺牲柱结构来形成存储器腔；
在所述存储器腔中的每一个内形成存储器膜；
在每个存储器膜上形成竖直半导体通道；以及
在每个竖直半导体通道的上端处形成漏极区，
其中所述存储器开口填充结构中的每一个包括相应的一组所述存储器膜、所述竖直半导体通道和所述漏极区。
62.根据权利要求61所述的方法，其中形成所述存储器膜包括：
在每个存储器腔的侧壁上沉积阻挡电介质、电荷存储层和覆盖材料层；
去除所述图案化模板结构和所述电介质材料部分的所述组合的层级处的所述覆盖材料层的上部部分，同时不去除位于所述交替堆叠的层级处的所述覆盖材料层的下部部分；
去除所述图案化模板结构和所述电介质材料部分的所述组合的所述层级处的所述电荷存储层的上部部分，同时不去除位于所述交替堆叠的所述层级处的所述电荷存储层的下部部分；
去除所述覆盖材料层的剩余部分；以及
在所述电荷存储层和所述阻挡电介质的剩余部分上沉积隧穿电介质。
63.根据权利要求61所述的方法，其进一步包括在每个竖直半导体通道的内侧壁上形成电介质芯，其中：
所述电介质芯内嵌其中不含任何固体材料的芯腔；
所述电介质芯的上部圆柱形部分在包含所述图案化模板结构的底部表面的水平平面上方的所述芯腔上方突出；且
所述芯腔具有大于所述电介质芯的所述上部圆柱形部分的最大横向尺寸的最大横向尺寸。
64.一种三维存储器装置，包括：
绝缘层和导电层的交替堆叠，其位于衬底上方；
漏极选择层级导电条带，其位于所述交替堆叠上方；
漏极选择层级隔离结构，其位于一对相邻的所述漏极选择层级导电条带之间；以及
存储器堆叠结构，其延伸穿过所述交替堆叠和所述漏极选择层级导电条带，并且包括竖直延伸穿过所述交替堆叠和所述漏极选择层级导电条带中的相应一个的相应存储器膜和相应竖直半导体通道；并且
其中每个竖直半导体通道包括：
相应第一竖直延伸部分，其延伸穿过所述导电层的层级，并且具有第一最大横向通道尺寸；
相应第二竖直延伸部分，其位于所述漏极选择层级导电条带的层级，并且具有第二最大横向通道尺寸，所述第二最大横向通道尺寸小于所述第一最大横向通道尺寸；以及
相应环形水平连接部分，其邻接所述相应第一竖直延伸部分的顶端和所述相应第二竖直延伸部分的底端。
65.如权利要求64所述的三维存储器装置，其中所述相应环形水平连接部分包含上部环形水平表面，所述上部环形水平表面具有内周边和外周边，所述内周边与所述相应第二竖直延伸部分的内侧壁的底部周边重合，所述外周边与所述相应第一竖直延伸部分的外侧壁的顶周边重合。
66.如权利要求65所述的三维存储器装置，其中：
所述相应环形水平连接部分包含下部水平表面，所述下部水平表面具有与所述相应第一竖直延伸部分的内侧壁的顶周边重合的周边；并且
所述相应环形水平连接部分的下部水平表面其中不包含任何开口。
67.如权利要求66所述的三维存储器装置，其中每个竖直半导体通道的所述相应第一竖直延伸部分的横向厚度与每个竖直半导体通道的所述相应环形水平连接部分的竖直厚度相同。
68.一种三维存储器装置，包括：
绝缘层和导电层的交替堆叠，其位于衬底上方；
漏极选择层级导电条带，其位于所述交替堆叠上方；
漏极选择层级隔离结构，其位于一对相邻的所述漏极选择层级导电条带之间；以及
存储器堆叠结构，其延伸穿过所述交替堆叠和所述漏极选择层级导电条带，并且包括竖直延伸穿过所述交替堆叠和所述漏极选择层级导电条带中的相应一个的相应存储器膜和相应竖直半导体通道，
其中每个存储器膜包括隧穿电介质，所述隧穿电介质包含竖直延伸穿过所述交替堆叠的第一竖直延伸部分，竖直延伸穿过所述漏极选择层级导电条带的第二竖直延伸部分，以及水平环形部分，所述水平环形部分连接所述隧穿电介质的所述第一竖直延伸部分的上部周边和所述隧穿电介质的所述第二竖直延伸部分的下部周边；并且
其中每个竖直半导体通道包括：
相应第一竖直延伸部分，其延伸穿过所述导电层的层级，并且具有第一最大横向通道尺寸；以及
相应第二竖直延伸部分，其位于所述漏极选择层级导电条带的层级，并且具有第二最大横向通道尺寸，所述第二最大横向通道尺寸小于所述第一最大横向通道尺寸。
69.如权利要求68所述的三维存储器装置，其中每个存储器膜包括：
电荷存储层，其延伸穿过所述交替堆叠，并且接触所述隧穿电介质的所述第一竖直延伸部分的外侧壁；以及
阻挡电介质，其延伸穿过所述交替堆叠的每层和作为单个连续材料层的所述漏极选择层级导电条带中的每一个，并且在所述交替堆叠每个层级接触所述电荷存储层的外侧壁，并且在所述漏极选择层级导电条带的每个层级接触所述电荷存储层的所述外侧壁。
70.如权利要求68所述的三维存储器装置，其中每个存储器膜包括：
电荷存储层，其延伸穿过所述交替堆叠，并且接触所述隧穿电介质的所述第一竖直延伸部分的外侧壁；以及
阻挡电介质，其延伸穿过所述交替堆叠的每层和作为单个连续材料层的所述漏极选择层级导电条带中的每一个，并且在所述交替堆叠的每个层级接触所述电荷存储层的外侧壁，并且在所述漏极选择层级导电条带的每个层级接触所述隧穿电介质的外侧壁。
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102422689B1 (ko) 2018-06-27 2022-07-18 샌디스크 테크놀로지스 엘엘씨 다중레벨 드레인 선택 게이트 격리를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
US10679901B2 (en) * 2018-08-14 2020-06-09 International Business Machines Corporation Differing device characteristics on a single wafer by selective etch
US10692884B2 (en) * 2018-09-21 2020-06-23 Sandisk Technologies Llc Three-dimensional memory device including bottle-shaped memory stack structures and drain-select gate electrodes having cylindrical portions
KR102644525B1 (ko) * 2018-11-07 2024-03-07 삼성전자주식회사 수직형 반도체 소자
US10797061B2 (en) * 2018-12-17 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
EP3711091A4 (en) 2018-12-17 2021-11-24 SanDisk Technologies LLC THREE-DIMENSIONAL STORAGE DEVICE WITH TENSIONED VERTICAL SEMICONDUCTOR CHANNELS AND PROCESS FOR THEIR PRODUCTION
US11721727B2 (en) 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
US10797060B2 (en) * 2018-12-17 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
WO2020131208A1 (en) * 2018-12-20 2020-06-25 Applied Materials, Inc. Memory cell fabrication for 3d nand applications
JP2020115511A (ja) * 2019-01-17 2020-07-30 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US10937800B2 (en) 2019-03-13 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device with on-axis self-aligned drain-select-level isolation structure and methods of manufacturing the same
CN113228292A (zh) * 2019-03-25 2021-08-06 桑迪士克科技有限责任公司 包括复合字线和多条带选择线的三维存储器器件及其制造方法
US10707233B1 (en) 2019-03-25 2020-07-07 Sandisk Technologies Llc Three-dimensional memory device including composite word lines and multi-strip select lines and method for making the same
US10818542B2 (en) 2019-03-25 2020-10-27 Sandisk Technologies Llc Three-dimensional memory device including composite word lines and multi-strip select lines and method for making the same
KR102679565B1 (ko) * 2019-07-08 2024-07-01 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11024648B2 (en) 2019-08-15 2021-06-01 Sandisk Technologies Llc Ferroelectric memory devices including a stack of ferroelectric and antiferroelectric layers and method of making the same
US11502104B2 (en) 2019-08-15 2022-11-15 Sandisk Technologies Llc Antiferroelectric memory devices and methods of making the same
US11430813B2 (en) 2019-08-15 2022-08-30 Sandisk Technologies Llc Antiferroelectric memory devices and methods of making the same
US11563022B2 (en) 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11211395B2 (en) * 2019-08-30 2021-12-28 Macronix International Co., Ltd. 3D memory array having select lines
US11195850B2 (en) 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
CN111341780B (zh) * 2020-03-03 2021-06-15 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
US11222954B2 (en) 2020-03-24 2022-01-11 Sandisk Technologies Llc Three-dimensional memory device containing inter-select-gate electrodes and methods of making the same
US11296101B2 (en) 2020-03-27 2022-04-05 Sandisk Technologies Llc Three-dimensional memory device including an inter-tier etch stop layer and method of making the same
CN111788687B (zh) * 2020-04-14 2021-09-14 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2021237489A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
KR20210148460A (ko) 2020-05-28 2021-12-08 삼성전자주식회사 반도체 소자
JP2023526476A (ja) * 2020-07-31 2023-06-21 長江存儲科技有限責任公司 コンタクト構造体を形成するための方法およびその半導体デバイス
JP2022041052A (ja) * 2020-08-31 2022-03-11 キオクシア株式会社 半導体装置およびその製造方法
KR20220037575A (ko) 2020-09-18 2022-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220082644A (ko) * 2020-12-10 2022-06-17 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20220111567A (ko) 2021-02-02 2022-08-09 삼성전자주식회사 집적회로 소자 및 이를 포함하는 전자 시스템
US11469230B2 (en) * 2021-03-01 2022-10-11 Micron Technology, Inc. Vertically separated storage nodes and access devices for semiconductor devices
US20220336278A1 (en) * 2021-04-15 2022-10-20 Micron Technology, Inc. Memory Arrays And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US12004347B2 (en) 2021-04-22 2024-06-04 Sandisk Technologies Llc Three-dimensional memory device including self-aligned drain-select-level isolation structures and method of making thereof
US20220352198A1 (en) * 2021-04-29 2022-11-03 Sandisk Technologies Llc Three-dimensional memory device with intermetallic barrier liner and methods for forming the same
US11871580B2 (en) 2021-05-11 2024-01-09 Sandisk Technologies Llc Three-dimensional memory device including low-k drain-select-level isolation structures and methods of forming the same
US11856765B2 (en) 2021-05-11 2023-12-26 Sandisk Technologies Llc Three-dimensional memory device including low-k drain-select-level isolation structures and methods of forming the same
CN113410252B (zh) * 2021-05-27 2022-03-25 长江存储科技有限责任公司 三维存储器及其制备方法
CN115206989A (zh) * 2021-05-27 2022-10-18 长江存储科技有限责任公司 三维存储器及其制备方法
WO2022246792A1 (en) * 2021-05-28 2022-12-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
CN113454781B (zh) * 2021-05-28 2024-05-28 长江存储科技有限责任公司 三维存储器件及其形成方法
US11849578B2 (en) 2021-07-29 2023-12-19 Sandisk Technologies Llc Three-dimensional memory device with a columnar memory opening arrangement and method of making thereof
US20230240070A1 (en) * 2022-01-25 2023-07-27 Sandisk Technologies Llc Three-dimensional memory device with self-aligned etch stop rings for a source contact layer and method of making the same
US20230284463A1 (en) * 2022-03-04 2023-09-07 Macronix International Co., Ltd. Memory structure and manufacturing method for the same
WO2024039417A1 (en) * 2022-08-17 2024-02-22 NEO Semiconductor, Inc. 3d memory cells and array architectures and processes

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013187294A (ja) * 2012-03-07 2013-09-19 Toshiba Corp 半導体記憶装置
CN103650056A (zh) * 2011-05-23 2014-03-19 桑迪士克科技股份有限公司 利用温度补偿来斜升通过电压以增强存储器设备中的沟道升压
CN107810552A (zh) * 2015-08-25 2018-03-16 桑迪士克科技有限责任公司 使用含有牺牲填充材料的腔制造多级存储器堆叠体结构的方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10128261B2 (en) * 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
KR101182942B1 (ko) 2011-05-24 2012-09-13 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9136278B2 (en) * 2013-11-18 2015-09-15 Micron Technology, Inc. Methods of forming vertically-stacked memory cells
US9177966B1 (en) 2014-07-08 2015-11-03 Sandisk Technologies Inc. Three dimensional NAND devices with air gap or low-k core
US9368509B2 (en) 2014-10-15 2016-06-14 Sandisk Technologies Inc. Three-dimensional memory structure having self-aligned drain regions and methods of making thereof
US9960178B2 (en) 2015-03-13 2018-05-01 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9917100B2 (en) 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9859363B2 (en) * 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
US10121797B2 (en) 2016-02-22 2018-11-06 Toshiba Memory Corporation Semiconductor memory device
US9812463B2 (en) * 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
KR102607838B1 (ko) 2016-06-01 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9779948B1 (en) * 2016-06-17 2017-10-03 Sandisk Technologies Llc Method of fabricating 3D NAND
US10050054B2 (en) * 2016-10-05 2018-08-14 Sandisk Technologies Llc Three-dimensional memory device having drain select level isolation structure and method of making thereof
US10014316B2 (en) 2016-10-18 2018-07-03 Sandisk Technologies Llc Three-dimensional memory device with leakage reducing support pillar structures and method of making thereof
US9853038B1 (en) * 2017-01-20 2017-12-26 Sandisk Technologies Llc Three-dimensional memory device having integrated support and contact structures and method of making thereof
US9922987B1 (en) 2017-03-24 2018-03-20 Sandisk Technologies Llc Three-dimensional memory device containing separately formed drain select transistors and method of making thereof
KR102422689B1 (ko) * 2018-06-27 2022-07-18 샌디스크 테크놀로지스 엘엘씨 다중레벨 드레인 선택 게이트 격리를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
WO2020256786A1 (en) * 2019-06-18 2020-12-24 Sandisk Technologies Llc Three-dimensional memory device containing through-array contact via structures between dielectric barrier walls and methods of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103650056A (zh) * 2011-05-23 2014-03-19 桑迪士克科技股份有限公司 利用温度补偿来斜升通过电压以增强存储器设备中的沟道升压
JP2013187294A (ja) * 2012-03-07 2013-09-19 Toshiba Corp 半導体記憶装置
CN107810552A (zh) * 2015-08-25 2018-03-16 桑迪士克科技有限责任公司 使用含有牺牲填充材料的腔制造多级存储器堆叠体结构的方法

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