CN111445830A - 驱动电路及显示装置 - Google Patents

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Abstract

本申请提供一种驱动电路及显示装置，驱动电路包括：电路单元，电路单元包括一个薄膜晶体管，薄膜晶体管包括图案化构件；一电容器，电容器与电路单元中的薄膜晶体管的至少一端连接，电容器包括一个电极板；以及冗余图案化构件，冗余图案化构件、电极板以及图案化构件位于同一导电层，冗余图案化构件连接于图案化构件和电极板之间。通过在组成薄膜晶体管的图案化构件和电容器的电极板之间设置冗余图案化构件，以避免图案化导电层过程中薄膜晶体管的图案化构件出现蚀刻不均导致电路单元的薄膜晶体管的电性受影响的问题。

Description

驱动电路及显示装置
技术领域
本申请涉及显示技术领域，尤其涉及一种驱动电路及显示装置。
背景技术
如图1所示，其为传统栅极驱动电路(Gate On Array，GOA)的上拉单元T以及自举电容相连的平面示意图。上拉单元T包括多个阵列排布且串接的薄膜晶体管，每个薄膜晶体管包括栅极以及源漏极，自举电容包括第一电极和第二电极。多个阵列排布薄膜晶体管的栅极以及自举电容的第一电极位于整块的第一金属层M1上，多个阵列排布薄膜晶体管的源漏极(S，D)与自举电容的第二电极1是位于图案化第二金属M2上，由于第二电极1为整块的金属，导致靠近第二电极1且与第二电极1连接的薄膜晶体管的源漏极(S，D)会存在刻蚀不均的问题，影响上拉单元T的电性能。
因此，有必要提出一种技术方案以解决上拉单元T中与自举电容的第二电极1相连的薄膜晶体管的源漏极(S，D)蚀刻不均导致上拉单元T的电性能受影响的问题。
发明内容
本申请的目的在于提供一种驱动电路及显示装置，以解决栅极驱动电路中上拉单元中与自举电容相连的薄膜晶体管的源漏极蚀刻不均导致上拉单元的电性能受影响的问题。
为实现上述目的，本申请提供一种驱动电路，所述驱动电路包括：
电路单元，所述电路单元包括一个薄膜晶体管，所述薄膜晶体管包括图案化构件；
一电容器，所述电容器与所述电路单元中的所述薄膜晶体管的至少一端连接，所述电容器包括一个电极板；以及
冗余图案化构件，所述冗余图案化构件、所述电极板以及所述图案化构件位于同一导电层，所述冗余图案化构件连接于所述图案化构件和所述电极板之间。
在上述驱动电路中，所述驱动电路包括虚拟薄膜晶体管，所述虚拟薄膜晶体管包括所述冗余图案化构件，所述图案化构件包括源极以及漏极，所述冗余图案化构件包括冗余源极以及冗余漏极，所述冗余源极的一端和所述冗余漏极的一端连接。
在上述驱动电路中，所述源极和所述冗余源极相同，所述漏极和所述冗余漏极相同。
在上述驱动电路中，所述驱动电路为栅极驱动电路，所述栅极驱动电路用于输出扫描信号。
在上述驱动电路中，所述电路单元为上拉单元，所述电容器的一端与所述薄膜晶体管的栅极连接，所述电容器的另一端与所述薄膜晶体管的源极或漏极连接。
一种显示装置，所述显示装置包括驱动电路，所述驱动电路包括：
电路单元，所述电路单元包括一个薄膜晶体管，所述薄膜晶体管包括图案化构件；
一电容器，所述电容器与所述电路单元中的所述薄膜晶体管的至少一端连接，所述电容器包括一个电极板；以及
冗余图案化构件，所述冗余图案化构件、所述电极板以及所述图案化构件位于同一导电层，所述冗余图案化构件连接于所述图案化构件和所述电极板之间。
在上述显示装置中，所述驱动电路包括虚拟薄膜晶体管，所述虚拟薄膜晶体管包括所述冗余图案化构件，所述图案化构件包括源极以及漏极，所述冗余图案化构件包括冗余源极以及冗余漏极，所述冗余源极的一端和所述冗余漏极的一端连接。
在上述显示装置中，所述源极和所述冗余源极相同，所述漏极和所述冗余漏极相同。
在上述显示装置中，所述驱动电路为栅极驱动电路，所述栅极驱动电路用于输出扫描信号。
在上述显示装置中，所述电路单元为上拉单元，所述电容器的一端与所述薄膜晶体管的栅极连接，所述电容器的另一端与所述薄膜晶体管的源极或漏极连接。
有益效果：本申请提供一种驱动电路及显示装置，驱动电路包括：电路单元，电路单元包括一个薄膜晶体管，薄膜晶体管包括图案化构件；一电容器，电容器与电路单元中的薄膜晶体管的至少一端连接，电容器包括一个电极板；以及冗余图案化构件，冗余图案化构件、电极板以及图案化构件位于同一导电层，冗余图案化构件连接于图案化构件和电极板之间。通过在组成薄膜晶体管的图案化构件和电容器的电极板之间设置冗余图案化构件，以避免图案化导电层过程中薄膜晶体管的图案化构件出现蚀刻不均导致电路单元的薄膜晶体管的电性受影响的问题。
附图说明
图1为传统栅极驱动电路的上拉单元T以及自举电容相连的平面示意图；
图2为本申请实施例显示装置的示意图；
图3为图2所示显示装置中驱动电路的示意图；
图4为图3中栅极驱动电路的上拉单元以及自举电容器的平面示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图2-图4，图2为本申请实施例显示装置的示意图，图3为图2所示显示装置中驱动电路的示意图，图4为图3中栅极驱动电路的上拉单元以及自举电容器的平面示意图。
显示装置包括显示面板100，显示面板100具有显示区100a和位于显示区100a***的非显示区100b。
显示面板100的显示区100a设置有多条平行且沿行方向排列的数据线D(Dn，Dn+1，Dn+2)以及多条平行且沿列方向排列的扫描线S(Sn，Sn+1，Sn+2)，数据线D与扫描线S相互垂直且绝缘。相邻两条数据线D以及相邻两条扫描线S限定的区域设置有一个子像素，同一行子像素与同一条扫描线S连接，同一列子像素与同一条数据线D连接，同一列子像素发出的色光相同，同一行子像素包括红色子像素R、绿色子像素G以及蓝色子像素B，同一行中，红色子像素R、绿色子像素G以及蓝色子像素B依次设置且三个子像素作为一个重复单元在同一行重复设置。
显示面板100的非显示区100b设置有驱动电路101，驱动电路101为栅极驱动电路(Gate On Array，GOA)。栅极驱动电路用于输出扫描信号至扫描线S，以使一行子像素输入数据线D传输的数据信号，一行子像素发光。
栅极驱动电路包括多级栅极驱动单元，以下以输出扫描信号G(n)的第n级栅极驱动单元为例对栅极驱动电路进行描述，且该栅极驱动电路对应的时钟信号为12个时钟信号CK1-CK12。可以理解的是，栅极驱动电路对应的时钟信号也可以为4个时钟信号CK1-CK4或8个时钟信号CK1-CK8。
驱动电路101包括上拉控制单元1011、上拉单元1012、下拉单元1013、下传单元1014、电容器C以及下拉维持单元1015。
上拉控制单元1011，耦接上拉节点Q(n)，用于根据第n-6级下传信号ST(n-6)输出上拉控制信号至上拉节点Q(n)。
具体地，上拉控制单元1011包括第一薄膜晶体管T11，第一薄膜晶体管T11的控制端以及第一端连接第n-6级下传信号输入端ST(n-6)，第二端连接上拉节点Q(n)。
上拉单元1012，耦接上拉节点Q(n)，用于根据时钟信号以及上拉控制信号输出第n级扫描信号。
具体地，上拉单元1012包括第二薄膜晶体管T21，第二薄膜晶体管T21的控制端连接上拉节点Q(n)，第一端连接时钟信号输入端CK，第二端连接第n级扫描信号输出端G(n)。
下拉单元1013，耦接上拉节点Q(n)以及上拉单元1012，用于根据第n+8级扫描信号将第一直流低电平信号输入至上拉节点Q(n)，且根据第n+6级扫描信号将第二直流低电平信号输入至第n级扫描信号输出端G(n)。
具体地，下拉单元1013包括第三薄膜晶体管T31以及第四薄膜晶体管T41。第三薄膜晶体管T31的控制端连接第n+6级扫描信号输入端G(n+6)，第一端连接第二直流低电平信号线VSSG，第二端连接第n级扫描信号输出端G(n)。第四薄膜晶体管T41的控制端连接第n+8级扫描信号输入端G(n+8)，第一端连接第一直流低电平信号线VSSQ，第二端连接上拉节点Q(n)。
下传单元1014，耦接上拉节点Q(n)，用于根据时钟信号以及上拉控制信号输出第n级下传信号。
具体地，下传单元1014包括第五薄膜晶体管T22，第五薄膜晶体管T22的控制端连接上拉节点Q(n)，第一端连接时钟信号输入端CK，第二端连接第n级下传信号输出端ST(n)。
电容器C，耦接上拉节点Q(n)和上拉单元1012，用于抬升上拉节点Q(n)的电位。
具体地，电容器C的一端连接上拉节点Q(n)，另一端连接第n级扫描信号输出端G(n)，即电容器C的两端分别连接第二薄膜晶体管T21的栅极以及第二端。第n级扫描信号输出端G(n)输出的第n级扫描信号为高电平时，电容器C的耦合作用使得上拉节点Q(n)的电位抬升。
下拉维持单元1015，耦接上拉节点Q(n)，用于根据上拉节点Q(n)的电位维持上拉节点Q(n)的电位。下拉维持单元1015包括第一下拉维持单元10151和第二下拉维持单元10152。
具体地，第一下拉维持单元10151包括第六薄膜晶体管T51、第七薄膜晶体管T52、第八薄膜晶体管T53、第九薄膜晶体管T54、第十薄膜晶体管T42、第十一薄膜晶体管T32。第六薄膜晶体管T51的控制端以及第一端连接第一低频时钟信号输入端LC1，第二端连接第八薄膜晶体管T53的控制端以及第七薄膜晶体管T52的第二端。第七薄膜晶体管T52的控制端连接上拉节点Q(n)，第一端连接第一直流低电平信号线VSSQ，第二端连接第八薄膜晶体管T53的控制端以及第六薄膜晶体管T51的第二端。第八薄膜晶体管T53的控制端连接第六薄膜晶体管T51的第二端以及第七薄膜晶体管T52的第二端，第一端连接第一低频时钟信号输入端LC1，第二端连接第十薄膜晶体管T42的控制端以及第九薄膜晶体管T54的第二端。第九薄膜晶体管T54的控制端连接上拉节点Q(n)，第一端连接第一直流低电平信号线VSSQ，第二端连接第八薄膜晶体管T53的第二端以及第十薄膜晶体管T42的控制端。第十薄膜晶体管T42的控制端连接第八薄膜晶体管T53的第二端以及第九薄膜晶体管T54的第二端，第一端连接第一直流低电平信号线VSSQ，第二端连接上拉节点Q(n)。第十一薄膜晶体管T32的控制端连接第八薄膜晶体管T53的第二端以及第九薄膜晶体管T54的第二端，第一端连接第二直流低电平信号线VSSG，第二端连接第n级扫描信号输出端G(n)。
第二下拉维持单元10152包括第十二薄膜晶体管T61、第十三薄膜晶体管T62、第十四薄膜晶体管T63、第十五薄膜晶体管T64、第十六薄膜晶体管T43、第十七薄膜晶体管T33。第十二薄膜晶体管T61的控制端以及第一端连接第二低频时钟信号输入端LC2，第二端连接第十四薄膜晶体管T63的控制端以及第十三薄膜晶体管T62的第二端。第十三薄膜晶体管T62的控制端连接上拉节点Q(n)，第一端连接第一直流低电平信号线VSSQ，第二端连接第十四薄膜晶体管T63的控制端以及第十二薄膜晶体管T61的第二端。第十四薄膜晶体管T63的控制端连接第十二薄膜晶体管T61的第二端以及第十三薄膜晶体管T62的第二端，第一端连接第二低频时钟信号输入端LC2，第二端连接第十五薄膜晶体管T64的第二端以及第十六薄膜晶体管T43的控制端。第十五薄膜晶体管T64的控制端连接上拉节点Q(n)，第一端连接第一直流低电平信号线VSSQ，第二端连接第十六薄膜晶体管T43的控制端以及第十四薄膜晶体管T63的第二端。第十六薄膜晶体管T43的控制端连接第十四薄膜晶体管T63的第二端以及第十五薄膜晶体管T64的第二端，第一端连接第一直流低电平信号线VSSQ，第二端连接上拉节点Q(n)。第十七薄膜晶体管T33的控制端连接第十四薄膜晶体管T63的第二端以及第十五薄膜晶体管T64的第二端，第一端连接第二直流低电平信号线VSSG，第二端连接第n级扫描信号输出端G(n)。
对于高解析度的显示装置，第二薄膜晶体管T21需要较大的驱动能力，在第二薄膜晶体管T21的布设时，利用多个子薄膜晶体管串接且阵列的方式形成沟道宽度W/沟道长度L较大的第二薄膜晶体管T21。电容器C的一端和第二薄膜晶体管T21的栅极连接，电容器C的另一端与第二薄膜晶体管T21的源极或漏极连接。电容器C包括第一电极板201以及第二电极板202。
第二薄膜晶体管T21包括图案化构件30，图案化构件30包括源极302以及漏极301，一个源极302对应一个漏极301，多个源极302以及多个漏极301阵列排布。漏极301呈条状，源极302呈U型。驱动电路还包括冗余图案化构件40，电容器C的第一电极板201、冗余图案化构件40以及图案化构件30位于同一导电层。导电层的制备材料选自钼、铝、钛、铜以及银中的至少一种。如此，在需要传统黄光制程蚀刻出第二薄膜晶体管T21的图案化构件30时，由于图案化构件30旁待蚀刻出的是冗余图案化构件40，故黄光制程中用于对光阻进行显影的显影液的浓度不会变化，不会导致图案化构件30后续出现过度蚀刻或蚀刻不足的问题。
驱动电路还包括虚拟(dummy)薄膜晶体管，虚拟薄膜晶体管包括冗余图案化构件40，冗余图案化构件40包括冗余源极402以及冗余漏极401，冗余源极402的一端和冗余漏极401的一端连接，以使得冗余图案化构件40等效于电容器C的电极板，由于冗余图案化构件40与第一电极板201之间连接，第一电极板201为整块的导电层，在利用传统黄光制程蚀刻出冗余图案化构件40的过程中，由于待蚀刻出的是整块的导电层，显影液的浓度会变化，导致冗余图案化构件40可能无法蚀刻成设计的图案，连接冗余源极以及冗余漏极可以避免虚拟薄膜晶体管成为第二薄膜晶体管T21的一部分，避免虚拟薄膜晶体的电性不良导致第二薄膜晶体管T21的电性不良。且设计虚拟薄膜晶体管更利于简化制程。
第二薄膜晶体管T21还包括栅极，多个子薄膜晶体管的栅极以及电容器C的第二电极板202为整面的另一导电层，该导电层和多个子薄膜晶体管的源极以及漏极所在的导电层之间绝缘。另一导电层的制备材料选自钼、铝、钛、铜以及银中的至少一种。
源极302和冗余源极402相同，漏极301和冗余漏极401相同，即源极302和冗余源极402的形状和尺寸相同，漏极301和冗余漏极401的形状和尺寸相同，一方面适应蚀刻精度的限制，另一方面使得冗余图案化构件40的面积够大以形成电容器C的电极板，提高电容器C的电容值。
本申请还提供一种驱动电路，驱动电路包括：
电路单元，电路单元包括一个薄膜晶体管，薄膜晶体管包括图案化构件；
一电容器，电容器与电路单元中的薄膜晶体管的至少一端连接，电容器包括一个电极板；以及
冗余图案化构件，冗余图案化构件、电极板以及图案化构件位于同一导电层，冗余图案化构件连接于图案化构件和电极板之间。
驱动电路包括虚拟薄膜晶体管，虚拟薄膜晶体管包括冗余图案化构件，图案化构件包括源极以及漏极，冗余图案化构件包括冗余源极以及冗余漏极，冗余源极的一端和冗余漏极的一端连接。源极和冗余源极相同，漏极和冗余漏极相同。
驱动电路为栅极驱动电路，栅极驱动电路用于输出扫描信号。电路单元为上拉单元，电容器的一端与薄膜晶体管的栅极连接，电容器的另一端与薄膜晶体管的源极或漏极连接。
以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种驱动电路，其特征在于，所述驱动电路包括：
电路单元，所述电路单元包括一个薄膜晶体管，所述薄膜晶体管包括图案化构件；
一电容器，所述电容器与所述电路单元中的所述薄膜晶体管的至少一端连接，所述电容器包括一个电极板；以及
冗余图案化构件，所述冗余图案化构件、所述电极板以及所述图案化构件位于同一导电层，所述冗余图案化构件连接于所述图案化构件和所述电极板之间。
2.根据权利要求1所述的驱动电路，其特征在于，所述驱动电路包括虚拟薄膜晶体管，所述虚拟薄膜晶体管包括所述冗余图案化构件，所述图案化构件包括源极以及漏极，所述冗余图案化构件包括冗余源极以及冗余漏极，所述冗余源极的一端和所述冗余漏极的一端连接。
3.根据权利要求2所述的驱动电路，其特征在于，所述源极和所述冗余源极相同，所述漏极和所述冗余漏极相同。
4.根据权利要求1所述的驱动电路，其特征在于，所述驱动电路为栅极驱动电路，所述栅极驱动电路用于输出扫描信号。
5.根据权利要求4所述的驱动电路，其特征在于，所述电路单元为上拉单元，所述电容器的一端与所述薄膜晶体管的栅极连接，所述电容器的另一端与所述薄膜晶体管的源极或漏极连接。
6.一种显示装置，其特征在于，所述显示装置包括驱动电路，所述驱动电路包括：
电路单元，所述电路单元包括一个薄膜晶体管，所述薄膜晶体管包括图案化构件；
一电容器，所述电容器与所述电路单元中的所述薄膜晶体管的至少一端连接，所述电容器包括一个电极板；以及
冗余图案化构件，所述冗余图案化构件、所述电极板以及所述图案化构件位于同一导电层，所述冗余图案化构件连接于所述图案化构件和所述电极板之间。
7.根据权利要求6所述的显示装置，其特征在于，所述驱动电路包括虚拟薄膜晶体管，所述虚拟薄膜晶体管包括所述冗余图案化构件，所述图案化构件包括源极以及漏极，所述冗余图案化构件包括冗余源极以及冗余漏极，所述冗余源极的一端和所述冗余漏极的一端连接。
8.根据权利要求7所述的显示装置，其特征在于，所述源极和所述冗余源极相同，所述漏极和所述冗余漏极相同。
9.根据权利要求6所述的显示装置，其特征在于，所述驱动电路为栅极驱动电路，所述栅极驱动电路用于输出扫描信号。
10.根据权利要求9所述的显示装置，其特征在于，所述电路单元为上拉单元，所述电容器的一端与所述薄膜晶体管的栅极连接，所述电容器的另一端与所述薄膜晶体管的源极或漏极连接。
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