CN111427836B - 一种总线资源配置调整的异构多核处理器 - Google Patents

Abstract

本申请公开了一种总线资源配置调整的异构多核处理器，包括第一CPU、总线设备、与第一CPU相连的配置总线、与配置总线相连的架构总线、与DDR存储器相连的DDR存储器控制器、与DDR存储器控制器的第一通道及配置总线相连的第一安全控管用组件、与DDR存储器控制器的第二通道、第三通道及架构总线相连的第二安全控管用组件：配置总线、第一安全控管用组件、DDR存储器控制器构成第一CPU存取DDR存储器的存取路径。本申请公开的上述技术方案，第一CPU可以通过由配置总线等构成的存取路径存取DDR存储器，从而避免出现第一CPU存取DDR存储器时因总线设备对架构总线资源共享而导致频宽受限的问题，以提高存取性能。

Description

一种总线资源配置调整的异构多核处理器

技术领域

本申请涉及多核处理器技术领域，更具体地说，涉及一种总线资源配置调整的异构多核处理器。

背景技术

异构多核处理器给高性能计算提供了巨大的潜力，其是在一个芯片内集成了多个不同结构或功能的处理器核，一般包含通用主处理和加速器。异构多核处理器可以使用不同类型的处理器核来完成不同类型的任务，如任务并行度高，则使用众多精简的加速器提速，否则用强大的通用主处理器运行，这比用相同的处理器核执行所有任务更有效率，更利于提高处理器的性能。

目前，在异构多核处理器中，多个CPU及多个总线主设备对总线资源进行共享，但是，由于总线频宽一定，因此，当CPU在存取DDR（Double Data Rate，双倍速率）存储器的同时，若有其他的总线主设备对总线资源进行共享，则会导致CPU在通过总线存取DDR存储器时的频宽受限，从而会对存取性能造成影响。以i.MX 7DUAL的架构和ST STM32MP153A的架构为例，具体可以图1和图2，其中，图1示出了现有技术中的i.MX 7DUAL架构的示意图，图2示出了现有技术中的ST STM32MP153A架构的示意图，对于i.MX 7DUAL的架构，AXI（高级可扩展接口）与AHB（高级高性能总线）总线是由Cortex-A7与Cortex-M4共享，而DDR存储器控制器位于AXI与AHB总线上，因此，在存储DDR存储器时会因AXI与AHB总线上其他的总线主设备对总线资源的共享而使CPU（具体指Cortex-A7和/或Cortex-M4）在存取DDR存储器时频宽不够且不具确定性；对于ST STM32MP153A架构，Cortex-A7位于AXI总线上，此总线上有DDRSDRAM（双倍速率内存）控制器、Giga-bit以太网控制器、USB主控制器、LCD控制器等高速互联，因此，需要大量的总线频宽，而这就会导致Cortex-A7在存取DDR存储器时存在频宽不够的问题。

综上所述，如何避免CPU在通过总线存取DDR存储器时的频宽受限，以提高存取性能，是目前本领域技术人员亟待解决的技术问题。

发明内容

有鉴于此，本申请的目的是提供一种总线资源配置调整的异构多核处理器，用于避免CPU在通过总线存取DDR存储器时的频宽受限，以提高存取性能。

为了实现上述目的，本申请提供如下技术方案：

一种总线资源配置调整的异构多核处理器，包括第一CPU、总线设备、与所述第一CPU相连的配置总线、与所述配置总线及所述总线设备相连的架构总线、用于与DDR存储器相连的DDR存储器控制器、与所述DDR存储器控制器的第一通道及所述配置总线相连的第一安全控管用组件、与所述DDR存储器控制器的第二通道、第三通道及所述架构总线相连的第二安全控管用组件，其中：

所述配置总线、所述第一安全控管用组件、所述DDR存储器控制器的第一通道构成所述第一CPU存取所述DDR存储器的存取路径。

优选的，还包括与所述DDR存储器控制器的第四通道及所述异构多核处理器中的LCD控制器相连的第三安全控管用组件。

优选的，所述配置总线及所述架构总线为相同类型的总线。

优选的，所述配置总线及所述架构总线均为AXI总线。

优选的，所述配置总线及所述架构总线均为AHB 总线。

优选的，所述多核异构处理器中的第二CPU位于第一通信总线的预设范围内且与所述第一通信总线相连，用于通过所述第一通信总线与外设设备相连；其中，所述第一通信总线与所述架构总线相连。

优选的，所述第一通信总线为AHB总线。

优选的，所述第一CPU为Cortex-A7，所述第二CPU为Cortex-M33。

本申请提供了一种总线资源配置调整的异构多核处理器，包括第一CPU、总线设备、与第一CPU相连的配置总线、与配置总线及总线设备相连的架构总线、用于与DDR存储器相连的DDR存储器控制器、与DDR存储器控制器的第一通道及配置总线相连的第一安全控管用组件、与DDR存储器控制器的第二通道、第三通道及架构总线相连的第二安全控管用组件，其中：配置总线、第一安全控管用组件、DDR存储器控制器的第一通道构成第一CPU存取DDR存储器的存取路径。

本申请公开的上述技术方案，在异构多核处理器中设置与第一CPU及架构总线相连的配置总线、与配置总线及DDR存储器控制器的第一通道相连的第一安全控管用组件，由配置总线、第一安全控管用组件、DDR存储器控制器的第一通道构成第一CPU存取DDR存储器的存取路径，使得第一CPU可以通过该存取路径存取DDR存储器，而不再需要在存取DDR存储器时与总线设备共享架构总线，从而避免出现第一CPU存取DDR存储器时因总线设备对架构总线资源共享而导致频宽受限的问题，进而提高对DDR存储器的存取性能。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中的i.MX 7DUAL架构的示意图；

图2为现有技术中的ST STM32MP153A架构的示意图；

图3为本申请实施例提供的一种总线资源配置调整的异构多核处理器的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

参见图3，其示出了本申请实施例提供的一种总线资源配置调整的异构多核处理器的结构示意图，本申请实施例提供的一种总线资源配置调整的异构多核处理器，可以包括第一CPU1、总线设备2、与第一CPU1相连的配置总线3、与配置总线3及总线设备2相连的架构总线4、用于与DDR存储器相连的DDR存储器控制器5、与DDR存储器控制器5的第一通道及配置总线3相连的第一安全控管用组件6、与DDR存储器控制器5的第二通道、第三通道及架构总线4相连的第二安全控管用组件7，其中：

配置总线3、第一安全控管用组件6、DDR存储器控制器5的第一通道构成第一CPU1存取DDR存储器的存取路径。

本申请所提供的多核异构处理器可以包括第一CPU1、总线设备2（具体指图3中的DMAC（直接内存访问控制）等）、配置总线3、架构总线4、DDR存储器控制器5、第一安全控管用组件（TrustZone Address Space Controller）6、第二安全控管用组件7及其他组件模块（具体如图3所示），其中，DDR存储器控制器5用于与DDR存储器相连，且DDR存储器控制器5包含有多个通道，这多个通道中的第一通道与第一安全控管用组件6相连，第二通道及第三通道与第二安全控管用组件7相连，第一CPU1与配置总线3相连，配置总线3与第一安全控管用组件6及架构总线4相连，架构总线4与总线设备2及第二安全控管组件相连，第一安全控管用组件6及第二安全控管用组件7为具有安全控管作用的组件，其可以让具有安全属性的第一CPU1等设备通过其自身来对DDR存储器进行存取，并可以对不具有安全属性的设备起到阻挡的作用，以防止不具有安全属性的设备来进行DDR存储器的存取。

其中，可以通过配置总线3、第一安全控管用组件6、DDR存储器控制器5的第一通道构成第一CPU1存取DDR存储器的存取路径，该存取路径为第一CPU1存取DDR存储器的专属路径，即第一CPU1可以通过所构成的存取路径对DDR存储器中的数据进行存取，而并不需要与总线设备2共享异构多核处理器中的架构总线4，而对于总线设备2而言，当其需要进行DDR存储器的存取时，其可以通过与之相连的架构总线4、与架构总线4相连的第二安全控管用组件7、DDR存储器控制器5的第二通道和第三通道进行DDR存储器的存取。由于第一CPU1在存取DDR存储器时并不需要与总线设备2共享多核异构处理器中的架构总线4的频宽，而是通过自己专属的存取路径进行DDR存储器的存取，因此，则可以避免存在频宽受限的问题，从而可以提高DDR存储器存取的性能，降低数据存取的延迟，提高数据存取的及时性。

另外，通过让配置总线3与架构总线4相连可以让第一CPU1通过配置总线3、架构总线4、BP-141、EMC_1对SRAM（128KB）（静态随机存取存储器）进行存取，并可以通过配置总线3、架构总线4进行其他的操作。

本申请公开的上述技术方案，在异构多核处理器中设置与第一CPU及架构总线相连的配置总线、与配置总线及DDR存储器控制器的第一通道相连的第一安全控管用组件，由配置总线、第一安全控管用组件、DDR存储器控制器的第一通道构成第一CPU存取DDR存储器的存取路径，使得第一CPU可以通过该存取路径存取DDR存储器，而不再需要在存取DDR存储器时与总线设备共享架构总线，从而避免出现第一CPU存取DDR存储器时因总线设备对架构总线资源共享而导致频宽受限的问题，进而提高对DDR存储器的存取性能。

本申请实施例提供的一种总线资源配置调整的异构多核处理器，还可以包括与DDR存储器控制器5的第四通道及异构多核处理器中的LCD控制器8相连的第三安全控管用组件9。

在本申请所提供的异构多核处理器中，还可以包括第三安全控管用组件9，该第三安全控管用组件9可以与DDR存储器控制器5中的第四通道相连并可以与多核异构架构中的LCD控制器8相连，以使得LCD控制器8可以直接通过第三安全控管用组件9相连，而无需让LCD控制器8在存取DDR存储器时与总线设备2共享架构总线4的资源，从而使得LCD控制器8存取DDR存储器的频宽和确定性获得保证。

需要说明的是，第三安全控管用组件9的作用与第一安全控管用组件6及第二安全控管用组件7的作用类似，在此不再赘述。

本申请实施例提供的一种总线资源配置调整的异构多核处理器，配置总线3及架构总线4为相同类型的总线。

在本申请所提供的异构多核处理器中，配置总线3与架构总线4可以为相同类型的总线，由于相同类型的总线具有相同的数据协议和传输方式等，因此，使配置总线3与架构总线4的类型相同可以便于二者之间的连接和通信。

本申请实施例提供的一种总线资源配置调整的异构多核处理器，配置总线3及架构总线4均为AXI总线。

可以采用AXI总线作为异构多核处理器中的配置总线3和架构总线4，具体如图3所示，可以采用NIC450_0作为配置总线3，并可以采用NIC450_1作为架构总线4。

由于AXI总线具有高速度、高带宽等特点，因此，对于配置总线3而言，则可以便于快速、高效地实现第一CPU1对DDR存储器的存取，对于架构总线4而言，则可以提高总线设备2进行架构总线4资源共享的性能，并可以提高数据读取和处理的速度。

本申请实施例提供的一种总线资源配置调整的异构多核处理器，配置总线3及架构总线4均为AHB 总线。

除了采用AXI总线作为配置总线3和架构总线4之外，还可以采用AHB 总线作为异构多核处理器中的配置总线3和架构总线4。

本申请实施例提供的一种总线资源配置调整的异构多核处理器，多核异构处理器中的第二CPU10位于第一通信总线11的预设范围内且与第一通信总线11相连，用于通过第一通信总线11与外设设备相连；其中，第一通信总线11与架构总线4相连。

在本申请所提供的多核异构处理器中，其内部所包含的第二CPU10可以不与架构总线4相连且可以不位于与总线设备2相近的位置处，而是位于第一通信总线11的预设范围内（具体可以处于与第一通信总线11距离比较近的范围内）且可以直接与第一通信总线11相连，以便于通过第一通信总线11、第二通信总线12（具体可以为如图3所示的Non-SecureAPB_1）或通过第一通信总线11、第三通信总线13（具体可以为如图3所示的Non-SecureAPB）与外设设备相连。

其中，可以将对等时性要求高的任务包含在第二CPU10中，此时，由于第二CPU10并不需要与总线设备2共享异构多核处理器中的架构总线4，因此，则可以避免因架构总线4在不同时刻与总线设备2的交互频繁度不同而导致上述任务在不同时刻的响应时间不能保持一致，即通过将对等时性要求高的任务包含在第二CPU10中可以保证该类任务在不同时刻的响应时间保持一致，即可以保证该类任务的等时性。

同时，由于对第二CPU10位置的更改，则使得外设设备无需再通过架构总线4、配置总线3而由第一CPU1进行响应，而是可以直接由第二CPU10进行响应，从而缩短对外设设备的响应路径，进而缩短对外设设备的响应时间。例如：对于KBC（键盘控制器）的存取，若采用第一CPU1进行存取，其对应的存取路径为第一CPU1→配置总线3→架构总线4→S14或S15→第一通信总线11→H2P_1→第二通信总线12→KBC，若采用第二CPU10进行存取，其对应的存取路径为第二CPU10→第一通信总线11→H2P_1→第二通信总线12→KBC，由此可知，采用第二CPU10进行存取要比采用第一CPU1进行存取的路径短，因此，则可以缩短响应时间。

除此之外，由于第二CPU10位置的更改且让第二CPU10与外设设备进行相连，因此，外设设备中的不安全信息只会对第二CPU10产生影响，而不会对第一CPU1产生影响，因此，则可以提高第一CPU1存取数据的安全性，并可以保证与架构总线4相连的设备（如SPIflash控制器、eMMC控制器等）的安全性。

本申请实施例提供的一种总线资源配置调整的异构多核处理器，第一通信总线11为AHB总线。

在本申请所提供的异构多核处理器中，第一通信总线11具体可以为AHB总线，如图3所示，具体可以利用AHB Matrix作为第一通信总线11。

本申请实施例提供的一种总线资源配置调整的异构多核处理器，第一CPU1为Cortex-A7，第二CPU10为Cortex-M33。

在本申请所提供的异构多核处理器中，第一CPU1具体可以为Cortex-A7（即为图3中的CA7（Quad）），第二CPU10具体可以为Cortex-M33（即为图3中的CM33），其中，Cortex-A7是由ARM推出的基于ARMv7-A架构的高能效处理器，Cortex-M33具有比较高的配置灵活度，可以满足广泛的***要求。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、 “包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。另外，本申请实施例提供的上述技术方案中与现有技术中对应技术方案实现原理一致的部分并未详细说明，以免过多赘述。

对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (6)

1.一种总线资源配置调整的异构多核处理器，其特征在于，包括第一CPU、总线设备、与所述第一CPU相连的配置总线、与所述配置总线及所述总线设备相连的架构总线、用于与DDR存储器相连的DDR存储器控制器、与所述DDR存储器控制器的第一通道及所述配置总线相连的第一安全控管用组件、与所述DDR存储器控制器的第二通道、第三通道及所述架构总线相连的第二安全控管用组件，其中：

所述第一CPU存取所述DDR存储器的存取路径包括所述配置总线、所述第一安全控管用组件、所述DDR存储器控制器的第一通道；

所述总线设备通过所述架构总线、与所述架构总线相连的所述第二安全控管用组件、所述DDR存储器控制器的第二通道和第三通道进行DDR存储器的存取；

还包括与所述DDR存储器控制器的第四通道及所述异构多核处理器中的LCD控制器相连的第三安全控管用组件；

所述多核异构处理器中的第二CPU位于第一通信总线的预设范围内且与所述第一通信总线相连，用于通过所述第一通信总线与外设设备相连；其中，所述第一通信总线与所述架构总线相连；其中，将对等时性要求高的任务包含在所述第二CPU中。

2.根据权利要求1所述的总线资源配置调整的异构多核处理器，其特征在于，所述配置总线及所述架构总线为相同类型的总线。

3.根据权利要求2所述的总线资源配置调整的异构多核处理器，其特征在于，所述配置总线及所述架构总线均为AXI总线。

4.根据权利要求2所述的总线资源配置调整的异构多核处理器，其特征在于，所述配置总线及所述架构总线均为AHB 总线。

5.根据权利要求1所述的总线资源配置调整的异构多核处理器，其特征在于，所述第一通信总线为AHB总线。

6.根据权利要求1所述的总线资源配置调整的异构多核处理器，其特征在于，所述第一CPU为Cortex-A7，所述第二CPU为Cortex-M33。

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