CN111403487A - 一种集成mosfet及二极管的半导体装置及其制造方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，公开了一种集成MOSFET及二极管的半导体装置及其制造方法。MOSFET包括第一阱区、第一源区、第一栅氧化层及第一栅极，二极管包括第二阱区、第二源区、第二栅氧化层及第二栅极，半导体装置还包括重掺杂区、第一接触区、第二接触区、第一调制掺杂区、第二调制掺杂区、源金属区及漏金属区，第一栅极与第二栅极电学隔离，源金属区与第二栅极电学连接，重掺杂区分别与第一栅氧化层及第二栅氧化层接触。通过以上方式，可大大减小第一栅氧化层及第二栅氧化层在反向电压时的电场强度，从而提高半导体装置的可靠性，同时，可降低二极管的导通压降以减少功率损耗。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种集成MOSFET及二极管的半导体装置及其制造方法。
背景技术
传统的碳化硅功率MOSFET(金属氧化物半导体场效应晶体管)的体二极管具有较高的导通压降，功率损耗较高，而集成沟道二极管的功率MOSFET通过做薄沟道二极管的栅氧化层可以将导通压降大幅降低，从而能够有效减小功率损耗。
然而，发明人实现本发明的过程中，发现现有技术至少存在以下缺点：现有集成沟道二极管的功率MOSFET中沟道二极管的栅氧化层比较薄，其在反向电压时承受很高的电场，存在器件损坏的风险，对器件的可靠性造成较大影响。
发明内容
本发明实施例提供一种集成MOSFET及二极管的半导体装置及其制造方法，以解决现有技术中集成沟道二极管的MOSFET栅极氧化层的可靠性问题。
本发明实施例为解决上述技术问题提供了如下技术方案：
在第一方面，本发明实施例提供了一种集成MOSFET及二极管的半导体装置，包括半导体层，所述半导体层包括第一面及与所述第一面相对的第二面，所述MOSFET包括：第一阱区，从所述第一面沿第一方向延伸；第一源区，位于所述第一阱区内且从所述第一面沿所述第一方向延伸；第一栅氧化层，与所述第一阱区接触；第一栅极，与所述第一栅氧化层接触；所述二极管包括：第二阱区，从所述第一面沿第一方向延伸；第二源区，位于所述第二阱区内且从所述第一面沿所述第一方向延伸；第二栅氧化层，与所述第二阱区接触；第二栅极，与所述第二栅氧化层接触；所述半导体装置还包括：重掺杂区，与所述第一栅氧化层及所述第二栅氧化层接触；沟槽，从所述第一面沿所述第一方向延伸至重掺杂区，所述第一栅氧化层、所述第一栅极、所述第二栅氧化层及所述第二栅极均位于所述沟槽中，所述沟槽包括第一槽壁及第二槽壁；第一接触区，位于所述第一阱区内，与所述第一源区接触且从所述第一面沿所述第一方向延伸；第二接触区，位于所述第二阱区内，与所述第二源区接触且从所述第一面沿所述第一方向延伸；第一调制掺杂区，位于所述重掺杂区上且与所述第一阱区接触；第二调制掺杂区，位于所述重掺杂区上且与所述第二阱区接触；源金属区，与所述第一源区、所述第二源区、所述第一接触区及所述第二接触区低阻接触，以及与所述第二栅极接触以实现电学连接；漏金属区，位于所述第二面下且与所述第二面低阻接触；其中，所述第一栅极与所述第二栅极电学隔离，所述第一源区、所述第二源区、所述第一调制掺杂区及所述第二调制掺杂区具有第一导电类型，所述第一阱区、所述第二阱区、所述第一接触区、所述第二接触区及所述重掺杂区具有与所述第一导电类型相反的第二导电类型，所述第一方向为与所述第一面或所述第二面垂直且从所述第一面朝向所述第二面的方向。
可选地，位于所述第一栅极与所述第一槽壁与之间的所述第一栅氧化层厚度在40nm至60nm的范围内，位于所述第二栅极与所述第二槽壁之间的所述第二栅氧化层厚度在5nm至30nm的范围内。
可选地，所述第二栅极与所述源金属区的横向接触宽度在0.2um至2.0um的范围内。
可选地，所述重掺杂区的横向宽度在1.5um至3.0um的范围内，深度在0.3um至1.0um的范围内。
可选地，所述沟槽的深度在1.3um至2.5um的范围内。
可选地，所述重掺杂区与所述第一调制掺杂区的横向接触宽度在0至0.3um的范围内，所述重掺杂区与所述第二调制掺杂区的横向接触宽度在0至0.3um的范围内。
可选地，所述第一接触区及所述第二接触区的宽度均在0.5至2.0um的范围内，深度均在0.3至0.5um的范围内。
可选地，所述半导体层包括半导体材料，所述半导体材料包括碳化硅、硅、氮化镓或其它任意的宽禁带半导体材料中的一种或多种。
可选地，所述源金属区与所述重掺杂区低阻接触。
可选地，还包括：第三调制掺杂区，与所述第一调制掺杂区及所述重掺杂区接触；第四调制掺杂区，与所述第二调制掺杂区及所述重掺杂区接触。
在第二方面，本发明实施例提供一种制造集成MOSFET及二极管的半导体装置的制造方法，包括：提供基底；在所述基底的表面上外延生长漂移层；在所述漂移层的表面上形成重掺杂区；在形成重掺杂区后的表面上外延生长调制掺杂区；在所述调制掺杂区的表面上形成阱区；在所述阱区内形成源区、第一接触区及第二接触区；刻蚀出沟槽，所述沟槽将所述源区分为第一源区及第二源区，将阱区分为第一阱区及第二阱区，以及将所述调制掺杂区分为第一调制掺杂区及第二调制掺杂区；在所述沟槽中形成第一栅氧化层、第一栅极、第二栅氧化层及第二栅极；在所述第二栅极上方刻蚀出开口；沉积金属形成源金属区，以使源金属区与所述第二栅极通过所述开口接触；在所述基底的底面上沉积金属以形成漏金属区；其中，所述重掺杂区分别与所述第一栅氧化层及所述第二栅氧化层接触，所述基底、所述漂移层、所述源区、所述调制掺杂区具有第一导电类型，所述阱区、所述第一接触区、所述第二接触区及所述重掺杂区具有与所述第一导电类型相反的第二导电类型。
可选地，所述在所述漂移层的表面上形成重掺杂区时，还形成第三调制掺杂区及第四调制掺杂区。
可选地，所述在所述漂移层的表面上形成重掺杂区，包括：对所述漂移层的表面进行图案化以暴露出与所述重掺杂区对应的第一窗口；在所述第一窗口进行离子注入以形成所述重掺杂区。
可选地，所述在所述调制掺杂区的表面上形成阱区，包括：在所述调制掺杂区的表面上外延生长所述阱区；或者，在所述调制掺杂区的表面上进行离子注入以形所述阱区。
可选地，所述在所述阱区内形成源区、第一接触区及第二接触区，包括：对所述阱区的表面进行图案化以形成与所述源区/所述第一接触区及所述第二接触区对应的第二窗口；在所述第二窗口进行离子注入以形成所述源区/所述第一接触区及所述第二接触区；对形成所述源区/所述第一接触区及所述第二接触区后的表面进行图案化以暴露出与所述第一接触区及所述第二接触区/所述源区对应的第三窗口；在所述第三窗口进行离子注入以形成所述第一接触区及所述第二接触区/所述源区。
可选地，所述蚀刻出沟槽，包括：在形成所述源区、所述第一接触区及所述第二接触区后的表面进行图案化以暴露出与所述沟槽对应的第四窗口；通过所述第四窗口刻蚀出所述沟槽；其中，所述沟槽从所述源区的部分表面朝向所述基底的方向延伸至所述重掺杂区。
可选地，所述在所述沟槽中形成第一栅氧化层、第一栅极、第二栅氧化层及第二栅极，包括：在形成所述沟槽后的表面生成氧化物以形成氧化层；在所述沟槽中沉积第一多晶硅；刻蚀所述第一多晶硅以形成所述第二栅极；在形成所述第二栅极后，继续氧化以形成第一栅氧化层及电学隔离层；在所述沟槽中沉积第二多晶硅以形成所述第一栅极；在形成所述第一栅极后的表面生成氧化物以形成介质层；其中，所述第二栅氧化层有由所述氧化层形成，所述第一栅极与所述第二栅极通过所述电学隔离层实现电学隔离。
可选地，所述在所述第二栅极上方刻蚀出开口，包括：在形成所述介质层后的表面进行图案化以暴露出与所述开口对应的第五窗口；通过所述第五窗口刻蚀出所述开口。
可选地，所述在所述漂移层的表面上形成重掺杂区时，还形成第三调制掺杂区及第四调制掺杂区，包括：在所述漂移层的表面上外延生长调制掺杂区；在所述调制掺杂区的表面进行图案化以暴露出与所述重掺杂区对应的第六窗口；在所述第六窗口进行离子注入以形成所述重掺杂区；其中，形成所述重掺杂区的同时形成所述第三调制掺杂区及所述第四调制掺杂区。
可选地，所述在所述漂移层的表面上形成重掺杂区时，还形成第三调制掺杂区及第四调制掺杂区，包括：在所述漂移层的表面进行离子注入以形成调制掺杂区；对所述调制掺杂区的表面进行图案化以暴露出与所述重掺杂区对应的第七窗口；在所述第七窗口进行第离子注入以形成所述重掺杂区；其中，形成所述重掺杂区的同时形成所述第三调制掺杂区及所述第四调制掺杂区。
本发明实施例的有益效果是：提供一种集成MOSFET及二极管的半导体装置及其制造方法。MOSFET包括第一阱区、第一源区、第一栅氧化层及第一栅极，二极管包括第二阱区、第二源区、第二栅氧化层及第二栅极，半导体装置还包括重掺杂区、第一接触区、第二接触区、第一调制掺杂区、第二调制掺杂区、源金属区及漏金属区，第一栅极与第二栅极电学隔离，源金属区与第二栅极电学连接，重掺杂区分别与第一栅氧化层及第二栅氧化层接触。通过以上方式，可大大减小第一栅氧化层及第二栅氧化层在反向电压时的电场强度，从而提高半导体装置的可靠性，同时，可降低二极管的导通压降以减少功率损耗。
附图说明
一个或多个实施例通过与之对应的附图中的图片仅作为示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是本发明实施例提供一种集成MOSFET及二极管的半导体装置的结构示意图；
图2是本发明另一实施例提供一种集成MOSFET及二极管的半导体装置的结构示意图；
图3是本发明其中一实施例提供一种集成MOSFET及二极管的半导体装置其他部分的结构示意图；
图4是本发明实施例提供基底并形成漂移层的示意图；
图5是本发明实施例形成重掺杂区的示意图；
图6是本发明实施例形成调制掺杂区的示意图；
图7是本发明实施例形成阱区的示意图；
图8是本发明实施例形成源区、第一接触区及第二接触区的示意图；
图9是本发明实施例形成沟槽的示意图；
图10至图15是本发明实施例形成第一栅氧化层、第一栅极、第二栅氧化层及第二栅极的示意图；
图16是本发明实施例形成开口的示意图；
图17是本发明实施例形成源金属区的示意图；
图18是本发明实施例形成漏金属区的示意图；
图19至图20是本发明另一实施例形成第三调制掺杂区及第四调制掺杂区的示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步的说明。本领域技术人员应理解，在此将参考作为本发明的理想化实施例的示范性图示的多个截面图以及其他示意图描述本发明的实施例。由此可以预期由制造技术和/或容差导致的图示形状的变化。本发明的实施例不应解释为局限于在此示出的区域的特定形状，而是包括了例如由制造产生的形状偏差，例如，示出为矩形的注入区在其边缘处通常具有略圆的或弯曲的特征和/或注入浓度梯度。由此，在图中示出的区域实际上是示意性的，且其形状不意在表示器件的区域的精确形状，且不意在限制本发明的范围。对于各种层和区，参考特定极性导电类型描述本发明的实施例，然而，如本领域技术人员所理解的，可将层和区的导电类型反转以提供相反导电类型的器件或装置。
请参阅图1，图1是本发明实施例一提供一种半导体装置的结构示意图。仅出于例示的目的，在本特定实施例中，半导体装置为集成有沟道二极管的MOSFET。本领域技术人员应理解的是，本发明构思可适用于其他类型的半导体装置中。本领域技术人员还应理解的是，在实际制造中，所生产的芯片上可包括多个MOSFET或多个沟道二极管，它们典型地以单位单元重复。图1仅例示集成一个沟道二极管的MOSFET单元的一些核心要素。
如图1所示，集成MOSFET及二极管的半导体装置100包括半导体层110，半导体层110包括第一面110a及与第一面110a相对的第二面110b,MOSFET包括第一阱区52、第一源区62、第一栅氧化层82及第一栅极84，第一阱区52从第一面110a沿第一方向延伸，第一方向定义为与第一面110a或第二面110b垂直且从第一面110a朝向第二面110b的方向，第一源区62位于第一阱区52内，且从第一面110a沿第一方向延伸，第一栅氧化层82与第一阱区52接触，第一栅极84与第一栅氧化层82接触。
二极管包括第二阱区54、第二源区64、第二栅氧化层92及第二栅极94，第二阱区54从第一面110a沿第一方向延伸，第二源区64位于第二阱区54内且从第一面110a沿第一方向延伸，第二栅氧化层92与第二阱区54接触，第二栅极94与第二栅氧化层92接触。
半导体装置100还包括重掺杂区30、沟槽120、第一接触区72、第二接触区74、第一调制掺杂区42、第二调制掺杂区44、源金属区150及漏金属区160，其中，重掺杂区30与第一栅氧化层82及第二栅氧化层92接触，沟槽120从第一面110a沿第一方向延伸至重掺杂区30，第一栅氧化层82、第一栅极84、第二栅氧化层92及第二栅极94均位于沟槽120中，沟槽120包括第一槽壁120a及第二槽壁120b，第一接触区72位于第一阱区52内，与第一源区62接触且从第一面110a沿第一方向延伸，第二接触区74位于第二阱区54内，与第二源区64接触且从第一面110a沿第一方向延伸，第一调制掺杂区42位于重掺杂区30上且与第一阱区52接触，第二调制掺杂区44位于重掺杂区30上且与第二阱区54接触，源金属区150与第一源区62、第二源区64、第一接触区72及第二接触区74低阻接触(例如欧姆接触)，源金属区150还与第二栅极94接触以实现电学连接，漏金属区160位于第二面110b下且与第二面110b低阻接触(例如欧姆接触)。
其中，第一栅极84与第二栅极94通过电学隔离层134实现电学隔离，第一源区62、第二源区64、第一调制掺杂区42及第二调制掺杂区44具有第一导电类型，第一阱区52、第二阱区54、第一接触区72、第二接触区74及重掺杂区30具有与第一导电类型相反的第二导电类型。
第一导电类型可以为N型，也可以为P型，第二导电类型可以为P型，也可以为N型，第一导电类型与第二导电类型相反，例如，当第一导电类型为N型时，第二导电类型为P型，或者，当第一导电类型为P型时，第二导电类型为N型。为方便下面涉及第一导电类型及第二导电类型的描述，第一导电类型均以N型为例描述，第二导电类型均以P型为例描述。
在本实施例中，源金属区150与第二栅极94电学连接，当源金属区150被施加正压时，二极管的沟道打开，表现为二极管特性。通过此种方式，可将二极管导通压降降低到1.5V或1.5V以下，从而有效克服传统的碳化硅功率MOSFET的体二极管导通压降较高的缺点，进而能够减小功率损耗。
与第一栅氧化层82与第二栅氧化层92接触的重掺杂区30能够减小栅极与漏极之间的寄生电容，有利于提升半导体装置100的性能，同时，重掺杂区30的存在，可减弱反向电压对第一栅氧化层82和第二栅氧化层92的影响，避免半导体装置100性能下降甚至失效。
并且，具有第一导电类型(N型)的第一调制掺杂区42及第二调制掺杂区44可大大提高MOSFET及二极管的电流能力，从而提升半导体装置100的性能。
在一些实施例中，半导体层110由半导体材料制成，该半导体材料包括碳化硅(SiC)、硅(Si)、氮化镓(GaN)或其它任意的宽禁带半导体材料中的一种或多种。其中，硅为窄禁带半导体材料，禁带宽度在2.3eV以下，碳化硅、氮化镓为宽禁带半导体材料，禁带宽度在2.3eV以上，其它任意的宽禁带半导体材料可以是氮化铝(AlN)、铝镓氮(AlGaN)、氧化镓(Ga2O3)等，半导体层110可以由硅、上述任意的宽禁带半导体材料制得，本领域技术人员应理解的是，随着半导体技术的快速发展，制作半导体层110的半导体材料也可以不拘泥于本发明实施例的限定。
在一些实施例中，半导体装置100还包括基底10以及位于基底10上的漂移层20，漂移层20与基底10的表面接触。基底10及漂移层20均具有第一导电类型(N型)，漂移层20可以通过在基底10上沉积N型碳化硅的外延层得到。在一些其它实施例中，基底10为具有第一导电类型(N型)4-H碳化硅衬底。
在本实施例中，具有第一导电类型(N型)的漂移层20与具有第二导电类型(P型)的重掺杂区30接触，由于重掺杂区30与漂移层20形成PN结，利用该特性能够减弱反向电压对第一栅氧化层82和第二栅氧化层92的影响，避免半导体装置100性能下降甚至损坏失效。
在一些实施例中，位于第一栅极84与第一槽壁120a与之间的第一栅氧化层82厚度Tox在40nm至60nm的范围内，位于第二栅极94与第二槽壁120b之间的第二栅氧化层92厚度Td在5nm至30nm的范围内。
需要考虑的是，与重掺杂区30接触部分的氧化层厚度可能会因为不同晶面氧化速率的不同会有所差别。
如上所述，由于P型重掺杂区30的作用，可减小第一栅氧化层82和第二栅氧化层92在反向电压时的电场，极大地提高半导体器件100的可靠性，保证二氧化硅层在允许承受电场强度的范围内的基础上，可进一步通过减小第二栅氧化层92的厚度，进一步降低二极管的导通压降，从而有利于减小功率损耗。
在一些实施例中，重掺杂区30的横向宽度a1在1.5um至3.0um的范围内，深度d1在0.3um至1.0um的范围内。
在本实施例中，“横向”定义为与图1的纸面平行，且与第一方向相垂直的方向,“深度”定义为与第一方向平行的方向上的深度。以下涉及“横向”和“深度”的描述也参照该定义。
在一些实施例中，第一调制掺杂区42及第二调制掺杂区44的掺杂浓度均在8E15cm-3至1E17cm-3的范围内，第一调制掺杂区42的深度d2在0.5um至2.0um的范围内，第二调制掺杂区44的深度可以与d2相同也可以不同。
在一些实施例中，第一阱区52的深度d3在0.8um至1.5um的范围内，第二阱区54的深度在0.8um至1.5um的范围内，第二阱区54的深度可以与d3相同也可以不同。
在一些实施例中，第一接触区72的横向宽度a2在0.5um至2.0um的范围内，深度d4在0.3um至0.5um的范围内，第二接触区74的横向宽度在0.5um至2.0um的范围内，深度在0.3um至0.5um的范围内，第二接触区74的横向宽度可以与a2相同也可以不同，第二接触区74的深度可以与d4相同也可以不同。
在一些实施例中，沟槽120的横向宽度a3在1.5um至3.0um的范围内，深度d5在1.3um至2.5um的范围内。
在一些实施例中，重掺杂区30与第一调制掺杂区42的横向接触宽度a4在0至0.3um的范围内，重掺杂区30与第二调制掺杂区44的横向接触宽度在0至0.3um的范围内，第二调制掺杂区44的横向接触宽度可以与a4相同也可以不同。
在一些实施例中，第二栅极94与源金属区150的横向接触宽度a5在0.2um至2.0um的范围内。
在一些实施例中，如图2所示，半导体装置100还包括第三调制掺杂区172及第四调制掺杂区174，第三调制掺杂区172与第一调制掺杂区42及重掺杂区30接触，第四调制掺杂区174与第二调制掺杂区44及重掺杂区30接触。第三调制掺杂区172及第四调制掺杂区174与第一调制掺杂区42及第二调制掺杂区44的掺杂浓度可以相同，也可以不同。
在本实施例中，具有第一导电类型(N型)的第三调制掺杂区172及第四调制掺杂区174可进一步改善MOSFET及二极管的电流能力，进而提升半导体装置100的性能。
在一些实施例中，如图3所示，源金属区150与重掺杂区30低阻接触(例如欧姆接触)。
本发明实施例还提供一种制造集成MOSFET及二极管的半导体装置的制造方法，该制造方法如图4至图20所示。
如图4所示，提供基底10，在基底10的表面上使用合适的工艺外延生长漂移层20，合适的工艺可以是气相外延。在图4中漂移层20仅示出了一层，本领域技术人员应理解，根据实际需要，漂移层20可包括两层或两层以上，例如可包括一个或多个缓冲层、外延层、及其组合，以提高半导体装置设计的灵活性和器件的性能。
如图5所示，在漂移层20的表面上形成重掺杂区30。具体为：在漂移层20的表面进行图案化以暴露出与重掺杂区30对应的窗口，在该窗口进行离子注入以形成重掺杂区30，离子可以为铝、硼等P型掺杂元素。在本特定实施例中，重掺杂区30的掺杂浓度在5E18cm-3至1E20cm-3的范围内。
如图6所示，在形成重掺杂区30后的表面上外延生长调制掺杂区40。
如图7所示，在调制掺杂区40的表面上形成阱区50。具体为：在调制掺杂区40的表面上外延生长阱区50，外延生长浓度在5E16cm-3至2E17cm-3的范围内。也可以在调制掺杂区40的表面直接进行离子注入以形成阱区50，离子注入浓度在1E11cm-3至1E13cm-3的范围内，离子注入能量在30keV至700keV的范围内，离子为具有第二导电类型的掺杂元素，例如铝、硼等P型掺杂元素。
如图8所示，在阱区50内形成源区60、第一接触区72及第二接触区74。具体为：对阱区50的表面进行图案化以形成与源区60/第一接触区72及第二接触区72对应的第二窗口，在第二窗口进行离子注入以形成源区60/第一接触区72及第二接触区74，对形成源区60/第一接触区72及第二接触区74后的表面进行图案化以暴露出与第一接触区72及第二接触区74/源区60对应的第三窗口，在第三窗口进行离子注入以形成第一接触区72及第二接触区74/源区60。
在本实施例中，形成源区60可以在形成第一接触区72及第二接触区74之前，也可以在形成第一接触区72及第二接触区74之后。与形成源区60对应的离子注入浓度在1E14cm-3至3E15cm-3的范围内，离子注入能量在40keV至400keV的范围内，注入的离子为具有第一导电类型(N型)的掺杂元素，例如氮、磷、砷等。与形成第一接触区72及第二接触区74对应的离子注入浓度在1E14cm-3至3E15cm-3的范围内，离子注入能量在40keV至800keV的范围内，注入的离子为具有第二导电类型(P型)的掺杂元素，例如铝、硼等。
在一些实施例中，源区60的横向宽度a6在3.0um至6.0um的范围内，深度在0.3um至0.5um的范围内。源区60的深度与第一接触区72及第二接触区74的深度相同，也可以不同。
如图9所示，刻蚀出沟槽120。具体为：在形成源区60、第一接触区72及第二接触区74后的表面进行图案化以暴露出与沟槽120对应的第四窗口，通过第四窗口刻蚀出沟槽120，其中，沟槽120从源区60的部分表面朝向基底10的方向或第一方向延伸至重掺杂区30。沟槽120包括第一槽壁120a和第二槽壁120b。
沟槽120将源区60分为第一源区62及第二源区64，将阱区50分为第一阱区52及第二阱区54，以及将调制掺杂区40分为第一调制掺杂区42及第二调制掺杂区44，其中，第一阱区52、第一源区62及第一调制掺杂区42靠近第一槽壁120a，第二阱区54、第二源区64及第二调制掺杂区44靠近第二槽壁120b。
如图10至图15所示，在沟槽120中形成第一栅氧化层82、第一栅极84、第二栅氧化层92及第二栅极94。具体为：在形成沟槽120后的表面生成氧化物以形成氧化层132，从而形成第二栅氧化层92，生成方式可以为氧化，在沟槽120中沉积多晶硅，通过刻蚀多晶硅以形成第二栅极94，在形述第二栅极94后，继续氧化，形成第一栅氧化层82以及第一栅极84和第二栅极94之间的电学隔离层134，生成方式可以为对第二栅极94直接进行热氧化，在沟槽120中沉积多晶硅以形成第一栅极84，最后在形成第一栅极84后的表面沉积氧化物，例如沉积二氧化硅以形成介质层136。电学隔离层134的形成可实现第一栅极84与第二栅极94的电学隔离，介质层136实现对第一栅极84与第二栅极94的覆盖，对第一栅极84与第二栅极94进行隔离与保护。
如图16所示，在第二栅极94上方刻蚀出开口140。具体为：在形成介质层136后的表面进行图案化以暴露出与开口140所对应的第五窗口，通过第五窗口刻蚀出开口140。在一些实施例中，开口140的横向宽度a5在0.2um至2.0um的范围内。
如图17所示，沉积金属形成源金属区150。在刻蚀出开口140后沉积金属形成源金属区150，该金属包括钛、镍、铝等的一种或多种。源金属区150与第二栅极94通过开口140进行接触以实现电学连接。源金属区150还分别与第一接触区72、第一源区62、第二源区64及第二接触区74低阻接触(例如欧姆接触)。
如图18所示，通过在基底10的底面上沉积金属，从而形成漏金属区160，漏金属区160与基底10的底面低阻接触(例如欧姆接触)。
请一并参阅图19以及图20，在一些实施例中，在漂移层20的表面上形成重掺杂区30时，还形成第三调制掺杂区172及第四调制掺杂区174。其中，第三调制掺杂区172及第四调制掺杂区174均具有第一导电类型(N型)。
在一些实施例中，在漂移层20的表面上形成重掺杂区30时，还形成第三调制掺杂区172及第四调制掺杂区174。具体为：在漂移层20的表面上外延生长调制掺杂区170，外延生长浓度在8E15cm-3至1E17cm-3的范围内，在调制掺杂区170的表面进行图案化以暴露出与重掺杂区30对应的第六窗口，在第六窗口进行离子注入以形成重掺杂区30，离子注入浓度在1E14cm-3至3E15cm-3的范围内，离子注入能量在40keV至400keV的范围内，注入的离子为具有第二导电类型(P型)的掺杂元素，例如铝、硼等。其中，形成重掺杂区30的同时形成第三调制掺杂区172及第四调制掺杂区174。
在一些实施例中，在漂移层20的表面上形成重掺杂区30时，还形成第三调制掺杂区172及第四调制掺杂区174。具体还可以为：在漂移层20的表面进行离子注入以形成调制掺杂区170，离子注入浓度在1E12cm-3至1E14cm-3的范围内，离子注入能量在40keV至400keV的范围内，注入的离子为氮、磷、砷等第一导电类型(N型)的掺杂元素。对调制掺杂区170的表面进行图案化以暴露出与重掺杂区30对应的第七窗口，在第七窗口进行离子注入以形成重掺杂区30，离子注入浓度在1E14cm-3至3E15cm-3的范围内，离子注入能量在40keV至400keV的范围内，注入的离子为具有第二导电类型(P型)的掺杂元素，例如铝、硼等。其中，形成重掺杂区30的同时形成第三调制掺杂区172及第四调制掺杂区174。
图4至图20以特定实施方式描述相应的步骤。本领域技术人员应当理解的是，这些特定实施方式仅是例示性的，而非出于限定本发明的目的。
在上述的各个步骤中，“图案化”为对表面进行处理以得到预期图案的过程，该预期图案具有与即将进行离子注入操作所需窗口，通过在窗口进行离子注入以得到各个区或层。本领域技术人员应理解，由于涉及“图案化”的工序繁复，在此只是为了描述简便，本领域技术人员能够知晓“图案化”一般包括如下步骤：先在表面进行氧化得到一层氧化层，在该层氧化层上覆盖一层光刻胶或光致抗蚀剂，然后再覆盖一层具有图案的掩膜板，在进行光刻时，掩膜板作为掩膜，光刻后，将与掩膜板上图案对应部分的光刻胶或光致抗蚀剂去除或保留，以及将与光刻胶或光致抗蚀剂去除部分对应的氧化层去除，从而得到可进行离子注入的窗口。后续在窗口完成离子注入后，再通过合适的工艺将剩余的光刻胶或光致抗蚀剂以及剩余的氧化层去除。
在上述实施例提到的通过离子注入得到的调制掺杂区170、阱区50等，其内部的杂质浓度可均匀分布，也可以不均匀分布。例如，调制掺杂区170靠近表面的杂质浓度较低，朝向与表面对应的底面方向浓度升高至一峰值，然后又逐渐降低，从而使得调制掺杂区170的杂质浓度分布呈逆行掺杂轮廓。离子注入可以是单次注入，也可以包括多次或重复注入。
此外，本领域技术人员要理解的是，图4至图20中的每个附图不一定对应仅一个步骤或工艺。而是，由于半导体制造工艺通常包括许多步骤，为了简洁和紧凑起见，图4至图20中的一个附图或多个附图可能对应两个或更多个步骤。例如，图5包括对表面进行图案化、离子注入等多个步骤。
而且，以上结合图4至图20及其变形描述的方法中，步骤也不必然是限制性的，而是可根据实际需要，自由调整某些步骤的顺序。源区60、第一接触区72及第二接触区74及的形成步骤可根据实际需要进行调整。例如，形成第一接触区72及第二接触区74的步骤可以在源区60形成之前，也可以在源区60形成之后。
本领域技术人员要理解的是，为了清楚示例的目的，在各个附图中的要素(例如元件、区域、层等)并非按照比例画出。此外，附图中的各个要素也不一定是其实际形状。例如，在以上实施例中，在截面示意图中，调制掺杂区40、阱区50、源区60等均示出为方形，本领域技术人员要理解的是，这些只是为了例示的目的，例如，实际的掺杂轮廓通常具有一定的过渡区或坡度或梯度，而不是梯度在某个点或边界无限大的轮廓。再例如，在图9中示出了重掺杂区30的横向宽度大于沟槽的横向宽度，实际上，两者的横向宽度是可以相同的，同时，图9中还示出了重掺杂区30与第一调制掺杂区42的横向接触宽度近似等于重掺杂区30与第二调制掺杂区44的横向接触宽度，实际上两者也可以是不相等的，因此，各个附图均是出于示意的目的，而并非对相应的实施例进行任何限定。
最后要说明的是，本发明可以通过许多不同的形式来实现，并不限于本说明书所描述的实施例，这些实施例不作为对本发明内容的额外限制，提供这些实施方式的目的是使对本发明的公开内容的理解更加透彻全面。并且在本发明的思路下，上述各技术特征继续相互组合，并存在如上所述的本发明不同方面的许多其它变化，均视为本发明说明书记载的范围；进一步地，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。
Claims (20)
1.一种集成MOSFET及二极管的半导体装置，其特征在于，包括半导体层，所述半导体层包括第一面及与所述第一面相对的第二面，
所述MOSFET包括：
第一阱区，从所述第一面沿第一方向延伸；
第一源区，位于所述第一阱区内且从所述第一面沿所述第一方向延伸；
第一栅氧化层，与所述第一阱区接触；
第一栅极，与所述第一栅氧化层接触；
所述二极管包括：
第二阱区，从所述第一面沿第一方向延伸；
第二源区，位于所述第二阱区内且从所述第一面沿所述第一方向延伸；
第二栅氧化层，与所述第二阱区接触；
第二栅极，与所述第二栅氧化层接触；
所述半导体装置还包括：
重掺杂区，与所述第一栅氧化层及所述第二栅氧化层接触；
沟槽，从所述第一面沿所述第一方向延伸至重掺杂区，所述第一栅氧化层、所述第一栅极、所述第二栅氧化层及所述第二栅极均位于所述沟槽中，所述沟槽包括第一槽壁及第二槽壁；
第一接触区，位于所述第一阱区内，与所述第一源区接触且从所述第一面沿所述第一方向延伸；
第二接触区，位于所述第二阱区内，与所述第二源区接触且从所述第一面沿所述第一方向延伸；
第一调制掺杂区，位于所述重掺杂区上且与所述第一阱区接触；
第二调制掺杂区，位于所述重掺杂区上且与所述第二阱区接触；
源金属区，与所述第一源区、所述第二源区、所述第一接触区及所述第二接触区低阻接触，以及与所述第二栅极接触以实现电学连接；
漏金属区，位于所述第二面下且与所述第二面低阻接触；
其中，所述第一栅极与所述第二栅极电学隔离，所述第一源区、所述第二源区、所述第一调制掺杂区及所述第二调制掺杂区具有第一导电类型，所述第一阱区、所述第二阱区、所述第一接触区、所述第二接触区及所述重掺杂区具有与所述第一导电类型相反的第二导电类型，所述第一方向为与所述第一面或所述第二面垂直且从所述第一面朝向所述第二面的方向。
2.根据权利要求1所述的半导体装置，其特征在于，位于所述第一栅极与所述第一槽壁与之间的所述第一栅氧化层厚度在40nm至60nm的范围内，位于所述第二栅极与所述第二槽壁之间的所述第二栅氧化层厚度在5nm至30nm的范围内。
3.根据权利要求1所述的半导体装置，其特征在于，所述第二栅极与所述源金属区的横向接触宽度在0.2um至2.0um的范围内。
4.根据权利要求1所述的半导体装置，其特征在于，所述重掺杂区的横向宽度在1.5um至3.0um的范围内，深度在0.3um至1.0um的范围内。
5.根据权利要求1所述的半导体装置，其特征在于，所述沟槽的横向宽度在1.5um至3.0um的范围内，深度在1.3um至2.5um的范围内。
6.根据权利要求1所述的半导体装置，其特征在于，所述重掺杂区与所述第一调制掺杂区的横向接触宽度在0至0.3um的范围内，所述重掺杂区与所述第二调制掺杂区的横向接触宽度在0至0.3um的范围内。
7.根据权利要求1所述的半导体装置，其特征在于，所述第一接触区及所述第二接触区的宽度均在0.5至2.0um的范围内，深度均在0.3至0.5um的范围内。
8.根据权利要求1所述的半导体装置，其特征在于，所述半导体层包括半导体材料，所述半导体材料包括碳化硅、硅、氮化镓或其它任意的宽禁带半导体材料中的一种或多种。
9.根据权利要求1所述的半导体装置，其特征在于，所述源金属区与所述重掺杂区低阻接触。
10.根据权利要求1至9任一项所述的半导体装置，其特征在于，还包括：
第三调制掺杂区，与所述第一调制掺杂区及所述重掺杂区接触；
第四调制掺杂区，与所述第二调制掺杂区及所述重掺杂区接触。
11.一种制造集成MOSFET及二极管的半导体装置的制造方法，其特征在于，包括：
提供基底；
在所述基底的表面上外延生长漂移层；
在所述漂移层的表面上形成重掺杂区；
在形成重掺杂区后的表面上外延生长调制掺杂区；
在所述调制掺杂区的表面上形成阱区；
在所述阱区内形成源区、第一接触区及第二接触区；
刻蚀出沟槽，所述沟槽将所述源区分为第一源区及第二源区，将阱区分为第一阱区及第二阱区，以及将所述调制掺杂区分为第一调制掺杂区及第二调制掺杂区；
在所述沟槽中形成第一栅氧化层、第一栅极、第二栅氧化层及第二栅极；
在所述第二栅极上方刻蚀出开口；
沉积金属形成源金属区，以使源金属区与所述第二栅极通过所述开口接触；
在所述基底的底面上沉积金属以形成漏金属区；
其中，所述重掺杂区分别与所述第一栅氧化层及所述第二栅氧化层接触，所述基底、所述漂移层、所述源区、所述调制掺杂区具有第一导电类型，所述阱区、所述第一接触区、所述第二接触区及所述重掺杂区具有与所述第一导电类型相反的第二导电类型。
12.根据权利要求11所述的制造方法，其特征在于，所述在所述漂移层的表面上形成重掺杂区时，还形成第三调制掺杂区及第四调制掺杂区。
13.根据权利要求11所述的制造方法，其特征在于，所述在所述漂移层的表面上形成重掺杂区，包括：
对所述漂移层的表面进行图案化以暴露出与所述重掺杂区对应的第一窗口；
在所述第一窗口进行离子注入以形成所述重掺杂区。
14.根据权利要求11所述的制造方法，其特征在于，所述在所述调制掺杂区的表面上形成阱区，包括：
在所述调制掺杂区的表面上外延生长所述阱区；
或者，在所述调制掺杂区的表面上进行离子注入以形所述阱区。
15.根据权利要求11所述的制造方法，其特征在于，所述在所述阱区内形成源区、第一接触区及第二接触区，包括：
对所述阱区的表面进行图案化以形成与所述源区/所述第一接触区及所述第二接触区对应的第二窗口；
在所述第二窗口进行离子注入以形成所述源区/所述第一接触区及所述第二接触区；
对形成所述源区/所述第一接触区及所述第二接触区后的表面进行图案化以暴露出与所述第一接触区及所述第二接触区/所述源区对应的第三窗口；
在所述第三窗口进行离子注入以形成所述第一接触区及所述第二接触区/所述源区。
16.根据权利要求11所述的制造方法，其特征在于，所述蚀刻出沟槽，包括：
在形成所述源区、所述第一接触区及所述第二接触区后的表面进行图案化以暴露出与所述沟槽对应的第四窗口；
通过所述第四窗口刻蚀出所述沟槽；
其中，所述沟槽从所述源区的部分表面朝向所述基底的方向延伸至所述重掺杂区。
17.根据权利要求11所述的制造方法，其特征在于，所述在所述沟槽中形成第一栅氧化层、第一栅极、第二栅氧化层及第二栅极，包括：
在形成所述沟槽后的表面生成氧化物以形成氧化层；
在所述沟槽中沉积第一多晶硅；
刻蚀所述第一多晶硅以形成所述第二栅极；
在形成所述第二栅极后，继续氧化以形成第一栅氧化层及电学隔离层；
在所述沟槽中沉积第二多晶硅以形成所述第一栅极；
在形成所述第一栅极后的表面沉积氧化物以形成介质层；
其中，所述第二栅氧化层有由所述氧化层形成，所述第一栅极与所述第二栅极通过所述电学隔离层实现电学隔离。
18.根据权利要求17所述的制造方法，其特征在于，所述在所述第二栅极上方刻蚀出开口，包括：
在形成所述介质层后的表面进行图案化以暴露出与所述开口对应的第五窗口；
通过所述第五窗口刻蚀出所述开口。
19.根据权利要求12所述的制造方法，其特征在于，所述在所述漂移层的表面上形成重掺杂区时，还形成第三调制掺杂区及第四调制掺杂区，包括：
在所述漂移层的表面上外延生长调制掺杂区；
在所述调制掺杂区的表面进行图案化以暴露出与所述重掺杂区对应的第六窗口；
在所述第六窗口进行离子注入以形成所述重掺杂区；
其中，形成所述重掺杂区的同时形成所述第三调制掺杂区及所述第四调制掺杂区。
20.根据权利要求12所述的制造方法，其特征在于，所述在所述漂移层的表面上形成重掺杂区时，还形成第三调制掺杂区及第四调制掺杂区，包括：
在所述漂移层的表面进行离子注入以形成调制掺杂区；
对所述调制掺杂区的表面进行图案化以暴露出与所述重掺杂区对应的第七窗口；
在所述第七窗口进行离子注入以形成所述重掺杂区；
其中，形成所述重掺杂区的同时形成所述第三调制掺杂区及所述第四调制掺杂区。
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