CN111403398B - 3d nand的台阶结构的形成方法以及3d nand存储器及其制造方法 - Google Patents
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Abstract
本发明提供一种台阶结构的形成方法以及3D NAND存储器及其制造方法，在台阶结构以及3D NAND存储器的形成过程中，在堆叠结构中形成多个核心区及台阶区，台阶区形成多个分区台阶，在位于相邻两个核心区之间的每一个分区台阶形成交错排列且彼此绝缘的第一部分和第二部分。由此在同一个台阶区包括了分别与相邻两个核心区连通的台阶结构。减小了台阶结构在衬底上的占用面积，由此可以减少衬底上每一个存储单元的尺寸，同时可以增加衬底上存储单元的个数。相邻两个核心区之间的分区台阶之间具有隔离结构，该隔离结构与共源极中的字线隔离层相互连接，实现分区台阶中第一部分和第二部分的绝缘，降低了两核心区中字线层短路的风险，提高了产品良率。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种3D NAND的台阶结构的形成方法以及3D NAND存储器及其制造方法。
背景技术
随着集成电路中器件的特征尺寸的不断缩小，堆叠多个平面的存储单元以实现更大存储容量并实现每比特更低成本的3D存储器技术越来越受到青睐。3D存储器是一种堆叠数据单元的技术，目前已可实现32层以上，甚至72层、96层、128层或更多层数据单元的堆叠。3D存储器件的垂直存储结构由多层介质薄膜堆叠形成，其中的字线层需要经字线接触引出。现有技术中通常采用在存储阵列两侧形成台阶区，在台阶区上形成每一字线层的接触。
现有技术中，通常在核心区的两侧分别形成台阶区，并且为了实现相邻核心区的彼此绝缘，通常在相邻的台阶区之间保留隔离空间。由此，增加了台阶区在衬底上的占用面积，不利于器件尺寸的缩小。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D NAND的台阶结构的形成方法以及3D NAND存储器及其制造方法，以减小台阶区在衬底上的占用面积，有利于器件尺寸的减小。
为实现上述目的及其它相关目的，本发明提供了一种3D NAND存储器的台阶结构的形成方法包括如下步骤：
提供衬底，所述衬底上形成有堆叠结构，所述堆叠结构包括多个核心区及位于所述核心区两侧的台阶区；
在所述台阶区形成多个分区台阶；
在相邻的两个所述核心区之间的每一个所述分区台阶中形成第一部分和第二部分，所述第一部分的台阶自相邻的两个所述核心区中的第一核心区向第二核心区逐级降低，所述第二部分的台阶自所述第二核心区向所述第一核心区逐级降低，所述第一部分和所述第二部分在预定方向上相互交错排列。
可选地，所述台阶结构的形成方法还包括：
在相邻的两个所述核心区之间的所述分区台阶中形成隔离结构，所述隔离结构隔离相邻的所述分区台阶，并且将所述分区台阶的所述第一部分与所述第二核心区隔离，将所述分区台阶的所述第二部分与所述第一核心区隔离。
可选地，在相邻的两个所述核心区之间的所述分区台阶中形成隔离结构还包括以下步骤：
在相邻的两个所述核心区之间的所述分区台阶中形成沿第一方向上延伸并贯穿所述分区台阶的第一沟槽；
在所述第一沟槽的两端形成自所述第一沟槽的两端在与所述第一方向垂直的第二方向上沿相反方向延伸的第二沟槽。
可选地，在相邻的两个所述核心区之间的所述分区台阶中形成沿第一方向上延伸并贯穿所述分区台阶的第一沟槽还包括以下步骤：在相邻的两个所述分区台阶之间形成所述第一沟槽。
可选地，在所述第一沟槽的两端形成自所述第一沟槽的两端在与所述第一方向垂直的第二方向上沿相反方向延伸的第二沟槽还包括以下步骤：
在所述第一部分和所述第二核心区之间形成所述第二沟槽；
在所述第二部分和所述第一核心区之间形成所述第二沟槽。
可选地，所述台阶结构的形成方法还包括：
在所述第一沟槽和所述第二沟槽中填充隔离材料。
本发明还提供了一种3D NAND存储器制造方法，包括以下步骤：
按照本发明上述的台阶结构的形成方法在衬底的堆叠结构中形成台阶结构；
在所述堆叠结构的核心区形成存储结构；
形成沿所述堆叠结构的堆叠方向贯穿所述堆叠结构的栅线缝隙，所述栅线缝隙在与所述堆叠方向垂直的第一方向上延伸并穿过所述台阶结构；
替换所述堆叠结构中的牺牲层形成字线层。
可选地，形成贯穿所述堆叠结构的栅线缝隙还包括以下步骤：
在相邻的两个所述核心区之间的分区台阶的第一部分和第二部分之间形成所述栅线缝隙。
可选地，还包括以下步骤：
在所述栅线缝隙的侧壁上形成字线隔离层；
在所述栅线缝隙中形成共源极接触。
可选地，还包括以下步骤：
在相邻的两个所述核心区之间的分区台阶的所述第一部分和所述第二部分中形成分别与所述分区台阶两侧的两个核心区的所述字线层连通的多条字线。
可选地，在所述核心区形成存储结构还包括以下步骤：
在所述核心区形成贯穿所述堆叠结构的阵列排布的沟道孔；
在所述沟道孔的侧壁上依次形成阻挡层、电荷捕获层以及隧穿层；
在所述沟道孔中形成沟道层。
本发明还提供了一种3D NAND存储器，该3D NAND存储器，包括：
衬底；
形成在所述衬底上堆叠结构，所述堆叠结构包括多个核心区，以及位于所述核心区两侧的台阶区；
形成在所述台阶区中的分区台阶；
形成在相邻的两个所述核心区之间的所述分区台阶中的第一部分及第二部分，所述第一部分及所述第二部分分别与相邻的两个所述核心区连通，并且所述第一部分和所述第二部分在预定方向上相互交错排列；
形成在所述核心区的存储结构；
贯穿所述堆叠结构的共源极，所述共源极贯穿所述堆叠结构。
可选地，所述第一部分和所述第二部分交错排列。
可选地，3D NAND存储器还包括位于所述第一部分及所述第二部分之间的隔离结构。
可选地，所述隔离结构包括：
在第一方向上延伸并贯穿所述分区台阶的第一沟槽；
自所述第一沟槽的两端在与所述第一方向垂直的第二方向上沿相反方向延伸的第二沟槽；
填充在所述第一沟槽和所述第二沟槽中的隔离材料。
可选地，所述存储结构包括：
贯穿所述核心区的所述堆叠结构的阵列排布的沟道孔；
依次形成在所述沟道孔的侧壁上的阻挡层、电荷捕获层以及隧穿层；
形成在所述沟道孔内的沟道层。
可选地，3D NAND存储器还包括：形成所述分区台阶中的多条字线，所述字线与所述堆叠结构中的字线层连通。
如上所述，本发明提供的3D NAND的台阶结构的形成方法以及3D NAND存储器及其制造方法，至少具备如下有益技术效果：
本发明在台阶结构以及3D NAND存储器的形成过程中，在堆叠结构中形成多个核心区及台阶区，所述台阶区形成多个分区台阶，在位于相邻两个核心区之间的每一个分区台阶形成彼此绝缘的第一部分和第二部分，并且该第一部分和第二部分分别与相邻的第一核心区和第二核心区连通，二者相互交错排列。由此在同一个台阶区包括了分别与相邻两个核心区连通的台阶结构。减小了台阶结构在衬底上的占用面积，由此可以减少衬底上每一个存储单元的尺寸，同时可以增加衬底上存储单元的个数。
相邻两个核心区之间的分区台阶之间具有隔离结构，该隔离结构与存储器中的字线隔离层相互连接，实现分区台阶中第一部分和第二部分的绝缘，由此在保证第一部分和第二部分分别与第一核心区和第二核心区连通的同时，不会出现第一核心区和第二核心区之间的短路，降低了两核心区中字线层短路的风险，提高了产品良率。
附图说明
图1显示为现有技术中形成有核心区和台阶区的衬底的平面示意图。
图2显示为沿图1所示的线L-L的截面示意图。
图3显示为本发明实施例一提供的3D NAND存储器的台阶结构的形成方法的流程图。
图4显示为在衬底上形成堆叠结构的示意图。
图5显示为在图4所示结构中形成台阶结构的平面示意图。
图6显示为在图5所示的线L0-L0的截面示意图。
图7显示为在图5所示的结构中形成第一沟槽和第二沟槽的结构示意图。
图8显示为在图7所示的第一沟槽和第二沟槽中填充隔离材料形成隔离结构的结构示意图。
图9显示为沿图8所示的线L1-L1的截面示意图。
图10显示为本发明实施例二提供的3D NAND存储器制造方法的流程图。
图11显示为在堆叠结构中形成存储结构的平面示意图。
图12显示为在堆叠结构中形成沟道孔时沿图11所示的线L2-L2的截面结构示意图。
图13显示为在图12所示的结构中形成存储结构的结构示意图。
图14显示为形成栅线缝隙的平面示意图。
图15显示为沿图14所示的线L3-L3的截面结构示意图。
图16显示为形成栅极沟槽的结构示意图。
图17显示为在图16所示的栅极沟槽中形成字线层的结构示意图。
图18显示为在形成共源极的结构示意图。
元件标号说明
01 衬底
02 堆叠结构
021-1 核心区
021-2 核心区
022-1 台阶区
022-2 台阶区
023 间隔区域
100 衬底
101 堆叠结构
1011 堆叠结构中的绝缘层
1012 堆叠结构中的牺牲层
1021 第一核心区
1022 第二核心区
103 台阶区
104 隔离结构
1041 第一沟槽
1042 第二沟槽
105 分区台阶
1051 分区台阶的第一部分
1052 分区台阶的第二部分
106 存储结构
1060 沟道孔
1061 阻挡层
1062 电荷捕获层
1063 遂穿层
1064 沟道层
1065 介电隔离材料
107 共源极
1070 栅线缝隙
1071 字线隔离层
1072 共源极接触
108 栅极沟槽
109 字线层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。
如图1和图2所示，现有技术中，在同一衬底(例如晶圆)上形成多个存储区域时，通常在衬底上形成多个核心区，如图1所示形成核心区021-1及021-2，以及形成在核心区两侧的台阶区。在两个核心区021-1及021-2之间的台阶区包括分别与核心区021-1及021-2相连通的台阶区022-2及022-2，并且两个台阶区之间通常具有间隔区域023。显然，这样的布置增加了存储区域占用的衬底的面积，不利于减小衬底尺寸以及后期器件的尺寸。
针对现有技术中的上述缺陷，本发明提供一种3D NAND的台阶结构的形成方法以及3DNAND存储器及其制造方法，以解决上述缺陷。现通过下面的具体实施例并结合附图详细描述本发明。
实施例一
本实施例提供一种3D NAND存储器的台阶结构的形成方法，如图3所示，该方法包括如下步骤：
步骤S101：提供衬底，所述衬底上形成有堆叠结构，所述堆叠结构包括多个核心区及位于所述核心区两侧的台阶区；
参照图4及图5，首先提供一衬底100，该衬底100在第一方向即图5所示的X方向和第二方向即图5所示的Y方向上形成平面。在衬底100上方沿第三方向即图4所示的Z方向形成堆叠结构101，该堆叠结构101由绝缘层1011和牺牲层1012交替排列而成。在本实施例中衬底100可以是硅、单晶绝缘体上硅或者其他适合材料的衬底。堆叠结构中的绝缘层1011可以是氧化硅，牺牲层1012可以是氮化硅，即层叠结构形成氧化硅和氮化硅交替排列的ONO层叠结构，该层叠结构可以包括64层、96层、128层或其他层甚至更多层。
如本领域技术人员公知的，衬底100和堆叠结构101之间还可以形成有蚀刻阻挡层(未图示)，该蚀刻阻挡层可以是氧化硅。
衬底上的堆叠结构包括多个核心区，及位于核心区两侧的台阶区。在本实施例中，参照图5，示出了堆叠结构101的两个核心区1021和1022，以及位于这两个核心区之间的台阶区103。应该理解的是，虽然未示出，但是在核心区(1021、1022)的外侧，即图5中第一核心区1021的右侧、第二核心区1022的左侧同样形成有台阶区。
步骤S102：在所述台阶区形成多个分区台阶；
如所公知的，刻蚀所述堆叠结构，并经多次修剪及刻蚀工艺形成自核心区向两侧延伸并逐渐降低的台阶，即自核心区沿X方向向两侧延伸并逐渐降低的台阶。然后在台阶区103形成多个分区台阶(Staircase Divide Scheme，SDS)(可参照图7)。分区台阶自中间部分沿图2所示的Y方向向两侧形成第n、第n-1、……及第1分区台阶，优选地，每一个分区台阶均关于所述第n分区台阶对称分布，每个分区台阶包括在X方向上沿朝向所述核心区的方向递增的台阶，n为大于2的自然数。如所公知的，在X方向，分区台阶的端部(即靠近核心区的端部)具有冗余台阶区(未具体图示)，所述冗余台阶区具有多个同级台阶。
分区台阶在X方向和Y方向上都形成有台阶，每一级台阶用于形成与其对应的字线层的字线接触，从而，可以减小台阶占地面积，提高器件集成度，根据不同的需要，分区台阶120可以具有不同的分区，例如3分区、4分区或者更多分区等。在形成的分区台阶中，第n分区位于中心，第n-1分区、……第2分区及第1分区沿Y方向自第n分区向两侧依次排布，且沿X方向朝向所述核心存储区方向，各分区的台阶依次递增n级。在Y方向上，每一层的合阶从第1分区至第n分区，依次递增1级。在本发明中，分区方式和数量不做限定。
步骤S103：在相邻的两个所述核心区之间的每一个所述分区台阶中形成第一部分和第二部分，在所述第一部分形成自相邻的两个所述核心区中的第一核心区向第二核心区逐级降低的台阶，在所述第二部分形成自所述第二核心区向所述第一核心区逐级降低的台阶，所述第一部分和所述第二部分在预定方向上相互交错排列。
参照图6，在相邻的两个核心区1021和1022之间的台阶区103同样形成有多个分区台阶105，在分区台阶105中形成有第一部分1051和第二部分1052。第一部分1051在第一核心区1021向第二核心区1022的方向上形成逐级降低的台阶，第二部分1052在第二核心区1022向第一核心区1021的向上形成逐级降低的台阶。第一部分1051和第二部分1052在同一个分区台阶105中形成，并且所述第一部分1051和所述第二部分1052在第一方向上相互交错排列，即在X方向上二者形成在同一长度区域内，并且第一部分和第二部分相互交错排列，形成近似锯齿样的排列。与图2所示的现有技术相比，相当于仅占用了图2所示的一个台阶区，大大减小了台阶区的长度，由此大大减少了台阶区在X方向上占用衬底的面积，有利于减小衬底尺寸以及后期器件的尺寸。
在优选实施例中，上述方法还包括：在相邻的两个所述核心区之间的所述分区台阶中形成隔离结构，所述隔离结构隔离相邻的所述分区台阶，并且将所述分区台阶的所述第一部分与所述第二核心区隔离，将所述分区台阶的所述第二部分与所述第一核心区隔离。
首先，如图7所示，在相邻的分区台阶105中形成第一沟槽1041，该第一沟槽1041在第一方向(X方向)上延伸，并贯穿分区台阶105。在优选实施例中，在分区台阶105的第一部分1051和第二部分1052之间形成第一沟槽1041。如图7所示，第一沟槽1041使得分区台阶在Y方向上间隔分布。
然后，同样参照图7，在第一沟槽1041的两端形成第二沟槽1042，第二沟槽1041在第一沟槽1041的端部在Y方向上沿相反方向延伸，并且同样贯穿堆叠结构。在优选实施例中，该第二沟槽1042形成在分区台阶105的第一部分1051和第二核心区1022之间，以及第二部分1052和第一核心区1021之间。更优选地，在第二核心区和分区台阶105之间，该第二沟槽1042形成在第一部分1051和第二核心区1022之间并且在Y方向上形成在部分第二部分1052中。同样优选地，在第一核心区1021和分区台阶105之间，该第二沟槽1042形成在第二部分1052和第一核心区1021之间并且在Y方向上形成在部分第一部分1051中。如图7所示，形成的第一沟槽1041和第二沟槽1042彼此贯通，形成倒“Z”字型结构。
如上述所述形成的第二沟槽1042可以保证在后续形成存储器过程中，形成的栅线缝隙能够完全将第一部分和第二部分分隔开。
形成上述第一沟槽1041和第二沟槽1042后，如图8所示，在第一沟槽1041和第二沟槽1042中填充隔离材料，形成隔离结构104。该隔离结构将每一个分区台阶105间隔开，同时使得每一个分区台阶的第一部分1051与第二核心区1022间隔开，第二部分1052与第一核心区1021间隔开。如图9所示的沿图8中的线L1-L1的截面图，可以看出，隔离结构104将分区台阶的第二部分1052与第一核心区1021隔离开。同样，在第一部分和第二核心区之间形成的该隔离结构，将第一部分和第二核心区隔离开。
如上所述形成的台阶结构，尤其形成在相邻两个核心区之间的台阶结构，第一部分和第二部分交错排列，大大减小了台阶结构在衬底上的占用面积，由此可以减少衬底上每一个存储单元的尺寸，同时可以增加衬底上存储单元的个数。
实施例二
本实施例提供一种3D存储器制造方法，如图10所示，该方法包括以下步骤：
步骤S201：按照上述实施例所述的台阶结构的形成方法在衬底的堆叠结构中形成台阶结构；
按照实施例一所述的方法形成图8和图9所示的台阶结构，在此不再详述该方法。
步骤S202：在所述核心区形成存储结构；
如图11所示，形成图8和图9所示的台阶结构之后，在核心区1021和1022中形成存储结构106。
首先，如图12所示，以图11中线L2-L2所示位置处的截面图为例，首先刻蚀衬底上的堆叠结构101，形成贯穿堆叠结构的沟道孔1060。在优选实施例中，可以同时刻蚀部分衬底，使得沟道孔延伸至衬底中。
然后，如图13所示，在沟道孔1060底部形成选择性外延结构。在形成选择性外延结构之前，还可以对沟道孔进行刻蚀后清洗，以保证沟道孔，尤其沟道孔底部的清洁度，提高选择性外延结构的均匀性及一致性，由此提高选择性外延结构的电性特征。之后沿沟道孔的侧壁向中心依次形成阻挡层1061、电荷捕获层1062、遂穿层1063以及沟道层1064，沟道层1064与选择性外延结构连通。在优选实施例中，形成沟道层之后，还可以在沟道孔中填充介电材料。在优选实施例中，阻挡层的材料可以是高K电介质。高K电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence Oxide Thickness)，可有效减少栅极漏电，同时保持晶体管性能。高K电介质可以例如是氧化铝，氧化给，氧化锆等。阻挡层可以是单层的介电氧化物，亦可是双层模型，如高K氧化物并氧化硅等。
步骤S203：形成沿所述堆叠结构的堆叠方向贯穿所述堆叠结构的栅线缝隙，所述栅线缝隙在与所述堆叠方向垂直的第一方向上延伸并穿过所述台阶结构；
如图14所示，示出了形成在堆叠结构中形成栅线缝隙1070，该栅线缝隙107贯穿台阶结构。如图15所示，示出了沿图14中线L3-L3的截面图，刻蚀堆叠结构，形成贯穿堆叠结构的栅线缝隙1070。优选地，如图15所示，同时刻蚀部分衬底，使得栅线缝隙同时形成在部分衬底中。该栅线缝隙1070贯穿台阶结构，并且在两核心区1021和1022之间的分区台阶105中，该栅线缝隙1070形成在第一部分1051和第二部分1052之间，将第一部分1051和第二部分1052切断。
如实施例一所述，在分区台阶105中，该隔离结构将每一个分区台阶105间隔开，同时使得每一个分区台阶的第一部分1051与第二核心区1022间隔开，第二部分1052与第一核心区1021间隔开。如图9所示的沿图8中的线L1-L1的截面图，可以看出，隔离结构104将分区台阶的第二部分1052与第一核心区1021隔离开。同样，在第一部分和第二核心区之间形成的该隔离结构，将第一部分和第二核心区隔离开。因此，在第一部分和第二部分中间形成的上述栅线缝隙，能够贯穿形成在第二沟槽中的隔离结构的一部分，由此完全将第一部分和第二部分隔离开，使得在第一方向上相互交错排列的所述第一部分1051和所述第二部分1052实现相互绝缘。
步骤S204：替换所述堆叠结构中的牺牲层形成字线层；
形成栅线缝隙1070之后，通过栅线缝隙替换堆叠结构中的牺牲层，形成字线层。首先，如图16所示，去除堆叠结构中的牺牲层1012，例如可以采用本领域常用的酸液腐蚀法，酸液通过栅线缝隙160进入到堆叠结构中，对牺牲层进行腐蚀并最终去除牺牲层，在牺牲层的位置处形成栅极沟槽108。然后，如图17所示，在栅极沟槽108中填充导电材料，例如金属材料，形成字线层109。
在优选实施例中，形成图17所示的字线层之后，还包括在栅线缝隙1070中形成共源极107(同样可参照图14所示)的步骤。如图18所示，首先在栅线缝隙的侧壁上形成字线隔离层1071，然后在栅线缝隙中填充导电材料，例如多晶硅等，形成共源极接触1070。
参照图14，在相邻两核心区之间的台阶结构中，该共源极107同样形成在分区台阶105的第一部分1051和第二部分1052之间，由此，栅线缝隙侧壁上的字线隔离层与分区台阶中的隔离结构104相互连接，将第一部分1051和第二部分1052完全间隔开，实现第一部分和第二部分分别与第一核心区和第二核心区连通，同时第一部分和第二部分彼此绝缘，防止相邻核心区之间短路。
在优选实施例中，还包括在分区台阶105中形成与字线层连通的字线接触以及多条字线的步骤。尤其在相邻的两个所述核心区之间的分区台阶中，分别在所述第一部分和所述第二部分中形成分别与所述分区台阶两侧的两个核心区的所述字线层连通的多条字线。由此可以在更小的台阶区域形成两侧核心区的字线层的引出。
第一核心区1021和第二核心区1022之间的分区台阶105的第一部分1051和第二部分1052彼此交错排列，分别与第一核心区和第二核心区连通。由此大大减小了台阶区域在衬底上的占用面积，可以减少衬底上每一个存储单元的尺寸，同时可以增加衬底上存储单元的个数。
实施例三
本实施例提供一种3D NAND存储器，可同样参照图4～图9以及图11～图18，该存储器包括：
衬底；形成在所述衬底上堆叠结构，所述堆叠结构包括多个核心区，以及位于所述核心区两侧的台阶区；形成在所述台阶区中的分区台阶；形成在相邻的两个所述核心区之间的所述分区台阶中的第一部分及第二部分，所述第一部分及所述第二部分分别与相邻的两个所述核心区连通；形成在所述核心区的存储结构；以及贯穿所述堆叠结构的共源极，所述共源极贯穿所述堆叠结构。
参照图14～图18，衬底100在第一方向即图5所示的X方向和第二方向即图5所示的Y方向上形成平面。在衬底100上方沿第三方向即图4所示的Z方向形成有堆叠结构101。该堆叠结构101由绝缘层1011和字线层109交替排列而成。在本实施例中衬底100可以是硅、单晶绝缘体上硅或者其他适合材料的衬底。堆叠结构中的绝缘层1011可以是氧化硅，牺牲层1012可以是氮化硅，即层叠结构形成氧化硅和氮化硅交替排列的ONO层叠结构，该层叠结构可以包括64层、96层、128层或其他层甚至更多层。字线层109可以是金属字线层。
如本领域技术人员公知的，衬底100和堆叠结构101之间还可以形成有蚀刻阻挡层(未图示)，该蚀刻阻挡层可以是氧化硅。
衬底上的堆叠结构包括多个核心区，及位于核心区两侧的台阶区。在本实施例中，参照图5，示出了堆叠结构101的两个核心区1021和1022，以及位于这两个核心区之间的台阶区103。应该理解的是，虽然未示出，但是在核心区(1021、1022)的外侧，即图5中第一核心区1021的右侧、第二核心区1022的左侧同样形成有台阶区。
台阶区103形成有多个分区台阶(Staircase Divide Scheme，SDS)(可参照图7)。分区台阶自中间部分沿图2所示的Y方向向两侧形成第n、第n-1、……及第1分区台阶，优选地，每一个分区台阶均关于所述第n分区台阶对称分布，每个分区台阶包括在X方向上沿朝向所述核心区的方向递增的台阶，n为大于2的自然数。如所公知的，在X方向，分区台阶的端部(即靠近核心区的端部)具有冗余台阶区(未具体图示)，所述冗余台阶区具有多个同级台阶。
分区台阶在X方向和Y方向上都形成有台阶，每一级台阶用于形成与其对应的字线层的字线接触，从而，可以减小台阶占地面积，提高器件集成度，根据不同的需要，分区台阶120可以具有不同的分区，例如3分区、4分区或者更多分区等。在形成的分区台阶中，第n分区位于中心，第n-1分区、……第2分区及第1分区沿Y方向自第n分区向两侧依次排布，且沿X方向朝向所述核心存储区方向，各分区的台阶依次递增n级。在Y方向上，每一层的合阶从第1分区至第n分区，依次递增1级。在本发明中，分区方式和数量不做限定。
参照图6，在相邻的两个核心区1021和1022之间的台阶区103同样形成有多个分区台阶105，在分区台阶105中形成有第一部分1051和第二部分1052。第一部分1051在第一核心区1021向第二核心区1022的方向上形成逐级降低的台阶，第二部分1052在第二核心区1022向第一核心区1021的向上形成逐级降低的台阶。第一部分1051和第二部分1052在同一个分区台阶105中形成，并且所述第一部分1051和所述第二部分1052在第一方向上相互交错排列，即在X方向上二者形成在同一长度区域内，与图2所示的现有技术相比，相当于仅占用了图2所示的一个台阶区，大大减小了台阶区的长度，由此大大减少了台阶区占用衬底的面积，有利于减小衬底尺寸以及后期器件的尺寸。
在优选实施例中，在相邻的两个所述核心区之间的所述分区台阶中形成有隔离结构，所述隔离结构隔离相邻的所述分区台阶，并且将所述分区台阶的所述第一部分与所述第二核心区隔离，将所述分区台阶的所述第二部分与所述第一核心区隔离。该隔离结构将每一个分区台阶105间隔开，同时使得每一个分区台阶的第一部分1051与第二核心区1022间隔开，第二部分1052与第一核心区1021间隔开。
如图7所示，上述隔离结构包括在相邻的分区台阶105中形成的第一沟槽1041、第二沟槽1042以及填充在第一沟槽和第二沟槽中的隔离材料。第一沟槽1041在第一方向(X方向)上延伸，并贯穿分区台阶105。在优选实施例中，第一沟槽1041形成在分区台阶105的第一部分1051和第二部分1052之间。如图7所示，第一沟槽1041使得分区台阶在Y方向上间隔分布。第二沟槽1042形成在第一沟槽1041的两端，第二沟槽1041在第一沟槽1041的端部在Y方向上沿相反方向延伸，并且同样贯穿堆叠结构。在优选实施例中，该第二沟槽1042形成在分区台阶105的第一部分1051和第二核心区1022之间，以及第二部分1052和第一核心区1021之间。更优选地，在第二核心区和分区台阶105之间，该第二沟槽1042形成在第一部分1051和第二核心区1022之间并且在Y方向上形成在部分第二部分1052中。同样优选地，在第一核心区1021和分区台阶105之间，该第二沟槽1042形成在第二部分1052和第一核心区1021之间并且在Y方向上形成在部分第一部分1051中。如图7所示，形成的第一沟槽1041和第二沟槽1042彼此贯通，形成倒“Z”字型结构。如图9所示的沿图8中的线L1-L1的截面图，可以看出，隔离结构104将分区台阶的第二部分1052与第一核心区1021隔离开。同样，在第一部分和第二核心区之间形成的该隔离结构，将第一部分和第二核心区隔离开。
如图11所示，在核心区形成有阵列排布的存储结构106，如图13所示，该存储结构包括形成在沟道孔1060底部的选择性外延结构，以及沿沟道孔的侧壁向中心依次形成的阻挡层1061、电荷捕获层1062、遂穿层1063以及沟道层1064，沟道层1064与选择性外延结构连通。在优选实施例中，形成沟道层之后，还可以在沟道孔中填充介电材料。在优选实施例中，阻挡层的材料可以是高K电介质。高K电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence Oxide Thickness)，可有效减少栅极漏电，同时保持晶体管性能。高K电介质可以例如是氧化铝，氧化给，氧化锆等。阻挡层可以是单层的介电氧化物，亦可是双层模型，如高K氧化物并氧化硅等。
参照图14、图17及图18，贯穿堆叠结构的共源极107包括贯穿堆叠结构的栅线缝隙1070、形成在栅线缝隙侧壁上的字线隔离层1071以及形成在栅线缝隙中的共源极结构1072。如图15所示，共源极同时形成在部分衬底中。该共源极107贯穿台阶结构，并且在两核心区1021和1022之间的分区台阶105中共源极107形成在第一部分1051和第二部分1052之间，将第一部分1051和第二部分1052切断。
如上所述，在分区台阶105中，隔离结构104将每一个分区台阶105间隔开，同时使得每一个分区台阶的第一部分1051与第二核心区1022间隔开，第二部分1052与第一核心区1021间隔开。如图9所示的沿图8中的线L1-L1的截面图，可以看出，隔离结构104将分区台阶的第二部分1052与第一核心区1021隔离开。同样，在第一部分和第二核心区之间形成的该隔离结构，将第一部分和第二核心区隔离开。因此，形成在第一部分和第二部分中间的上述共源极107的字线隔离层1071与分区台阶中的隔离结构104相互连接，将第一部分1051和第二部分1052完全间隔开，实现第一部分和第二部分分别与第一核心区和第二核心区连通，同时第一部分和第二部分彼此绝缘，防止相邻核心区之间短路。
在优选实施例中，上述存储器还包括形成在分区台阶105中与字线层连通的字线接触以及多条字线。尤其在相邻的两个所述核心区之间的分区台阶中，分别在所述第一部分和所述第二部分中形成分别与所述分区台阶两侧的两个核心区的所述字线层连通的多条字线。由此可以在更小的台阶区域形成两侧核心区的字线层的引出。
第一核心区1021和第二核心区1022之间的分区台阶105的第一部分1051和第二部分1052彼此交错排列，分别与第一核心区和第二核心区连通。由此大大减小了台阶区域在衬底上的占用面积，可以减少衬底上每一个存储单元的尺寸，同时可以增加衬底上存储单元的个数。
如上所述，本发明提供的本发明提供的3D NAND的台阶结构的形成方法以及3DNAND存储器及其制造方法，至少具备如下有益技术效果：
本发明在台阶结构以及3D NAND存储器的形成过程中，在堆叠结构中形成多个核心区及台阶区，所述台阶区形成多个分区台阶，在位于相邻两个核心区之间的每一个分区台阶形成彼此绝缘的第一部分和第二部分，并且该第一部分和第二部分分别与相邻的第一核心区和第二核心区连通，二者相互交错排列。由此在同一个台阶区包括了分别与相邻两个核心区连通的台阶结构。减小了台阶结构在衬底上的占用面积，由此可以减少衬底上每一个存储单元的尺寸，同时可以增加衬底上存储单元的个数。
相邻两个核心区之间的分区台阶之间具有隔离结构，该隔离结构与存储器中的字线隔离层相互连接，实现分区台阶中第一部分和第二部分的绝缘，由此在保证第一部分和第二部分分别与第一核心区和第二核心区连通的同时，不会出现第一核心区和第二核心区之间的短路，降低了两核心区中字线层短路的风险，提高了产品良率。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (17)
1.一种3D NAND存储器的台阶结构的形成方法，其特征在于，包括如下步骤：
提供衬底，所述衬底上形成有堆叠结构，所述堆叠结构包括多个核心区及位于所述核心区两侧的台阶区；
在所述台阶区形成多个分区台阶；
在相邻的两个所述核心区之间的每一个所述分区台阶中形成第一部分和第二部分，所述第一部分的台阶自相邻的两个所述核心区中的第一核心区向第二核心区逐级降低，所述第二部分的台阶自所述第二核心区向所述第一核心区逐级降低，所述第一部分和所述第二部分在预定方向上相互交错排列。
2.根据权利要求1所述的台阶结构的形成方法，其特征在于，还包括：
在相邻的两个所述核心区之间的所述分区台阶中形成隔离结构，所述隔离结构隔离相邻的所述分区台阶，并且将所述分区台阶的所述第一部分与所述第二核心区隔离，将所述分区台阶的所述第二部分与所述第一核心区隔离。
3.根据权利要求2所述的台阶结构的形成方法，其特征在于，在相邻的两个所述核心区之间的所述分区台阶中形成隔离结构还包括以下步骤：
在相邻的两个所述核心区之间的所述分区台阶中形成沿第一方向上延伸并贯穿所述分区台阶的第一沟槽；
在所述第一沟槽的两端形成自所述第一沟槽的两端在与所述第一方向垂直的第二方向上沿相反方向延伸的第二沟槽。
4.根据权利要求3所述的台阶结构的形成方法，其特征在于，在相邻的两个所述核心区之间的所述分区台阶中形成沿第一方向上延伸并贯穿所述分区台阶的第一沟槽还包括以下步骤：在相邻的两个所述分区台阶之间形成所述第一沟槽。
5.根据权利要求4所述的台阶结构的形成方法，其特征在于，在所述第一沟槽的两端形成自所述第一沟槽的两端在与所述第一方向垂直的第二方向上沿相反方向延伸的第二沟槽还包括以下步骤：
在所述第一部分和所述第二核心区之间形成所述第二沟槽；
在所述第二部分和所述第一核心区之间形成所述第二沟槽。
6.根据权利要求3所述的台阶结构的形成方法，其特征在于，还包括：
在所述第一沟槽和所述第二沟槽中填充隔离材料。
7.一种3D NAND存储器制造方法，其特征在于，包括以下步骤：
按照权利要求1-6中任意一项所述的台阶结构的形成方法在衬底的堆叠结构中形成台阶结构；
在所述堆叠结构的核心区形成存储结构；
形成沿所述堆叠结构的堆叠方向贯穿所述堆叠结构的栅线缝隙，所述栅线缝隙在与所述堆叠方向垂直的第一方向上延伸并穿过所述台阶结构；
替换所述堆叠结构中的牺牲层形成字线层。
8.根据权利要求7所述的3D NAND存储器制造方法，形成贯穿所述堆叠结构的栅线缝隙还包括以下步骤：
在相邻的两个所述核心区之间的分区台阶的第一部分和第二部分之间形成所述栅线缝隙。
9.根据权利要求8所述的3D NAND存储器制造方法，其特征在于，还包括以下步骤：
在所述栅线缝隙的侧壁上形成字线隔离层；
在所述栅线缝隙中形成共源极接触。
10.根据权利要求7所述的3D NAND存储器制造方法，其特征在于，还包括以下步骤：
在相邻的两个所述核心区之间的分区台阶的所述第一部分和所述第二部分中形成分别与所述分区台阶两侧的两个核心区的所述字线层连通的多条字线。
11.根据权利要求7所述的3D NAND存储器制造方法，其特征在于，在所述核心区形成存储结构还包括以下步骤：
在所述核心区形成贯穿所述堆叠结构的阵列排布的沟道孔；
在所述沟道孔的侧壁上依次形成阻挡层、电荷捕获层以及隧穿层；
在所述沟道孔中形成沟道层。
12.一种3D NAND存储器，其特征在于，包括：
衬底；
形成在所述衬底上堆叠结构，所述堆叠结构包括多个核心区，以及位于所述核心区两侧的台阶区；
形成在所述台阶区中的分区台阶；
形成在相邻的两个所述核心区之间的所述分区台阶中的第一部分及第二部分，所述第一部分和所述第二部分在预定方向上相互交错排列，并且所述第一部分及所述第二部分分别与相邻的两个所述核心区连通；
形成在所述核心区的存储结构；
贯穿所述堆叠结构的共源极，所述共源极贯穿所述堆叠结构。
13.根据权利要求12所述的3D NAND存储器，其特征在于，所述第一部分和所述第二部分在第一方向上交错排列。
14.根据权利要求13所述的3D NAND存储器，其特征在于，还包括位于所述第一部分及所述第二部分之间的隔离结构。
15.根据权利要求14所述的3D NAND存储器，其特征在于，所述隔离结构包括：
在第一方向上延伸并贯穿所述分区台阶的第一沟槽；
自所述第一沟槽的两端在与所述第一方向垂直的第二方向上沿相反方向延伸的第二沟槽；
填充在所述第一沟槽和所述第二沟槽中的隔离材料。
16.根据权利要求12所述的3D NAND存储器，其特征在于，所述存储结构包括：
贯穿所述核心区的所述堆叠结构的阵列排布的沟道孔；
依次形成在所述沟道孔的侧壁上的阻挡层、电荷捕获层以及隧穿层；
形成在所述沟道孔内的沟道层。
17.根据权利要求12所述的3D NAND存储器，其特征在于，还包括：形成所述分区台阶中的多条字线，所述字线与所述堆叠结构中的字线层连通。
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