CN111384164B - 一种半导体器件及其制备方法 - Google Patents

一种半导体器件及其制备方法 Download PDF

Info

Publication number
CN111384164B
CN111384164B CN201811644421.2A CN201811644421A CN111384164B CN 111384164 B CN111384164 B CN 111384164B CN 201811644421 A CN201811644421 A CN 201811644421A CN 111384164 B CN111384164 B CN 111384164B
Authority
CN
China
Prior art keywords
layer
type material
material layer
drain electrode
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811644421.2A
Other languages
English (en)
Other versions
CN111384164A (zh
Inventor
钱洪途
韩啸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dynax Semiconductor Inc
Original Assignee
Dynax Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dynax Semiconductor Inc filed Critical Dynax Semiconductor Inc
Priority to CN201811644421.2A priority Critical patent/CN111384164B/zh
Publication of CN111384164A publication Critical patent/CN111384164A/zh
Application granted granted Critical
Publication of CN111384164B publication Critical patent/CN111384164B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明实施例公开了一种半导体器件及其制备方法，半导体器件包括衬底；位于衬底一侧的多层半导体层，多层半导体层包括依次位于衬底一侧的缓冲层、沟道层和势垒层；位于多层半导体层远离衬底一侧的源极、栅极和漏极，栅极位于源极和漏极之间；位于多层半导体层中且位于漏极远离栅极一侧的P型材料层，P型材料层的下表面延伸至缓冲层靠近沟道层一侧表面或者延伸至缓冲层内部，且P型材料层与漏极电连接。通过设置P型材料层与漏极电连接，在正向偏压下P型材料层向缓冲层注入空穴，中和缓冲层中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度，提升半导体器件的饱和电流，降低半导体器件的动态导通电阻，提升半导体器件的性能。

Description

一种半导体器件及其制备方法
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
近年来，GaN基高电子迁移率晶体管(HEMT)发展迅猛，且以纤锌矿结构AlGaN/GaNHEMT发展前景最好。HEMT又可称作调制掺杂场效应晶体管(MODFET)或异质结场效应晶体管(HFET)。其导通电阻及寄生电容小，开关速度快，热稳定性好，是目前蓬勃发展的高温、高频及大功率器件。
目前，GaN基HEMT器件已经走向了实用化阶段，发挥着关键性的作用，但其仍存在很多可靠性问题，严重制约了器件的普及和进一步发展。其中，由于现有氮化镓生长与掺杂技术不够成熟，氮化镓缓冲层中存在较多的缺陷，这些缺陷成为会束缚电子的陷阱。被束缚的电子无法快速释放，导致饱和电流降低，动态导通电阻升高，在室温下需要较长的恢复时间才能恢复初始状态。
发明内容
有鉴于此，本发明实施例提供一种半导体器件及其制备方法，以解决现有技术中因缓冲层中的缺陷束缚电子造成半导体器件动态导通电阻大、饱和电流小的技术问题。
第一方面，本发明实施例提供了一种半导体器件，包括：
衬底；
位于所述衬底一侧的多层半导体层，所述多层半导体层包括依次位于所述衬底一侧的缓冲层、沟道层和势垒层；
位于所述多层半导体层远离所述衬底一侧的源极、栅极和漏极，所述栅极位于所述源极和所述漏极之间；
位于所述多层半导体层中且位于所述漏极远离所述栅极一侧的P型材料层，所述P型材料层的下表面延伸至所述缓冲层靠近所述沟道层一侧表面或者所述P型材料层的下表面延伸至所述缓冲层内部，且所述P型材料层与所述漏极电连接。
可选的，沿所述栅极指向所述漏极的方向上，所述P型材料层的延伸长度为L1，其中，L1≥1μm。
可选的，沿垂直所述衬底的方向上，所述P型材料层的延伸高度为L2，其中，L2≥5μm。
可选的，在平行所述衬底所在平面且垂直所述栅极指向所述漏极的方向上，所述P型材料层的延伸长度与所述漏极的延伸长度相同。
可选的，所述P型材料层的上表面高于所述漏极的下表面；或者所述P型材料层的上表面低于所述漏极的下表面；或者所述P型材料层的上表面与所述漏极的下表面齐平。
可选的，所述半导体器件还包括位于所述P型材料层远离所述衬底一侧的P型层欧姆接触金属层，所述P型层欧姆接触金属层与所述P型材料层形成欧姆接触；
所述P型层欧姆接触金属层与所述漏极电连接。
可选的，沿所述栅极指向所述漏极的方向上，所述P型层欧姆接触金属层与所述P型材料层的接触长度为L3，其中，L3≥1μm；
在所述P型材料层上表面所在平面内，所述P型层欧姆接触金属层与所述P型材料层的接触面积为S，其中，S≥1μm*10μm。
可选的，所述P型材料层的制备材料包括GaN，AlN，AlGaN，InGaN以及GaNAs中的至少一种；
所述P型材料层的掺杂元素包括Mg以及Zn中的至少一种。
可选的，所述P型材料层的掺杂浓度为C，其中1*1016≤C≤5*1018。
第二方面，本发明实施例还提供了一种半导体器件的制备方法，包括：
提供衬底；
在所述衬底一侧制备多层半导层，所述多层半导体层包括依次位于衬底一侧的缓冲层、沟道层和势垒层；所述多层半导体层上形成有源极制备区、栅极制备区和漏极制备区，所述栅极制备区位于所述源极制备区和所述漏极制备区之间；
在所述多层半导体层中且所述漏极制备区远离所述栅极制备区的一侧制备P型材料层，所述P型材料层的下表面延伸至所述缓冲层靠近所述沟道层一侧表面或者所述P型材料层的下表面延伸至所述缓冲层内部；
在所述源极制备区制备源极，在所述栅极制备区制备栅极，在所述漏极制备区制备漏极，所述漏极与所述P型材料层电连接。
可选的，在所述多层半导体层中且所述漏极制备区远离所述栅极制备区的一侧制备P型材料层，包括：
依次刻蚀所述漏极制备区远离所述栅极制备区的一侧的所述势垒层和沟道层直至所述缓冲层的上表面或者所述缓冲层的内部，得到刻蚀部分；
在所述刻蚀部分生长P型材料，得到P型材料层。
可选的，在所述多层半导体层中且所述漏极制备区远离所述栅极制备区的一侧制备P型材料层，包括：
在所述漏极制备区远离所述栅极制备区的一侧对所述多层半导体层进行离子注入得到P型材料层。
可选的，在所述多层半导体层中且所述漏极制备区远离所述栅极制备区的一侧制备P型材料层之后，还包括：
在所述P型材料层远离所述衬底的一侧制备P型层欧姆接触金属层，所述P型层欧姆接触金属层与所述P型材料层形成欧姆接触；
所述漏极与所述P型材料层电连接，包括：
所述漏极与所述P型层欧姆接触金属层电连接。
本发明实施例提供的半导体器件及其制备方法，在多层半导体层中且漏极远离栅极一侧形成P型材料层，P型材料层的下表面延伸至缓冲层靠近沟道层一侧表面或者P型材料层的下表面延伸至缓冲层内部，通过设置P型材料层与漏极电连接，在正向偏压下P型材料层向缓冲层注入空穴，中和缓冲层中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度，提升半导体器件的饱和电流，降低半导体器件的动态导通电阻，提升半导体器件的性能。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1是本发明实施例提供的一种半导体器件的俯视结构示意图；
图2是图1提供的半导体器件沿剖面线A-A’的剖面结构示意图；
图3是本发明实施例提供的另一种半导体器件的俯视结构示意图；
图4是图3提供的半导体器件沿剖面线B-B’的剖面结构示意图；
图5是本发明实施例提供的又一种半导体器件的俯视结构示意图；
图6是图5提供的半导体器件沿剖面线C-C’的剖面结构示意图；
图7是本发明实施例提供的一种半导体器件的制备方法的流程示意图；
图8-图11为本发明实施例提供的半导体器件的制备方法各个步骤的结构示意图；
图12是本发明实施例提供的另一种半导体器件的制备方法的流程示意图；
图13是本发明实施例提供的刻蚀漏极制备区远离栅极制备区的一侧的势垒层和沟道层直至缓冲层的上表面或者缓冲层的内部的结构示意图；
图14是本发明实施例提供的生长P型材料，得到P型材料层的结构示意图；
图15是本发明实施例提供的又一种半导体器件的制备方法的流程示意图；
图16是本发明实施例提供的在漏极制备区远离栅极制备区的一侧对多层半导体层进行离子注入的结构示意图；
图17是本发明实施例提供的再一种半导体器件的制备方法的流程示意图；
图18是本发明实施例提供的制备P型层欧姆接触金属层的结构示意图；
图19是本发明实施例提供的制备源极、栅极和漏极以及漏极与P型层欧姆接触金属层电连接的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
本发明实施例提供一种半导体器件，包括衬底；位于衬底一侧的多层半导体层，多层半导体层包括依次位于衬底一侧的缓冲层、沟道层和势垒层；位于多层半导体层远离衬底一侧的源极、栅极和漏极，栅极位于源极和漏极之间；位于多层半导体层中且位于漏极远离栅极一侧的P型材料层，P型材料层的下表面延伸至缓冲层靠近沟道层一侧表面或者P型材料层的下表面延伸至缓冲层内部，且P型材料层与漏极电连接。采用上述技术方案，通过设置P型材料层与漏极电连接，在正向偏压下P型材料层向缓冲层注入空穴，中和缓冲层中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度，提升半导体器件的饱和电流，降低半导体器件的动态导通电阻，提升半导体器件的性能。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
图1是本发明实施例提供的一种半导体器件的结构示意图，图2是图1提供的半导体器件沿剖面线A-A’的剖面结构示意图；如图1和图2所示，本发明实施例提供的半导体器件可以包括：
衬底10；
位于衬底10一侧的多层半导体层20，多层半导体层20包括依次位于所述衬底10一侧的缓冲层202、沟道层203和势垒层204；
位于多层半导体器件20远离衬底10一侧的源极31、栅极32和漏极33，栅极32位于源极31和漏极33之间；
位于多层半导体层20中且位于漏极33远离栅极32一侧的P型材料层40，P型材料层40的下表面延伸至缓冲层202靠近沟道层203一侧表面或者P型材料层40的下表面延伸至缓冲层202内部，且P型材料层与漏极33电连接。
示例性的，衬底10的材料可以蓝宝石、碳化硅、硅、砷化镓、氮化镓或氮化铝中的一种或者多种的组合，还可以是其他适合生长氮化镓的材料，本发明实施例对此不进行限定。
多层半导体层20包括依次位于衬底10一侧的缓冲层202、沟道层203和势垒层204。其中，缓冲层202的材料可以为氮化物，具体可以为GaN或AlN或其他氮化物，缓冲层202可以用于外延沟道层203。沿垂直衬底10的方向，缓冲层202的厚度在1μm-5μm之间。缓冲层202的掺杂类型可以为n型或者p型，缓冲层202中的掺杂为非故意掺杂，也可以无掺杂。沟道层203的材料可以为GaN或者其他半导体材料，例如InAlN。沟道层203的掺杂类型为非故意掺杂，沿垂直衬底10的方向，沟道层203的厚度在100nm-500nm之间。势垒层204位于沟道层203上方，势垒层204的材料可以是能够与沟道层203形成异质结结构的任何半导体材料，包括镓类化合物半导体材料或氮类化物半导体材料，例如InxAlyGazN1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1。当势垒层204为铝镓氮层时，通常该铝镓氮层中的铝含量介于10％-30％之间，该铝镓氮层的厚度一般介于10nm-30nm之间。可选的，沟道层203和势垒层204组成半导体异质结结构，在沟道层203和势垒层204的界面处形成高浓度二维电子气。
源极31、栅极32和漏极33位于多层半导体层20上远离衬底10的一侧，栅极32位于源极31和漏极33之间，如图1和图2所示。可选的，源极31、漏极33与多层半导体层20形成欧姆接触，栅极32与多层半导体层20形成肖特基接触。可选的，源极31和漏极33的材质可以为Ni、Ti、Al、Au等金属中的一种或多种的组合，栅极32的材质可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合。栅极32可以是单层金属栅极，也可以是双层金属的叠层或多层栅极结构。可选的，栅极32的形状可以为矩形(图中未示出)；还可以为T型，如图2所示，保证栅极32与多层半导体层20的肖特基接触良好。
P型材料层40位于多层半导体层20中且位于漏极33远离栅极32的一侧，P型材料层40的下表面延伸至缓冲层202靠近203沟道层一侧表面或者P型材料层40的下表面延伸至缓冲层202内部，且P型材料层40与漏极33电连接。如此可以保证在漏极33加正压时，与漏极33电连接的P型材料层40可以向缓冲层202中注入空穴，通过空穴中和缓冲层202中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层202脱离的速度，保证可以提升半导体器件的饱和电流，降低半导体器件的动态导通电阻，提升半导体器件的性能。同时，P型材料层40位于漏极33远离栅极32的一侧，漏极33以下的沟道区域与P型材料层40在漏极33加正压时电势接近，不会导致耗尽或开启。
需要说明的是，本发明实施例对P型材料层40与漏极33如何电连接不进行限定，例如可以通过其他导电层或者导电线的方式实现电连接，这里不再赘述。
可以理解的是，本发明实施例中提到的P型材料层40的下表面为P型材料层40靠近衬底10一侧的表面。
综上，本发明实施例提供的半导体器件，通过设置P型材料层与漏极电连接，在正向偏压下P型材料层向缓冲层注入空穴，中和缓冲层中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度，提升半导体器件的饱和电流，降低半导体器件的动态导通电阻，提升半导体器件的性能。
可选的，继续参考图2所示，本发明实施例提供的半导体器件中，多层半导体层20还可以包括位于衬底10与缓冲层202之间的成核层201以及位于势垒层204远离沟道层203一侧的帽层205。成核层201的材料可以为氮化物，具体可以为GaN或AlN或其他氮化物，成核层201可以用于匹配衬底10的材料。帽层205位于势垒层204远离沟道层203的一侧，帽层205可以为用于钝化势垒层204表面、降低栅漏电流并且使金属/半导体欧姆接触变得容易的钝化层。沿垂直衬底10的方向上，帽层205的厚度可以在1nm-10nm之间，帽层205的制备材料可以包括GaN、AlN、AlGaN或其它半导体材料中的至少一种材料。
需要说明的是，在图1所述的俯视结构示意图中，由于膜层重叠的原因，仅示例性地示出了帽层205、源极31、栅极32、漏极33和P型材料层40。
可选的，继续参考图1和图2所示，沿栅极32指向漏极33的方向上，即图中所示的X方向，P型材料层40的延伸长度为L1，其中，L1≥1μm。
示例性的，合理设置P型材料层40在X方向上的延伸长度，可以保证P型材料层40包含足够数量的空穴，保证足够数量的空穴可以注入到缓冲层202中，充分中和缓冲层202中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度，充分提升半导体器件的饱和电流，降低半导体器件的动态导通电阻。
可选的，继续参考图2所示，沿垂直衬底10的方向上，即图中所述的Y方向上，P型材料层40的延伸高度为L2，其中，L2≥5μm。
示例性的，合理设置P型材料层40在Y方向上的延伸长度，可以保证P型材料层40包含足够数量的空穴，保证足够数量的空穴可以注入到缓冲层202中，充分中和缓冲层202中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度，充分提升半导体器件的饱和电流，降低半导体器件的动态导通电阻。
可选的，继续参考图2所示，沿垂直衬底10的方向上，即图中所述的Y方向上，P型材料层40的上表面高于漏极33的下表面；或者，P型材料层40的上表面低于漏极33的下表面；或者，P型材料层40的上表面与漏极33的下表面齐平。本发明实施例对P型材料层40的上表面与漏极33的下表面的相对位置关系部进行限定，图2仅以P型材料层40的上表面低于漏极33的下表面为例进行说明。本发明实施例只需保证P型材料层40与漏极33的电连接关系，以及在垂直衬底10的方向上，P型材料层40延伸高度大于或者等于5μm即可，保证足够数量的空穴可以注入到缓冲层202中，充分中和缓冲层202中因晶格缺陷或掺杂所致陷阱束缚的电子。
可选的，继续参考图2所示，沿垂直衬底10的方向上，即图中所述的Y方向上，P型材料层40的上表面与帽层205的上表面齐平或者低于帽层205的上表面。本发明实施例对P型材料层40的上表面与帽层205的上表面的相对位置关系不进行限定，图2仅以P型材料层40的上表面低于帽层205的上表面为例进行说明。本发明实施例只需保证在垂直衬底10的方向上，P型材料层40延伸高度大于或者等于5μm即可，保证足够数量的空穴可以注入到缓冲层202中，充分中和缓冲层202中因晶格缺陷或掺杂所致陷阱束缚的电子。
可选的，源极31、栅极32和漏极33可以位于帽层205表面或者位于帽层205内部；或者源极31、栅极32和漏极33贯穿帽层205，位于势垒层204表面或者位于势垒层204内部；或者源极31、栅极32和漏极33贯穿帽层205和势垒层204，位于沟道层203表面或者位于沟道层203内部，本发明实施例对源极31、栅极32和漏极33与帽层205、势垒层204预计沟道层203的相对位置关系不进行限定，图2仅以源极31、栅极32和漏极33贯穿帽层205，源极31和漏极位于势垒层204表面，栅极32为T型栅，部分位于势垒层204内部为例进行说明。
可选的，继续参考图1所示，沿平行衬底10所在平面且垂直栅极32指向漏极33的方向上，即图中所示的Z方向，P型材料层40的延伸长度与漏极33的延伸长度相同。
示例性的，在图1中所示的Z方向上，设置P型材料层40的延伸长度与漏极33的延伸长度相同，可以保证任何位置处的P型材料层40均可以在漏极33提供的正向偏压下向缓冲层202中注入空穴，中和缓冲层中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度。
可选的，P型材料层40的制备材料可以包括GaN，AlN，AlGaN，InGaN以及GaNAs中的至少一种；P型材料层40的掺杂元素可以包括Mg以及Zn中的至少一种；P型材料层40的掺杂浓度为C，其中1*1016≤C≤5*1018；其中，与P型材料层40接触的缓冲层202上表面的离子浓度大于或者等于1*1016。
示例性的，P型材料层40的掺杂浓度峰值位于P型材料层40中对应沟道层203的部分或者缓冲层202的部分，且缓冲层202上表面的离子浓度大于或者等于1*1016，保证足够数量的空穴可以注入到缓冲层202中，充分中和缓冲层202中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度，充分提升半导体器件的饱和电流，降低半导体器件的动态导通电阻。
继续参考图2所示，P型材料层40的截面形状可以包括矩形，梯形或者倒梯形，本发明实施例对P型材料层40的截面形状不进行限定，图2仅以P型材料层40的截面形状的矩形为例进行说明。
图3是本发明实施例提供的另一种半导体器件的俯视结构示意图，图4是图3提供的半导体器件沿剖面线B-B’的剖面结构示意图，如图3和图4所示，本发明实施例提供的半导体器件还可以包括位于P型材料层40远离衬底10一侧的P型层欧姆接触金属层50，P型层欧姆接触金属层50与P型材料层40形成欧姆接触；P型层欧姆接触金属层50与漏极33电连接。
示例性的，P型层欧姆接触金属层50位于P型材料层40远离衬底10的一侧，与P型材料层40形成欧姆接触；同时，P型层欧姆接触金属层50与漏极33电连接，保证P型材料层40和漏极33形成电连接关系，保证P型材料层40可以在漏极33提供的正向电压的作用下，向缓冲层202中注入空穴，中和缓冲层中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度。
可选的，继续参考图3和图4所示，沿栅极32指向漏极33的方向上，即图3和图4所示的X方向，沿栅极32指向漏极33的方向上，P型层欧姆接触金属层50与P型材料层40的接触长度为L3，其中，L3≥1μm；在P型材料层40上表面所在平面内，P型层欧姆接触金属层50与P型材料层40的接触面积为S，其中，S≥1μm*10μm。
示例性的，由于P型层欧姆接触金属层50与漏极33电连接，合理设置P型层欧姆接触金属层50与P型材料层40的接触长度和接触面积，可以保证P型层欧姆接触金属层50与P型材料层40和充分接触，保证P型材料层40中足够数量的空穴可以充分注入到缓冲层202中，充分中和缓冲层202中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度，充分提升半导体器件的饱和电流，降低半导体器件的动态导通电阻。
可选的，P型层欧姆接触金属层50可以完全覆盖P型材料层40，也可以在P型材料层40远离漏极33的一侧开始部分覆盖，图3和图4仅以P型层欧姆接触金属层50在P型材料层40远离漏极33的一侧开始部分覆盖P型材料层40为例进行说明，本发明实施例对P型层欧姆接触金属层50如何覆盖P型材料层40不进行限定，只需保证P型层欧姆接触金属层50与P型材料层40的接触长度和接触面积即可。
可选的，P型层欧姆接触金属层50的材料可以包括Ni、Ti、Al、Au等金属中的一种或多种的组合，漏极33的材料同样可以包括Ni、Ti、Al、Au等金属中的一种或多种的组合，但是P型层欧姆接触金属层50的材料与漏极33的材料不同，具体可以体现为当P型层欧姆接触金属层50和漏极33均只包括一种金属时，金属类型不同；当P型层欧姆接触金属层50和漏极33均包括多种金属时，每种金属的百分比含量不同。这是因为P型层欧姆接触金属层50与P型材料层40形成欧姆接触，漏极33与多层半导体层20形成欧姆接触，由于P型材料层40与多层半导体层20的材料不同，因为为了保证P型层欧姆接触金属层50与P型材料层40的欧姆接触性能良好，漏极33与多层半导体层20的欧姆接触性能良好，设置P型层欧姆接触金属层50的材料与漏极33的材料不同。
图5是本发明实施例提供的又一种半导体器件的俯视结构示意图，图6是图5提供的俯视结构示意图沿剖面线C-C’的剖面结构示意图，如图5和图6所示，本发明实施例提供的半导体器件中，当P型材料层40的上表面与栅极33的下表面齐平或者近似齐平时，沿栅极32指向漏极33的方向上，漏极33还可以向P型材料层40一侧延伸预设距离L4，其中L4/L1≤20％。
示例性的，如图5和图6所示，当P型材料层40的上表面与漏级33的下表面齐平或者近似齐平时，沿栅极32指向漏极33的方向上，漏极33还可以向P型材料层40一侧延伸预设距离，此时漏极33与P型材料层40形成肖特基接触。但是需要保证L4/L1≤20％，防止肖特基结将P型材料层40耗尽，保证P型材料层40中足够数量的空穴可以充分注入到缓冲层202中，充分中和缓冲层202中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度，充分提升半导体器件的饱和电流，降低半导体器件的动态导通电阻。
应该理解，本发明实施例是从半导体器件结构的角度来改善半导体器件的饱和电流低，动态导通电阻高的问题。所述半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(High Electron Mobility Transistor，简称HEMT)、绝缘衬底上的硅(Silicon-On-Insulator，简称SOI)结构的晶体管、砷化镓(GaAs)基的晶体管以及金属氧化层半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)、金属绝缘层半导体场效应晶体管(Metal-Semiconductor Field-Effect Transistor，简称MISFET)、双异质结场效应晶体管(DoubleHeterojunction Field-Effect Transistor，简称DHFET)、结型场效应晶体管(JunctionField-Effect Transistor，简称JFET)，金属半导体场效应晶体管(Metal-SemiconductorField-Effect Transistor，简称MESFET)，金属绝缘层半导体异质结场效应晶体管(Metal-Semiconductor Heterojunction Field-Effect Transistor，简称MISHFET)或者其他场效应晶体管。
基于同一发明构思，本发明实施例还提供了一种半导体器件的制备方法，图7是本发明实施例提供的一种半导体器件的制备方法的流程示意图，图8-图11为本发明实施例提供的半导体器件的制备方法各个步骤的结构示意图，如图7-图11所示，本发明实施例提供的半导体器件的制备方法可以包括：
S110、提供衬底。
图8是本发明实施例提供的制备衬底10的结构示意图，如图8所示，衬底10的材料可以蓝宝石、碳化硅、硅、砷化镓、氮化镓或氮化铝中的一种或者多种的组合，还可以是其他适合生长氮化镓的材料。衬底10的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。
S120、在所述衬底一侧制备多层半导层，所述多层半导体层包括依次位于衬底一侧的缓冲层、沟道层和势垒层；所述多层半导体层上形成有源极制备区、栅极制备区和漏极制备区，所述栅极制备区位于所述源极制备区和所述漏极制备区之间。
示例性的，多层半导体层位于衬底一侧，多层半导体层具体可以为III-V族化合物的半导体材料。
如图9所示，在衬底10一侧制备多层半导层20可以包括：
在衬底10一侧制备成核层201；
在成核层201远离衬底10的一侧制备缓冲层202；
在缓冲层202远离成核层201的一侧制备沟道层203；
在沟道层203远离缓冲层202的一侧制备势垒层204，势垒层204和沟道层203之间形成为二维电子气；
在势垒层204远离沟道203层的一侧制备帽层205。
继续参考图9所示，多层半导体层20上形成有源极制备区206、栅极制备区207和漏极制备区208，栅极制备区207位于源极制备区206和漏极制备区208之间。
S130、在所述多层半导体层中且所述漏极制备区远离所述栅极制备区的一侧制备P型材料层，所述P型材料层的下表面延伸至所述缓冲层靠近所述沟道层一侧表面或者所述P型材料层的下表面延伸至所述缓冲层内部。
如图10所示，P型材料层40位于多层半导体层20中且位于漏极33远离栅极32的一侧，P型材料层40的下表面延伸至缓冲层202靠近203沟道层一侧表面或者P型材料层40的下表面延伸至缓冲层202内部。
S140、在所述源极制备区制备源极，在所述栅极制备区制备栅极，在所述漏极制备区制备漏极，所述漏极与所述P型材料层电连接。
如图11所示，在源极制备区206制备源极31，在栅极制备区207制备栅极32，在漏极制备区208制备漏极33，栅极32位于源极31和漏极33之间。
P型材料层40与漏极33电连接(图中未示出)，如此可以保证在漏极33加正压时，与漏极33电连接的P型材料层40可以向缓冲层202中注入空穴，通过空穴中和缓冲层202中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层202脱离的速度，保证可以提升半导体器件的饱和电流，降低半导体器件的动态导通电阻，提升半导体器件的性能。
综上，本发明实施例提供的半导体器件的制备方法，通过在多层半导体层中且漏极制备区远离栅极制备区的一侧制备P型材料层，P型材料层的下表面延伸至缓冲层靠近沟道层一侧表面或者P型材料层的下表面延伸至缓冲层内部，同时设置P型材料层与漏极电连接，在正向偏压下P型材料层向缓冲层注入空穴，中和缓冲层中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度，提升半导体器件的饱和电流，降低半导体器件的动态导通电阻，提升半导体器件的性能。
图12是本发明实施例提供的另一种半导体器件的制备方法的流程示意图，如图12所示，本发明实施例提供的半导体器件的制备方法可以包括：
S210、提供衬底。
示例性的，制备衬底10的工艺请继续参考图8所示。
S220、在所述衬底一侧制备多层半导层，所述多层半导体层包括依次位于衬底一侧的缓冲层、沟道层和势垒层；所述多层半导体层上形成有源极制备区、栅极制备区和漏极制备区，所述栅极制备区位于所述源极制备区和所述漏极制备区之间。
示例性的，制备多层半导体层20的工艺请继续参考图9所示。
S230、依次刻蚀所述漏极制备区远离所述栅极制备区的一侧的所述势垒层和沟道层直至所述缓冲层的上表面或者所述缓冲层的内部，得到刻蚀部分。
图13是本发明实施例提供的刻蚀漏极制备区远离栅极制备区的一侧的势垒层和沟道层直至缓冲层的上表面或者缓冲层的内部的结构示意图，图13以刻蚀至缓冲层的上表面为例进行说明。示例性的，刻蚀过程中，可以在不需要刻蚀的部分采用光刻胶进行覆盖保护，对未覆盖光刻胶的部分进行刻蚀，并在刻蚀结束后去除光刻胶。
S240、在所述刻蚀部分生长P型材料，得到P型材料层。
图14是本发明实施例提供的生长P型材料，得到P型材料层的结构示意图，如图14所示，P型材料层40的下表面延伸至缓冲层202靠近沟道层203一侧的表面。P型材料层40可以为GaN，也可以是AlN，AlGaN等晶格常数较为接近的材料。P型材料40层生长高度不高于帽层205的表面高度，不低于5μm，以保证注入空穴浓度。P型材料层40的掺杂类型为p型，掺杂元素可以是Mg，Zn等，掺杂浓度为C，其中1*1016≤C≤5*1018。在实际制备工艺中，生长P型材料前可以在其他区域覆盖SiN或SiO2作为掩模，生长完成后去除。
S250、在所述源极制备区制备源极，在所述栅极制备区制备栅极，在所述漏极制备区制备漏极，所述漏极与所述P型材料层电连接。
示例性的，制备源极31、栅极32和漏极33以及漏极33与P型材料层40电连接的工艺请继续参考图11所示。
综上，本发明实施例提供的半导体器件的制备方法，通过刻蚀工艺在多层半导体层中且漏极远离栅极的一侧制备P型材料层，P型材料层的下表面延伸至缓冲层靠近沟道层一侧的表面或者延伸至缓冲层内，且P型材料层与漏极电连接，保证P型材料层在漏极正向偏压的作用下，可以向缓冲层注入空穴，中和缓冲层中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度，提升半导体器件的饱和电流，降低半导体器件的动态导通电阻，提升半导体器件的性能。
图15是本发明实施例提供的又一种半导体器件的制备方法的流程示意图，如图15所示，本发明实施例提供的半导体器件的制备方法可以包括：
S310、提供衬底。
示例性的，制备衬底10的工艺请继续参考图8所示。
S320、在所述衬底一侧制备多层半导层，所述多层半导体层包括依次位于衬底一侧的缓冲层、沟道层和势垒层；所述多层半导体层上形成有源极制备区、栅极制备区和漏极制备区，所述栅极制备区位于所述源极制备区和所述漏极制备区之间。
示例性的，制备多层半导体层20的工艺请继续参考图9所示。
S330、在所述漏极制备区远离所述栅极制备区的一侧对所述多层半导体层进行离子注入得到P型材料层。
图16是本发明实施例提供的在漏极制备区远离栅极制备区的一侧对多层半导体层进行离子注入的结构示意图，注入离子可以是Mg，Zn等，确保注入后的离子浓度峰值在沟道层203部分或缓冲层202部分，离子注入区域在缓冲层202表面的掺杂浓度要高于1*1016。示例性的，离子注入过程中，可以在不需要离子注入的部分采用光刻胶进行覆盖保护，对未覆盖光刻胶的部分进行离子注入，并在离子注入结束后去除光刻胶。
S340、在所述源极制备区制备源极，在所述栅极制备区制备栅极，在所述漏极制备区制备漏极，所述漏极与所述P型材料层电连接。
示例性的，制备源极31、栅极32和漏极33以及漏极33与P型材料层40电连接的工艺请继续参考图11所示。
综上，本发明实施例提供的半导体器件的制备方法，通过离子注入工艺在多层半导体层中且漏极远离栅极的一侧制备P型材料层，P型材料层的下表面延伸至缓冲层靠近沟道层一侧的表面或者延伸至缓冲层内，且P型材料层与漏极电连接，保证P型材料层在漏极正向偏压的作用下，可以向缓冲层注入空穴，中和缓冲层中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度，提升半导体器件的饱和电流，降低半导体器件的动态导通电阻，提升半导体器件的性能。
图17是本发明实施例提供的再一种半导体器件的制备方法的流程示意图，如图17所示，本发明实施例提供的半导体器件的制备方法可以包括：
S410、提供衬底。
示例性的，制备衬底10的工艺请继续参考图8所示。
S420、在所述衬底一侧制备多层半导层，所述多层半导体层包括依次位于衬底一侧的缓冲层、沟道层和势垒层；所述多层半导体层上形成有源极制备区、栅极制备区和漏极制备区，所述栅极制备区位于所述源极制备区和所述漏极制备区之间。
示例性的，制备多层半导体层20的工艺请继续参考图9所示。
S430、在所述多层半导体层中且所述漏极制备区远离所述栅极制备区的一侧制备P型材料层，所述P型材料层的下表面延伸至所述缓冲层靠近所述沟道层一侧表面或者所述P型材料层的下表面延伸至所述缓冲层内部。
示例性的，制备P型材料层40的工艺请继续参考图10所示。
S440、在所述P型材料层远离所述衬底的一侧制备P型层欧姆接触金属层，所述P型层欧姆接触金属层与所述P型材料层形成欧姆接触。
图18是本发明实施例提供的制备P型层欧姆接触金属层的结构示意图，如图18所示，在P型材料层40远离衬底10的一侧制备P型层欧姆接触金属层50，P型层欧姆接触金属层50与P型材料层40形成欧姆接触。P型层欧姆接触金属层50可以完全覆盖P型材料层40，也可以在P型材料层40远离漏极33的一侧开始部分覆盖，P型层欧姆接触金属层50与P型材料层40的接触长度大于或者等于1μm；在P型材料层40上表面所在平面内，P型层欧姆接触金属层50与P型材料层40的接触面积大于胡或者等于1μm*10μm。
S450、在所述源极制备区制备源极，在所述栅极制备区制备栅极，在所述漏极制备区制备漏极，所述漏极与所述P型层欧姆接触金属层电连接。
图19是本发明实施例提供的制备源极、栅极和漏极以及漏极与P型层欧姆接触金属层电连接的结构示意图，如图19所示，P型层欧姆接触金属层50与漏极33电连接，保证P型材料层40和漏极33形成电连接关系，保证P型材料层40可以在漏极33提供的正向电压的作用下，向缓冲层202中注入空穴，中和缓冲层中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度。
综上，本发明实施例提供的半导体器件的制备方法，通过在多层半导体层中且漏极远离栅极的一侧制备P型材料层和P型层欧姆接触金属层，P型层欧姆接触金属层与漏极电连接，P型材料层的下表面延伸至缓冲层靠近沟道层一侧的表面或者延伸至缓冲层内，保证P型材料层在漏极正向偏压的作用下，可以向缓冲层注入空穴，中和缓冲层中因晶格缺陷或掺杂所致陷阱束缚的电子，提高电子从缓冲层脱离的速度，提升半导体器件的饱和电流，降低半导体器件的动态导通电阻，提升半导体器件的性能。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (13)

1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底一侧的多层半导体层，所述多层半导体层包括依次位于所述衬底一侧的缓冲层、沟道层和势垒层；
位于所述多层半导体层远离所述衬底一侧的源极、栅极和漏极，所述栅极位于所述源极和所述漏极之间；
位于所述多层半导体层中且位于所述漏极远离所述栅极一侧的P型材料层，所述P型材料层的下表面延伸至所述缓冲层靠近所述沟道层一侧表面或者所述P型材料层的下表面延伸至所述缓冲层内部，且所述P型材料层与所述漏极电连接，在正向偏压下所述P型材料层向所述缓冲层注入空穴。
2.根据权利要求1所述的半导体器件，其特征在于，沿所述栅极指向所述漏极的方向上，所述P型材料层的延伸长度为L1，其中，L1≥1μm。
3.根据权利要求1所述的半导体器件，其特征在于，沿垂直所述衬底的方向上，所述P型材料层的延伸高度为L2，其中，L2≥5μm。
4.根据权利要求1所述的半导体器件，其特征在于，在平行所述衬底所在平面且垂直所述栅极指向所述漏极的方向上，所述P型材料层的延伸长度与所述漏极的延伸长度相同。
5.根据权利要求1所述的半导体器件，其特征在于，所述P型材料层的上表面高于所述漏极的下表面；或者所述P型材料层的上表面低于所述漏极的下表面；或者所述P型材料层的上表面与所述漏极的下表面齐平。
6.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述P型材料层远离所述衬底一侧的P型层欧姆接触金属层，所述P型层欧姆接触金属层与所述P型材料层形成欧姆接触；
所述P型层欧姆接触金属层与所述漏极电连接。
7.根据权利要求6所述的半导体器件，其特征在于，沿所述栅极指向所述漏极的方向上，所述P型层欧姆接触金属层与所述P型材料层的接触长度为L3，其中，L3≥1μm；
在所述P型材料层上表面所在平面内，所述P型层欧姆接触金属层与所述P型材料层的接触面积为S，其中，S≥1μm*10μm。
8.根据权利要求1所述的半导体器件，其特征在于，所述P型材料层的材料包括GaN，AlN，AlGaN，InGaN以及GaNAs中的至少一种；
所述P型材料层的掺杂元素包括Mg以及Zn中的至少一种。
9.根据权利要求8所述的半导体器件，其特征在于，所述P型材料层的掺杂浓度为C，其中1*1016≤C≤5*1018。
10.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；
在所述衬底一侧制备多层半导体 层，所述多层半导体层包括依次位于衬底一侧的缓冲层、沟道层和势垒层；所述多层半导体层上形成有源极制备区、栅极制备区和漏极制备区，所述栅极制备区位于所述源极制备区和所述漏极制备区之间；
在所述多层半导体层中且所述漏极制备区远离所述栅极制备区的一侧制备P型材料层，所述P型材料层的下表面延伸至所述缓冲层靠近所述沟道层一侧表面或者所述P型材料层的下表面延伸至所述缓冲层内部；
在所述源极制备区制备源极，在所述栅极制备区制备栅极，在所述漏极制备区制备漏极，所述漏极与所述P型材料层电连接，在正向偏压下所述P型材料层向所述缓冲层注入空穴。
11.根据权利要求10所述的半导体器件的制备方法，其特征在于，在所述多层半导体层中且所述漏极制备区远离所述栅极制备区的一侧制备P型材料层，包括：
依次刻蚀所述漏极制备区远离所述栅极制备区的一侧的所述势垒层和沟道层直至所述缓冲层的上表面或者所述缓冲层的内部，得到刻蚀部分；
在所述刻蚀部分生长P型材料，得到P型材料层。
12.根据权利要求10所述的半导体器件的制备方法，其特征在于，在所述多层半导体层中且所述漏极制备区远离所述栅极制备区的一侧制备P型材料层，包括：
在所述漏极制备区远离所述栅极制备区的一侧对所述多层半导体层进行离子注入得到P型材料层。
13.根据权利要求10所述的制备方法，其特征在于，在所述多层半导体层中且所述漏极制备区远离所述栅极制备区的一侧制备P型材料层之后，还包括：
在所述P型材料层远离所述衬底的一侧制备P型层欧姆接触金属层，所述P型层欧姆接触金属层与所述P型材料层形成欧姆接触；
所述漏极与所述P型材料层电连接，包括：
所述漏极与所述P型层欧姆接触金属层电连接。
CN201811644421.2A 2018-12-30 2018-12-30 一种半导体器件及其制备方法 Active CN111384164B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811644421.2A CN111384164B (zh) 2018-12-30 2018-12-30 一种半导体器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811644421.2A CN111384164B (zh) 2018-12-30 2018-12-30 一种半导体器件及其制备方法

Publications (2)

Publication Number Publication Date
CN111384164A CN111384164A (zh) 2020-07-07
CN111384164B true CN111384164B (zh) 2021-12-31

Family

ID=71218271

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811644421.2A Active CN111384164B (zh) 2018-12-30 2018-12-30 一种半导体器件及其制备方法

Country Status (1)

Country Link
CN (1) CN111384164B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194866A (zh) * 2010-03-02 2011-09-21 松下电器产业株式会社 场效应晶体管
CN207664048U (zh) * 2016-11-17 2018-07-27 半导体元件工业有限责任公司 半导体器件
JP2018125500A (ja) * 2017-02-03 2018-08-09 サンケン電気株式会社 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194866A (zh) * 2010-03-02 2011-09-21 松下电器产业株式会社 场效应晶体管
CN207664048U (zh) * 2016-11-17 2018-07-27 半导体元件工业有限责任公司 半导体器件
JP2018125500A (ja) * 2017-02-03 2018-08-09 サンケン電気株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN111384164A (zh) 2020-07-07

Similar Documents

Publication Publication Date Title
US9306031B2 (en) Compound semiconductor device, method of manufacturing the same, power supply device and high-frequency amplifier
CN109545850B (zh) 半导体元件及其制造方法
JP4746825B2 (ja) 化合物半導体装置
CN102709319B (zh) 半导体器件及其制造方法以及电源装置
US7728355B2 (en) Nitrogen polar III-nitride heterojunction JFET
JP5595685B2 (ja) 半導体装置
JP4940557B2 (ja) 電界効果トランジスタ及びその製造方法
US10622456B2 (en) Semiconductor device and method for manufacturing the same
CN113380623A (zh) 通过p型钝化实现增强型HEMT的方法
JP2010206020A (ja) 半導体装置
US20220231157A1 (en) Semiconductor device, method of manufacturing the same, and semiconductor package structure
JP2011238805A (ja) 電界効果トランジスタ、電界効果トランジスタの製造方法および電子装置
CN112289858A (zh) Ⅲ族氮化物增强型hemt器件及其制备方法
CN111048411A (zh) 半导体装置的制造方法
CN109950324A (zh) p型阳极的Ⅲ族氮化物二极管器件及其制作方法
JP2009124002A (ja) ＧａＮ系半導体装置及びその製造方法
CN114402442A (zh) 氮化物基半导体装置及其制造方法
US20210202728A1 (en) Enhancement-mode high-electron-mobility transistor
CN110518067B (zh) 基于沟道阵列的异质结场效应晶体管及其制作方法和应用
CN111384164B (zh) 一种半导体器件及其制备方法
JP5569450B2 (ja) 半導体装置およびその製造方法
CN112289683B (zh) 高电子迁移率晶体管及其制造方法
CN113130642A (zh) 基于AlN基板的p沟道增强型GaN/AlN异质结场效应管及制备方法
CN114823850B (zh) P型混合欧姆接触的氮化镓晶体管
KR20140111425A (ko) 이종접합 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant