CN111354709A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN111354709A
CN111354709A CN201911319889.9A CN201911319889A CN111354709A CN 111354709 A CN111354709 A CN 111354709A CN 201911319889 A CN201911319889 A CN 201911319889A CN 111354709 A CN111354709 A CN 111354709A
Authority
CN
China
Prior art keywords
substrate
external connection
end portion
connection terminal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911319889.9A
Other languages
English (en)
Other versions
CN111354709B (zh
Inventor
榊原明德
川岛崇功
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of CN111354709A publication Critical patent/CN111354709A/zh
Application granted granted Critical
Publication of CN111354709B publication Critical patent/CN111354709B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明提供一种半导体装置及其制造方法。半导体装置具备：基板，其由绝缘体构成；第1导体膜，其设置于基板的一侧表面；半导体元件，其具有第1电极和第2电极，第1电极连接于第1导体膜；以及外部连接端子，其具有内端部分和外端部分，内端部分位于基板与半导体元件之间并连接于第2电极。外部连接端子还具有中间部分，该中间部分位于内端部分与外端部分之间并接合于基板的所述一侧表面。外部连接端子的中间部分与基板之间的距离比外部连接端子的内端部分与基板之间的距离大。

Description

半导体装置及其制造方法
技术领域
本说明书公开的技术涉及一种半导体装置及其制造方法。
背景技术
日本特开平05-343591号公报公开了一种半导体装置。该半导体装置具备陶瓷基板、配置在陶瓷基板上的半导体元件以及在与半导体元件分离的位置处接合于基板上的外部连接端子。外部连接端子经由设置在陶瓷基板上的导体膜(导体布线图案)及键合线而与半导体元件电连接。
发明内容
在上述半导体装置中，如果省略导体膜、键合线，而将外部连接端子与半导体元件之间直接连接，则能够实现半导体装置的小型化。然而，如果外部连接端子与半导体元件之间直接(或者经由小的间隔件)连接，则施加于外部连接端子的外力容易通过外部连接端子传递到半导体元件，半导体元件(或者外部连接端子与半导体元件之间的连接部分)可能会受到损伤。本说明书提供能够减少或者解决上述问题的技术。
本说明书公开的半导体装置具备：基板，其由绝缘体构成；第1导体膜，其设置于基板的一侧表面；半导体元件，其具有第1电极和第2电极，第1电极连接于第1导体膜；以及外部连接端子，其具有内端部分和外端部分，内端部分位于基板与半导体元件之间并连接于第2电极。外部连接端子还具有中间部分，该中间部分位于内端部分与外端部分之间并接合于基板的所述一侧表面。外部连接端子的中间部分与基板之间的距离比外部连接端子的内端部分与基板之间的距离大。
在上述半导体装置中，外部连接端子的内端部分位于基板与半导体元件之间。由此，能够将外部连接端子的内端部分直接(或者经由小的间隔件等)连接于半导体元件的第2电极，能够实现半导体装置的小型化。并且，外部连接端子的中间部分接合于基板的一侧表面。根据这样的结构，即使在外力施加于外部连接端子的外端部分时，该外力也难以传递到外部连接端子的内端部分，因此能够避免或者抑制例如半导体元件受到损伤。
除此之外，外部连接端子的中间部分与基板之间的距离比外部连接端子的内端部分与基板之间的距离大。像这样，如果外部连接端子的中间部分与基板之间的距离比较大，则易于设计用于将该中间部分与基板之间接合的构造，能够以足够的强度将两者接合。另一方面，外部连接端子的内端部分位于基板与半导体元件之间，因此能够通过使该内端部分与基板之间的距离相对较小，来实现半导体装置的小型化。
本说明书还公开了半导体装置的制造方法。该制造方法例如能够制造上述半导体装置。该制造方法具备：第1工序，在该工序中，将具有内端部分和外端部分的外部连接端子的内端部分与具有第1电极和第2电极的半导体元件的第2电极连接；以及第2工序，在该工序中，将在由绝缘体构成的基板的一侧表面设置的第1导体膜连接于半导体元件的第1电极，并将位于外部连接端子的内端部分与外端部分之间的中间部分接合于基板的所述一侧表面。在第2工序中，与第2电极连接的外部端子的内端部分位于基板与半导体元件之间，并且外部连接端子的中间部分与基板之间的距离比外部连接端子的内端部分与基板之间的距离大。
在上述制造方法中，当将外部连接端子的内端部分连接于半导体元件的第2电极时，不需要介由基板的导体膜、键合线，因此能够在半导体元件与外部连接端子之间直接进行位置对准。由此，能够高精度地制造半导体装置。一般而言，如果实现半导体装置的小型化，则所需的制造精度也提高，但根据本制造方法，能够相对容易地制造这样的半导体装置。
附图说明
图1是示意性示出实施例的半导体装置10的构造的剖视图。
图2是半导体装置10的电路图。
图3是示出第1绝缘电路基板20的第1内侧导体膜24a和第2内侧导体膜24b的俯视图。
图4至图7是放大示出半导体装置10的主要部分的图。
图8是示出一个变形例的半导体装置10A的主要部分的剖视图。
图9是示出另一个变形例的半导体装置10B的主要部分的剖视图。
图10是示出另一个变形例的半导体装置10C的主要部分的剖视图。
具体实施方式
在本技术的一个实施方式中，半导体装置还可以具备在与第1导体膜分离的位置处设置于基板的所述一侧表面的第2导体膜。在该情况下，外部连接端子的中间部分可以接合于第2导体膜。根据这样的结构，能够将由导电体构成的外部连接端子与由绝缘体构成的基板容易地接合。但是，作为其他的实施方式，外部连接端子的中间部分也可以与基板直接接合。
在上述实施方式中，外部连接端子的内端部分与基板之间的距离可以比第2导体膜的厚度小。根据这样的结构，能够实现半导体装置的进一步小型化。
在上述实施方式中，外部连接端子的内端部分的至少一部分也可以在与基板平行的方向上位于第1导体膜与第2导体膜之间。根据这样的结构，能够实现半导体装置的进一步小型化。
在上述实施方式中，外部连接端子的中间部分也可以经由至少一个接合层(例如焊料层)而接合于第2导体膜。根据这样的结构，能够将外部连接端子与基板之间牢固地接合。
在本技术的一个实施方式中，外部连接端子还可以具有在从中间部分到内端部分之间向基板过渡的过渡部分。根据这样的结构，当外力施加于外部连接端子的外端部分时，通过例如外部连接端子变形，从而该外力难以传递到外部连接端子的内端部分。
在上述实施方式中，过渡部分的至少一部分可以是中间部分的至少一部分，并接合于基板。根据这样的结构，能够将外部连接端子与基板之间牢固地接合。
在本技术的一个实施方式中，外部连接端子也可以具有沿长度方向以第1厚度形成的第1区间、和以比第1厚度大的第2厚度形成的第2区间。在该情况下，可以是内端部分位于第1区间，外端部分位于第2区间。根据这样的结构，外部连接端子的内端部分具有相对较小的厚度，因此能够实现半导体装置的小型化。另一方面，外部连接端子的外端部分具有相对较大的厚度，因此能够提高连接于外部装置的外部连接端子的刚性。
在上述实施方式中，外部连接端子的第2区间也可以不隔着第1导体膜与基板正对。在该情况下，外部连接端子的第2区间与基板之间的距离可以比第1导体膜的厚度小。根据这样的结构，能够抑制半导体装置的大型化，并提高外部连接端子的刚性。
在本技术的一个实施方式中，半导体装置还可以具备由绝缘体构成并隔着半导体元件与基板正对的第2基板、和设置于第2基板的一侧表面并与半导体元件的第3电极连接的第3导体膜。在该情况下，外部连接端子的第2区间可以不隔着第3导体膜与第2基板正对，外部连接端子的第2区间与第2基板之间的距离可以比第3导体膜的厚度小。根据这样的结构，在具有一对基板的半导体装置中，能够抑制半导体装置的大型化，并提高外部连接端子的刚性。
以下，参照附图，详细说明本发明的具有代表性但不进行限定的具体例。该详细说明仅意在向本领域技术人员示出用于实施本发明的若干例子的细节，并不意图限定本发明的保护范围。此外，下面公开的附加特征及技术可以单独使用或与其他特征及技术组合使用，以提供进一步被改善的半导体装置及其使用方法和制造方法。
另外，在以下详细说明中公开的特征或工序的组合，并非是最大范围下实施本发明时所必需的，其仅是为了特别说明本发明的代表性具体例而记载的内容。另外，上述及下述代表性具体例的各种特征、以及独立权利要求及从属权利要求中记载的各种特征，都无需按照提供本发明的附加性的实用实施方式时所记载的具体例、或所列举的顺序进行组合。
记载在本说明书和/或权利要求书的范围内的所有特征的目的在于，在实施例和/或权利要求中记载的特征的构成之外，还作为对本发明的原始公开的内容以及要求保护的特定内容的限定而单独且彼此独立地公开的特征。此外，所有数值范围、以及涉及组或群的记载的目的在于，都是作为对本发明的原始公开及要求保护的特定内容的限定而公开了其中的构成。
[实施例]
参照附图，对实施例的半导体装置10进行说明。半导体装置10被用于例如电动车辆的电力控制装置，能够构成转换器、逆变器这样的电力变换电路的至少一部分。这里所说的电动车辆泛指具有驱动车轮的电动机的车辆，例如包括通过外部电力进行充电的电动车辆、除了电动机之外还具有发动机的混合动力车辆、以及以燃料电池作为电源的燃料电池车辆等。
如图1所示，半导体装置10具备半导体元件12和封装半导体元件12的封装体14。封装体14由绝缘性材料构成。虽无特别限定，但本实施例中的封装体14例如由环氧树脂等封装用材料构成。封装体14大体为板状。此外，在本申请所附的图中，为了图示清楚，省略了应当附加于封装体14的剖面处的阴影线。
如图1、图2所示，半导体元件12是功率半导体元件，具有半导体基板12a和多个电极12b、12c、12d。多个电极12b、12c、12d包括连接于电力电路的上表面电极12b及下表面电极12c、和连接于信号电路的多个信号电极12d。虽无特别限定，但半导体元件12可以是开关元件，进行上表面电极12b与下表面电极12c之间的导通及断开。上表面电极12b及多个信号电极12d位于半导体基板12a的一侧表面，下表面电极12c位于半导体基板12a的另一侧表面。虽无特别限定，但多个电极12b、12c、12d用铝、镍、金等金属构成。
在此，半导体元件12的上表面电极12b为本技术中的“第1电极”的一个例子，半导体元件12的信号电极12d为本技术中的“第2电极”的一个例子，半导体元件12的下表面电极12c为本技术中的“第3电极”的一个例子。
虽无特别限定，但本实施例中的半导体元件12具有IGBT(Insulated GateBipolar Transistor，绝缘栅双极晶体管)构造12e。上表面电极12b连接于IGBT构造12e的发射极，下表面电极12c连接于IGBT构造12e的集电极，信号电极12d连接于IGBT构造12e的栅极。除此之外，半导体元件12具有与IGBT构造12e并联连接的二极管构造12f。上表面电极12b连接于二极管构造12f的阳极，下表面电极12c连接于二极管构造12f的阴极。另外，作为其他的实施方式，半导体元件12可以具有MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管)构造。在该情况下，上表面电极12b连接于MOSFET构造的源极，下表面电极12c连接于MOSFET构造的漏极，信号电极12d连接于MOSFET构造的栅极。
如图1至图4所示，半导体装置10还具备第1绝缘电路基板20。第1绝缘电路基板20具备由绝缘体构成的第1绝缘基板22、在第1绝缘基板22的一侧表面22a设置的多个内侧导体膜24a、24b、以及在第1绝缘基板22的另一侧表面22b设置的外侧导体膜26。多个内侧导体膜24a、24b包括第1内侧导体膜24a和第2内侧导体膜24b，第1内侧导体膜24a和第2内侧导体膜24b位于互相分离的位置。各个导体膜24a、24b、26经由钎料而接合于第1绝缘基板22。多个内侧导体膜24a、24b位于封装体14的内部，外侧导体膜26露出于封装体14的表面。由此，第1绝缘电路基板20作为将封装体14的内部的热量(尤其是半导体元件12的热量)向封装体14的外部散热的散热板而发挥功能。
第1内侧导体膜24a与半导体元件12的上表面电极12b正对。半导体元件12的上表面电极12b经由焊料层52而接合于第1内侧导体膜24a。由此，半导体元件12的上表面电极12b与第1内侧导体膜24a电连接。此外，半导体元件12的上表面电极12b也与第1内侧导体膜24a热连接。另外，上表面电极12b与第1内侧导体膜24a之间不限于经由焊料层52而接合，也可以经由具有导电性的其他种类的接合层而接合。此外，上表面电极12b与第1内侧导体膜24a之间可以根据需要而***例如导体间隔件等其他部件。
在此，第1绝缘基板22是本技术中的“基板”的一个例子，第1内侧导体膜24a是本技术中的“第1导体膜”的一个例子，第2内侧导体膜24b是本技术中的“第2导体膜”的一个例子。
本实施例中的第1绝缘基板22是陶瓷基板，例如由氧化铝、氮化硅、氮化铝等陶瓷构成。内侧导体膜24a、24b和外侧导体膜26是金属膜，例如由铜、铝等金属构成。如前所述，内侧导体膜24a、24b和外侧导体膜26分别经由钎料而接合于第1绝缘基板22。该钎料为活性金属钎料，是在以例如银及铜为主要成分的钎料中添加钛等活性金属而成的。此外，这种第1绝缘电路基板20也被称为AMC(Active Metal Brazed Copper，活性金属钎焊铜)基板。但是，第1绝缘电路基板20不限于AMC基板，也可以采用例如DBC(Direct Bonded Copper，直接敷铜)基板、DBA(Direct Bonded Aluminum，直接敷铝)基板。
作为一个例子，第1绝缘基板22的厚度可以为0.1～1.0毫米，内侧导体膜24a、24b及外侧导体膜26的厚度可以为0.05～1.0毫米。另外，内侧导体膜24a、24b及外侧导体膜26的厚度可以比第1绝缘基板22的厚度大。内侧导体膜24a、24b以及外侧导体膜26的厚度越大，则它们的热容越大，由此，能够有效地抑制半导体元件12动作时的温度上升。
如图1、图3、图4所示，半导体装置10还具备第2绝缘电路基板30。第2绝缘电路基板30隔着半导体元件12与第1绝缘电路基板20正对。第2绝缘电路基板30具备由绝缘体构成的第2绝缘基板32、在第2绝缘基板32的一侧表面32a设置的内侧导体膜34、以及在第2绝缘基板32的另一侧表面32b设置的外侧导体膜36。各个导体膜34、36经由钎料而接合于第2绝缘基板32。内侧导体膜34位于封装体14的内部，外侧导体膜36露出于封装体14的表面。由此，第2绝缘电路基板30也作为将封装体14的内部的热量(尤其是半导体元件12的热量)向封装体14的外部散热的散热板而发挥功能。
第2绝缘电路基板30的内侧导体膜34与半导体元件12的下表面电极12c正对。半导体元件12的下表面电极12c经由焊料层54而接合于内侧导体膜34。由此，半导体元件12的下表面电极12c与第2绝缘电路基板30的内侧导体膜34电连接。此外，半导体元件12的下表面电极12c也与第2绝缘电路基板30的内侧导体膜34热连接。另外，下表面电极12c与内侧导体膜34之间不限于经由焊料层54而接合，也可以经由具有导电性的其他种类的接合层而接合。此外，下表面电极12c与内侧导体膜34之间可以根据需要而***例如导体间隔件等其他部件。
与第1绝缘基板22同样，第2绝缘基板32为陶瓷基板，第2绝缘电路基板30的内侧导体膜34及外侧导体膜36为金属膜。虽无特别限定，但在第2绝缘电路基板30中，内侧导体膜34和外侧导体膜36也经由活性金属钎料而接合于第2绝缘基板32。即，第2绝缘电路基板30也具有所谓的AMC(Active Metal Brazed Copper)基板的构造。但是，与第1绝缘电路基板20同样，第2绝缘电路基板30也不限于AMC基板，而可以采用例如DBC(Direct BondedCopper)基板、DBA(Direct Bonded Aluminum)基板。
作为一个例子，第2绝缘基板32的厚度可以为0.1～1.0毫米，内侧导体膜34及外侧导体膜36的厚度可以为0.05～1.0毫米。此外，内侧导体膜34及外侧导体膜36的厚度可以比第2绝缘基板32的厚度大。内侧导体膜34及外侧导体膜36的厚度越大，则它们的热容量越大，因此，能够有效地抑制半导体元件12动作时的温度上升。在此，在第1绝缘电路基板20与第2绝缘电路基板30之间，绝缘基板22、32的材料、厚度可以彼此相同，也可以彼此不同。关于内侧导体膜24a、24b、34的材料、厚度、外侧导体膜26、36的材料、厚度也同样地可以彼此相同，也可以彼此不同。
如图1、图3、图4所示，半导体装置10还具备多个外部连接端子42、44、46。各个外部连接端子42、44、46由金属(例如铜)等导电体构成，跨封装体14的内外而延伸。多个外部连接端子42、44、46包括第1电力端子42、第2电力端子44、以及多个信号端子46。第1电力端子42在未图示的位置处接合于第1绝缘电路基板20的第1内侧导体膜24a。由此，第1电力端子42经由第1绝缘电路基板20的第1内侧导体膜24a，而与半导体元件12的上表面电极12b电连接。另一方面，第2电力端子44经由焊料层53而接合于第2绝缘电路基板30的内侧导体膜34。由此，第2电力端子44经由第2绝缘电路基板30的内侧导体膜34而与半导体元件12的下表面电极12c电连接。
信号端子46具有位于封装体14的内部的内端部分46a和位于封装体14的外部的外端部分46b，从内端部分46a向外端部分46b延伸。外端部分46b与例如控制半导体装置10的动作的控制电路基板等外部装置连接。内端部分46a位于第1绝缘基板22与半导体元件12之间，经由焊料层56而接合于半导体元件12的信号电极12d。由此，信号端子46与半导体元件12的信号电极12d电连接。另外，信号端子46与信号电极12d之间不限于经由焊料层56而接合，也可以经由具有导电性的其他种类的接合层而接合。另外，信号端子46与信号电极12d之间可以根据需要***例如导体间隔件等其他部件。在此，信号端子46是本技术中的“外部连接端子”的一个例子。
信号端子46还具有位于内端部分46a与外端部分46b之间的中间部分46c。信号端子46的中间部分46c经由焊料层58而接合于第1绝缘基板22上的第2内侧导体膜24b。另外，中间部分46c与第2内侧导体膜24b之间不限于经由焊料层58而接合，也可以经由其他种类的接合层而接合。在该情况下，该接合层也可以没有导电性。此外，信号端子46的中间部分46c也可以直接接合于第1绝缘基板22而不经由第2内侧导体膜24b及焊料层58接合。用于将中间部分46c与第2内侧导体膜24b之间接合的具体构造并无特别限定。
在本实施例的半导体装置10中，信号端子46的内端部分46a位于第1绝缘基板22与半导体元件12之间。由此，能够将信号端子46的内端部分46a直接(或者经由小的间隔件等)连接于半导体元件12的信号电极12d。由此，能够实现半导体装置10的小型化。此外，信号端子46的中间部分46c接合于第1绝缘基板22的一侧表面22a。根据这样的结构，即使在外力施加于信号端子46的外端部分46b时，该外力也难以传递到信号端子46的内端部分46a。由此，能够避免或者抑制例如半导体元件12受到损伤。
如前所述，信号端子46的中间部分46c与第1绝缘基板22上的第2内侧导体膜24b电连接。由此，第2内侧导体膜24b需要相对于相邻的第1内侧导体膜24a绝缘。为此，在第1内侧导体膜24a与第2内侧导体膜24b之间，需要在第1绝缘基板22上设置足够的爬电距离CP(参照图3)。关于这一点，信号端子46的中间部分46c而非信号端子46的内端部分46a接合于第2内侧导体膜24b。由此，第2内侧导体膜24b能够设置在与第1内侧导体膜24a分离的位置，在第1内侧导体膜24a与第2内侧导体膜24b之间能够设置比较大的爬电距离CP。
在本实施例的半导体装置10中，信号端子46的中间部分46c与第1绝缘基板22之间的距离D2比信号端子46的内端部分46a与第1绝缘基板22之间的距离D1大(参照图4)。像这样，当信号端子46的中间部分46c与第1绝缘基板22之间的距离D2相对较大时，易于设计用于将该中间部分46c与第1绝缘基板22之间接合的构造，能够以足够的强度将两者接合。与之相对，信号端子46的内端部分46a位于第1绝缘基板22与半导体元件12之间，因此通过使该内端部分46a与第1绝缘基板22之间的距离相对较小，从而能够实现半导体装置10的小型化。
在本实施例的半导体装置10中，信号端子46的内端部分46a与第1绝缘基板22之间的距离D1比第1内侧导体膜24a的厚度TA、以及第2内侧导体膜24b的厚度TB小(参照图4)。除此之外，信号端子46的内端部分46a的至少一部分在与第1绝缘基板22平行的方向上位于第1内侧导体膜24a与第2内侧导体膜24b之间。根据这些结构，能够实现半导体装置10的进一步的小型化。在此，第1内侧导体膜24a的厚度TA和第2内侧导体膜24b的厚度TB可以彼此相同，也可以彼此不同。
在本实施例的半导体装置10中，信号端子46在从中间部分46c到内端部分46a之间具有过渡部分46d(参照图4)。在过渡部分46d中，信号端子46并非相对于第1绝缘基板22平行，而是沿从中间部分46c至内端部分46a的方向，朝向第1绝缘基板22过渡。根据这样的结构，当外力施加于信号端子46的外端部分46b时，在过渡部分46d处，信号端子46容易变形。由此，外力难以传递到信号端子46的内端部分46a，能够更有效地避免或抑制例如半导体元件12受到损伤。
在本实施例的半导体装置10中，过渡部分46d的至少一部分经由焊料层58而接合于第2内侧导体膜24b(参照图4)。即，过渡部分46d的至少一部分也是与第1绝缘基板22接合的中间部分46c的一部分。根据这样的结构，信号端子46从多个方向与第1绝缘基板22接合，因此能够将信号端子46与第1绝缘基板22之间牢固地接合。
在本实施例的半导体装置10中，信号端子46具有沿长度方向以第1厚度T1形成的第1区间46x和以比第1厚度T1大的第2厚度T2形成的第2区间46y(参照图4)。并且，信号端子46的内端部分46a位于第1区间46x，信号端子46的外端部分46b位于第2区间46y。根据这样的结构，信号端子46的内端部分46a具有相对较小的厚度，因此能够实现半导体装置10的小型化。另一方面，信号端子46的外端部分46b具有相对较大的厚度，能够提高与外部的装置连接的信号端子46的刚性。
在本实施例的半导体装置10中，信号端子46的第2区间46y向第2绝缘电路基板30侧凸出。特别是信号端子46的第2区间46y与第2绝缘基板32正对但不隔着第2绝缘电路基板30的内侧导体膜34。并且，信号端子46的第2区间46y与第2绝缘基板32之间的距离D3比第2绝缘电路基板30的内侧导体膜34的厚度TC小(参照图4)。由此，信号端子46的第2区间46y在与第2绝缘基板32平行的方向上，与第2绝缘电路基板30的内侧导体膜34相邻。根据这样的结构，能够抑制半导体装置10的大型化，并提高信号端子46的刚性。
接下来，参照图5至图7，对半导体装置10的制造方法进行说明。该制造方法主要具备第1回流工序和第2回流工序。在第1回流工序中，将半导体元件12接合于第2绝缘电路基板30，并将信号端子46接合于半导体元件12。第1回流工序的具体方式并无特别限定。虽然省略了图示，但在第1回流工序中，还将第2电力端子44接合于第2绝缘电路基板30的内侧导体膜34。在此，作为信号端子46，也可以以一体地还包括第1电力端子42及第2电力端子44的引线框架的形式来准备。
在本实施例中，首先，如图5所示，将第2绝缘电路基板30配置于第1夹具102。接下来，如图6所示，还使用第2夹具104，将半导体元件12配置在第2绝缘电路基板30上，并将信号端子46相对于半导体元件12定位。此时，在第2绝缘电路基板30的内侧导体膜34与半导体元件12的下表面电极12c之间配置焊料54’。此外，在半导体元件12的上表面电极12b上配置焊料52’。并且，在半导体元件12的信号电极12d与信号端子46的内端部分46a之间配置焊料56’。
之后，使用回流焊炉使这些焊料52’、54’、56’熔融以及重新凝固。由此，如图7所示，半导体元件12的下表面电极12c经由焊料层54而接合于第2绝缘电路基板30的内侧导体膜34。此外，信号端子46的内端部分46a经由焊料层56而接合于半导体元件12的信号电极12d。另一方面，在半导体元件12的上表面电极12b上，形成在第2回流工序中使用的焊料层52。
在上述第1回流工序中，在将信号端子46的内端部分46a连接于半导体元件12的信号电极12d时，不需要介由设置于第1绝缘电路基板20的导体膜或键合线。由此，能够在半导体元件12与信号端子46之间直接进行位置对准。此外，在进行它们的位置对准时，半导体元件12、信号电极12d不被第1绝缘电路基板20遮盖。由于该情况，能够通过例如单一的夹具容易地进行半导体元件12与信号端子46之间的位置对准。
接下来，在第2回流工序中，如图7所示，将第1绝缘电路基板20与半导体元件12及信号端子46接合。关于第2回流工序的具体方式并无特别限定。在本实施例中，首先，在半导体元件12及信号端子46之上配置第1绝缘电路基板20。此时，使第1内侧导体膜24a与半导体元件12的上表面电极12b正对。使第2内侧导体膜24b隔着焊料58’与信号端子46的中间部分46c正对。
之后，使用回流焊炉使焊料层52以及焊料58’熔融以及重新凝固。由此，半导体元件12的上表面电极12b经由焊料层52而与第1绝缘电路基板20的第1内侧导体膜24a接合。信号端子46的中间部分46c经由焊料层58而与第1绝缘电路基板20的第2内侧导体膜24b接合(参照图1、图4)。虽然省略了图示，但在第2回流工序中，还将第1电力端子42接合于第1绝缘电路基板20的第1内侧导体膜24a。
在第2回流工序之后，可以根据需要实施封装体14的成型、引线框架的拉杆切除等其他工序。由此，半导体装置10完成。
图8示出一个变形例的半导体装置10A的主要部分。在该半导体装置10A中，与前述半导体装置相比，变更了信号端子46的结构。详细而言，在半导体装置10A中，信号端子46的第2区间46y向第1绝缘电路基板20侧而非第2绝缘电路基板30侧凸出。特别是信号端子46的第2区间46y直接与第1绝缘基板22正对而不隔着第1内侧导体膜24a或第2内侧导体膜24b。并且，信号端子46的第2区间46y与第1绝缘基板22之间的距离D4比第1内侧导体膜24a的厚度TA及第2内侧导体膜24b的厚度TB小。由此，信号端子46的第2区间46y在与第1绝缘基板22平行的方向上，与第2内侧导体膜24b相邻。根据这样的结构，能够抑制半导体装置10A的大型化，并提高信号端子46的刚性。
除此之外，在上述变形例中，信号端子46的第2区间46y的一部分经由焊料层58而接合于第2内侧导体膜24b。像这样，除了信号端子46的中间部分46c外，信号端子46的第2区间46y的一部分也接合于第1绝缘基板22，从而信号端子46与第1绝缘基板22牢固地接合。
图9示出另一变形例的半导体装置10B的主要部分。在该半导体装置10B中，与图8所示的半导体装置10A同样，信号端子46的第2区间46y向第1绝缘电路基板20侧凸出。但是，信号端子46的第2区间46y位于第1绝缘基板22的外侧，不与第1绝缘基板22正对。并且，信号端子46的第2区间46y的厚度变得更大，在与第1绝缘基板22平行的方向上，与第1绝缘基板22的外周缘22e正对。根据这样的结构，能够进一步提高信号端子46的强度。此外，当将第1绝缘电路基板20装配到信号端子46的中间部分46c时(例如在上述的第2回流工序中)，能够使用信号端子46的第2区间46y来进行第1绝缘电路基板20的定位。
图10示出另一变形例的半导体装置10C的主要部分。在该半导体装置10C中，信号端子46的第2区间46y向第1绝缘电路基板20侧和第2绝缘电路基板30侧这两侧凸出。根据这样的结构，能够将信号端子46的第2区间46y的厚度进一步增大，能够将信号端子46的强度更大地提高。
上述半导体装置10、10A-10C的结构能够进行各种变更。例如，半导体装置10、10A-10C不限于单一的半导体元件12，也可以具有多个半导体元件12。此外，在本说明书中，对于本技术涉及的外部连接端子的构造以信号端子46为例进行了说明，但是相同的构造也可以同样用于电力端子42、44等其他端子。
标号的说明
10、10A、10B、10C：半导体装置
12：半导体元件
14：封装体
20：第1绝缘电路基板
22：第1绝缘基板(基板的一个例子)
24a：第1绝缘电路基板20的第1内侧导体膜(第1导体膜的一个例子)
24b：第1绝缘电路基板20的第2内侧导体膜(第2导体膜的一个例子)
26：第1绝缘电路基板20的外侧导体膜
30：第2绝缘电路基板
32：第2绝缘基板(第2基板的一个例子)
34：第2绝缘电路基板30的内侧导体膜(第3导体膜的一个例子)
36：第2绝缘电路基板30的外侧导体膜
42：第1电力端子
44：第2电力端子
46：信号端子(外部连接端子的一个例子)
46a：信号端子46的内端部分
46b：信号端子46的外端部分
46c：信号端子46的中间部分
46d：信号端子46的过渡部分
46x：信号端子46的第1区间
46y：信号端子46的第2区间

Claims (11)

1.一种半导体装置，其特征在于，
具备：基板，其由绝缘体构成；
第1导体膜，其设置于所述基板的一侧表面；
半导体元件，其具有第1电极和第2电极，所述第1电极连接于所述第1导体膜；以及
外部连接端子，其具有内端部分和外端部分，所述内端部分位于所述基板与所述半导体元件之间并连接于所述第2电极，
所述外部连接端子还具有中间部分，所述中间部分位于所述内端部分与所述外端部分之间并接合于所述基板的所述一侧表面，
所述外部连接端子的所述中间部分与所述基板之间的距离比所述外部连接端子的所述内端部分与所述基板之间的距离大。
2.根据权利要求1所述的半导体装置，其中，
还具备第2导体膜，该第2导体膜在与所述第1导体膜分离的位置处设置于所述基板的所述一侧表面，
所述外部连接端子的所述中间部分接合于所述第2导体膜。
3.根据权利要求2所述的半导体装置，其中，
所述外部连接端子的所述内端部分与所述基板之间的距离比所述第2导体膜的厚度小。
4.根据权利要求2或3所述的半导体装置，其中，
所述外部连接端子的所述内端部分的至少一部分，在与所述基板平行的方向上位于所述第1导体膜与所述第2导体膜之间。
5.根据权利要求2至4中任意一项所述的半导体装置，其中，
所述外部连接端子的所述中间部分经由至少一个接合层而接合于所述第2导体膜。
6.根据权利要求1至5中任意一项所述的半导体装置，其中，
所述外部连接端子还具有过渡部分，其在从所述中间部分到所述内端部分之间朝向所述基板过渡。
7.根据权利要求6所述的半导体装置，其中，
所述过渡部分的至少一部分是所述中间部分的至少一部分，并接合于所述基板。
8.根据权利要求1至7中任意一项所述的半导体装置，其中，
所述外部连接端子具有沿长度方向以第1厚度形成的第1区间和以比所述第1厚度大的第2厚度形成的第2区间，
所述内端部分位于所述第1区间，所述外端部分位于所述第2区间。
9.根据权利要求8所述的半导体装置，其中，
所述外部连接端子的所述第2区间不隔着所述第1导体膜而与所述基板正对，
所述外部连接端子的所述第2区间与所述基板之间的距离比所述第1导体膜的厚度小。
10.根据权利要求8或9所述的半导体装置，其中，
还具备：第2基板，其由绝缘体构成，并隔着所述半导体元件与所述基板正对；以及
第3导体膜，其设置于所述第2基板的一侧表面，并连接于所述半导体元件的第3电极，
所述外部连接端子的所述第2区间不隔着所述第3导体膜而与所述第2基板正对，
所述外部连接端子的所述第2区间与所述第2基板之间的距离比所述第3导体膜的厚度小。
11.一种半导体装置的制造方法，其特征在于，
具备：
第1工序，在该工序中，将具有内端部分和外端部分的外部连接端子的所述内端部分与具有第1电极和第2电极的半导体元件的所述第2电极连接；以及
第2工序，在该工序中，将在由绝缘体构成的基板的一侧表面设置的第1导体膜连接于所述半导体元件的所述第1电极，并将位于所述外部连接端子的所述内端部分与所述外端部分之间的中间部分接合于所述基板的所述一侧表面，
在所述第2工序中，与所述第2电极连接的所述外部端子的所述内端部分位于所述基板与所述半导体元件之间，并且所述外部连接端子的所述中间部分与所述基板之间的距离比所述外部连接端子的所述内端部分与所述基板之间的距离大。
CN201911319889.9A 2018-12-21 2019-12-19 半导体装置及其制造方法 Active CN111354709B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018239949A JP7074046B2 (ja) 2018-12-21 2018-12-21 半導体装置とその製造方法
JP2018-239949 2018-12-21

Publications (2)

Publication Number Publication Date
CN111354709A true CN111354709A (zh) 2020-06-30
CN111354709B CN111354709B (zh) 2023-03-24

Family

ID=70969853

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911319889.9A Active CN111354709B (zh) 2018-12-21 2019-12-19 半导体装置及其制造方法

Country Status (4)

Country Link
US (1) US10903138B2 (zh)
JP (1) JP7074046B2 (zh)
CN (1) CN111354709B (zh)
DE (1) DE102019134674A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102341396B1 (ko) * 2021-05-04 2021-12-21 제엠제코(주) 반도체 패키지 및 이에 적용되는 금속 브릿지

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059860A (ja) * 2004-11-30 2007-03-08 Toshiba Corp 半導体パッケージ及び半導体モジュール
WO2013108522A1 (ja) * 2012-01-18 2013-07-25 富士電機株式会社 半導体装置
CN103871987A (zh) * 2012-12-14 2014-06-18 三星电机株式会社 功率模块封装
CN105489586A (zh) * 2014-10-02 2016-04-13 三菱电机株式会社 半导体装置及其制造方法
CN107210291A (zh) * 2015-01-30 2017-09-26 三菱电机株式会社 半导体装置
CN109585392A (zh) * 2017-09-29 2019-04-05 英飞凌科技股份有限公司 包括设置在两个基底之间的半导体芯片和引线框的半导体芯片封装件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343591A (ja) 1992-06-11 1993-12-24 Sumitomo Metal Ind Ltd リードフレーム及びその製造方法
JP2007251076A (ja) * 2006-03-20 2007-09-27 Hitachi Ltd パワー半導体モジュール
JP5434986B2 (ja) * 2011-08-10 2014-03-05 株式会社デンソー 半導体モジュールおよびそれを備えた半導体装置
US9240371B2 (en) * 2011-08-10 2016-01-19 Denso Corporation Semiconductor module, semiconductor device having semiconductor module, and method of manufacturing semiconductor module
CN108352380A (zh) * 2016-01-05 2018-07-31 日立汽车***株式会社 功率半导体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059860A (ja) * 2004-11-30 2007-03-08 Toshiba Corp 半導体パッケージ及び半導体モジュール
WO2013108522A1 (ja) * 2012-01-18 2013-07-25 富士電機株式会社 半導体装置
CN103871987A (zh) * 2012-12-14 2014-06-18 三星电机株式会社 功率模块封装
CN105489586A (zh) * 2014-10-02 2016-04-13 三菱电机株式会社 半导体装置及其制造方法
CN107210291A (zh) * 2015-01-30 2017-09-26 三菱电机株式会社 半导体装置
CN109585392A (zh) * 2017-09-29 2019-04-05 英飞凌科技股份有限公司 包括设置在两个基底之间的半导体芯片和引线框的半导体芯片封装件

Also Published As

Publication number Publication date
JP7074046B2 (ja) 2022-05-24
US20200203253A1 (en) 2020-06-25
US10903138B2 (en) 2021-01-26
DE102019134674A1 (de) 2020-06-25
CN111354709B (zh) 2023-03-24
JP2020102543A (ja) 2020-07-02

Similar Documents

Publication Publication Date Title
JP6139710B2 (ja) 電極端子、電力用半導体装置、および電力用半導体装置の製造方法
JP3847676B2 (ja) パワー半導体装置
JP4438489B2 (ja) 半導体装置
JP4635564B2 (ja) 半導体装置
US9673118B2 (en) Power module and method of manufacturing power module
US8203848B2 (en) Circuit device and method of manufacturing the same
US9159715B2 (en) Miniaturized semiconductor device
EP3690938B1 (en) Semiconductor device and production method therefor
WO2014103133A1 (ja) 半導体装置
JP5895220B2 (ja) 半導体装置の製造方法
US20130286617A1 (en) Circuit device
JP4349364B2 (ja) 半導体装置
WO2018151010A1 (ja) 半導体装置
JP2010287726A (ja) 半導体装置
CN111354709B (zh) 半导体装置及其制造方法
CN111354710A (zh) 半导体装置及其制造方法
US11694948B2 (en) Semiconductor device and semiconductor module using same
CN112750800B (zh) 半导体功率模块
US11302670B2 (en) Semiconductor device including conductive post with offset
JP2022143167A (ja) 半導体装置
JP2021027146A (ja) 半導体装置
JP2019067950A (ja) 半導体装置の製造方法
CN111599781A (zh) 半导体装置
JP2022143168A (ja) 半導体装置
JP2022143166A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant