CN111341653B - 浮栅层的形成方法 - Google Patents
浮栅层的形成方法 Download PDFInfo
- Publication number
- CN111341653B CN111341653B CN202010178339.6A CN202010178339A CN111341653B CN 111341653 B CN111341653 B CN 111341653B CN 202010178339 A CN202010178339 A CN 202010178339A CN 111341653 B CN111341653 B CN 111341653B
- Authority
- CN
- China
- Prior art keywords
- layer
- mask layer
- isolation structure
- trench isolation
- shallow trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 57
- 238000002955 isolation Methods 0.000 claims abstract description 53
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 53
- 229920005591 polysilicon Polymers 0.000 claims abstract description 52
- 238000003860 storage Methods 0.000 claims abstract description 38
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 34
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 150000002500 ions Chemical class 0.000 claims abstract description 22
- 238000005468 ion implantation Methods 0.000 claims abstract description 17
- 230000008569 process Effects 0.000 claims description 23
- 238000000137 annealing Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 9
- 238000002513 implantation Methods 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- 238000000227 grinding Methods 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 3
- -1 boron ions Chemical class 0.000 claims description 2
- 238000013500 data storage Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种浮栅层的形成方法,包括:提供一衬底,所述衬底包括存储区和逻辑区,所述衬底上形成有栅氧化层、未掺杂多晶硅层、氮化硅层以及第一掩膜层;形成浅沟槽隔离结构;形成第二掩膜层;去除所述存储区的所述第二掩膜层、所述氮化硅层以及第二厚度的所述浅沟槽隔离结构;形成第三掩膜层;以所述第三掩膜层为掩膜,对所述存储区的所述未掺杂多晶硅层进行离子注入以得到掺杂离子的浮栅层。其中,在形成所述浅沟槽隔离结构后才对所述未掺杂多晶硅层进行离子注入以得到浮栅层,避免了所述浮栅层中的离子受高温的影响向外扩散的情况,从而保证了后续形成的快闪存储器存储数据的有效性。
Description
技术领域
本发明涉及半导体制造技术领域,特别涉及一种浮栅层的形成方法。
背景技术
非易失存储器包括电可编程只读存储器(E PRO M)、电可擦除编程只读存储器(EEPROM)和快闪存储器(Flash memory)。与电可编程只读存储器以及电可擦除编程只读存储器相比,快闪存储器具有存储数据的非易失性、低功耗、集成度高、较快的存取速度、易于擦除和重写以及低成本等特性。因此,快闪存储器被广泛的应用于各个领域。如嵌入式***、PC及外设、电信交换机、蜂窝电话、网络互连设备、语言、图像、数据存储类产品等等。
典型的快闪存储器是以掺杂离子的多晶硅制作浮栅层(Floating Gate),其中,所述浮栅层用于存储数据。目前所述浮栅层在掺杂离子之后,会执行在浮栅层以及位于所述浮栅层下的所述衬底中形成浅沟槽隔离结构(STI)的步骤,但是在形成STI的过程中会使用到热退火工艺,而所述浮栅层中掺杂的离子在高温的情况下会向外扩散至所述浅沟槽隔离结构中,导致浮栅层中掺杂的离子缺失,从而极大地影响了快闪存储器存储数据的功能。
发明内容
本发明的目的在于提供一种浮栅层的形成方法,以解决浮栅层中掺杂的离子在高温下向外扩散的问题。
为解决上述技术问题,本发明提供一种浮栅层的形成方法,包括:
提供一衬底,所述衬底包括存储区以及逻辑区,所述衬底上形成有依次堆叠的栅氧化层、未掺杂多晶硅层、氮化硅层以及第一掩膜层;
采用高温工艺形成浅沟槽隔离结构,所述浅沟槽隔离结构位于所述氮化硅层、所述未掺杂多晶硅层、所述栅氧化层以及所述衬底中,所述浅沟槽隔离结构的表面与所述氮化硅层的表面齐平;
形成第二掩膜层,所述第二掩膜层覆盖所述氮化硅层以及所述浅沟槽隔离结构;
去除所述存储区的所述第二掩膜层、所述氮化硅层以及第二厚度的所述浅沟槽隔离结构,其中,所述存储区中,剩余厚度的所述浅沟槽隔离结构上且所述未掺杂多晶硅层中形成第一沟槽;
形成第三掩膜层,所述第三掩膜层填充所述第一沟槽以及覆盖所述存储区的所述未掺杂多晶硅层和所述逻辑区的所述第二掩膜层;以及,
以所述第三掩膜层为掩膜,对所述存储区的所述未掺杂多晶硅层进行离子注入以得到掺杂离子的浮栅层,并去除所述第三掩膜层。
可选的,在所述浮栅层的形成方法中,所述第三掩膜层以及所述第二掩膜层的材质均为氧化硅。
可选的,在所述浮栅层的形成方法中,所述第一掩膜层的材质为LPTEOS。
可选的,在所述浮栅层的形成方法中,形成所述浅沟槽隔离结构的步骤包括:
刻蚀所述第一掩膜层、所述氮化硅层、所述未掺杂多晶硅层以及部分厚度的所述衬底以形成第二沟槽;
对所述第二沟槽表面进行第一次热退火,其中,第一次热退火的温度介于1100℃~1200℃;
采用高深宽比工艺对所述第二沟槽进行氧化硅材料填充;
化学机械研磨所述第一掩膜层和所述氧化硅材料的表面以得到所述浅沟槽隔离结构,其中,所述浅沟槽隔离结构的表面与所述氮化硅层的表面齐平;以及,
对所述浅沟槽隔离结构进行第二次热退火,其中,第二次热退火的温度介于900℃~1100℃。
可选的,在所述浮栅层的形成方法中,对所述存储区的所述未掺杂多晶硅层进行P型离子注入以得到掺杂离子的浮栅层。
可选的,在所述浮栅层的形成方法中,对所述存储区的所述未掺杂多晶硅层进行硼离子注入以得到掺杂离子的浮栅层,注入能量介于500eV至5000eV,注入剂量介于1*1015atom/cm2~5*1016atom/cm2。
可选的,在所述浮栅层的形成方法中,采用炉管低压化学气相沉积工艺形成所述未掺杂多晶硅层;采用炉管低压化学气相沉积工艺形成所述第一掩膜层。
可选的,在所述浮栅层的形成方法中,利用湿法清洗工艺去除所述第三掩膜层。
综上,本发明提供一种浮栅层的形成方法,包括:提供一衬底,所述衬底包括存储区以及逻辑区,所述衬底上形成有栅氧化层、未掺杂多晶硅层、氮化硅层以及第一掩膜层;形成浅沟槽隔离结构;形成第二掩膜层;去除所述存储区的所述第二掩膜层、所述氮化硅层以及第二厚度的所述浅沟槽隔离结构;在所述未掺杂多晶硅层上形成第三掩膜层;以所述第三掩膜层为掩膜,对所述存储区的所述未掺杂多晶硅层进行离子注入以得到掺杂离子的浮栅层。本发明中,在高温的环境下形成所述浅沟槽隔离结构之后再对所述未掺杂多晶硅层进行离子注入以得到浮栅层,避免了所述浮栅层中的离子受高温的影响向外扩散的情况,从而保证了后续形成的快闪存储器存储数据的有效性。
附图说明
图1是本发明实施例的浮栅层的形成方法的流程图;
图2-图8是本发明实施例的形成浮栅层的各步骤中的半导体结构示意图;
其中,附图标记说明如下:
Ⅰ-存储区,Ⅱ-逻辑区,100-衬底,101-浅沟槽隔离结构,110-耦合氧化层,120-未掺杂多晶硅层,121-浮栅层,130-氮化硅层,140-第一掩膜层,150-第二掩膜层,160-第三掩膜层,200-第一沟槽。
具体实施方式
以下结合附图和具体实施例对本发明提出的浮栅层的形成方法作进一步详细说明。根据下面说明,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。此外,附图所展示的结构往往是实际结构的一部分。特别的,各附图需要展示的侧重点不同,有时会采用不同的比例。
本发明提供一种浮栅层的形成方法,参考图1,图1是本发明实施例的浮栅层的形成方法的流程图,所述浮栅层的形成方法包括:
S10:提供一衬底,所述衬底包括存储区以及逻辑区,所述衬底上形成有依次堆叠的栅氧化层、未掺杂多晶硅层、氮化硅层以及第一掩膜层;
S20:采用高温工艺形成浅沟槽隔离结构,所述浅沟槽隔离结构位于所述氮化硅层、所述未掺杂多晶硅层、所述栅氧化层以及所述衬底中,所述浅沟槽隔离结构的表面与所述氮化硅层的表面齐平;
S30:形成第二掩膜层,所述第二掩膜层覆盖所述氮化硅层以及所述浅沟槽隔离结构;
S40:去除所述存储区的所述第二掩膜层、所述氮化硅层以及第二厚度的所述浅沟槽隔离结构,其中,所述存储区中,剩余厚度的所述浅沟槽隔离结构上且所述未掺杂多晶硅层中形成第一沟槽;
S50:形成第三掩膜层,所述第三掩膜层填充所述第一沟槽以及覆盖所述存储区的所述未掺杂多晶硅层和所述逻辑区的所述第二掩膜层;以及,
S60:以所述第三掩膜层为掩膜,对所述存储区的所述未掺杂多晶硅层进行离子注入以得到掺杂离子的浮栅层,并去除所述第三掩膜层。
具体的,参考图2-图8,图2-图8是本发明实施例的形成浮栅层的各步骤中的半导体结构示意图。
首先,如图2所示,提供一衬底100,所述衬底100包括存储区Ⅰ以及逻辑区Ⅱ,所述衬底100上形成有依次堆叠的栅氧化层110、未掺杂多晶硅层120、氮化硅层130以及第一掩膜层140。具体的,所述衬底100可以是单晶硅、多晶硅、非晶硅中的一种,所述半导体衬底100也可以是砷化镓、硅稼化合物等,所述衬底100还可以具有绝缘层上硅或硅上外延层结构;所述衬底100还可以是其它半导体材质,这里不再一一列举。所述第一掩膜层140的材质为LPTEOS,采用炉管低压化学气相沉积工艺形成所述第一掩膜层140,所述第一掩膜层140的厚度可以介于所述栅氧化层110的厚度介于所述未掺杂多晶硅层120的厚度介于采用炉管低压化学气相沉积工艺形成所述未掺杂多晶硅层120。
然后,如图3所示,采用高温工艺形成浅沟槽隔离结构101,所述浅沟槽隔离结构101位于所述氮化硅层130、所述未掺杂多晶硅层120、所述栅氧化层110以及所述衬底100中,所述浅沟槽隔离结构101的表面与所述氮化硅层130的表面齐平。具体的,形成所述浅沟槽隔离结构101的步骤通常包括:首先,刻蚀所述第一掩膜层140、所述氮化硅层130、所述未掺杂多晶硅层120以及部分厚度的所述衬底100以形成第二沟槽;然后,对所述第二沟槽表面进行第一次热退火,其中,第一次热退火的温度介于1100℃~1200℃;接着,采用高深宽比工艺(HARP)对所述第二沟槽进行氧化硅材料填充;接着,化学机械研磨所述氧化硅材料的表面以得到所述浅沟槽隔离结构101,化学机械研磨所述氧化硅材料的表面时也去除了所述第一掩膜层130,使得所述浅沟槽隔离结构101的表面与所述氮化硅层130的表面齐平;最后对所述浅沟槽隔离结构101进行第二次热退火,其中,第二次热退火的温度介于900℃~1100℃。在本发明中,结合图8,与现有技术不同的是,先形成所述未掺杂多晶硅层120,然后形成所述浅沟槽隔离结构101,后续再对所述未掺杂多晶硅层120进行离子注入以得到浮栅层121,因为形成所述浅沟槽隔离结构101中会采用到第一次热退火工艺(至少1100℃的高温),所以在形成所述浅沟槽隔离结构101之后再对所述未掺杂多晶硅层进行离子注入可以避免所述浮栅层121中的离子受第一次热退火时高温的影响向外扩散的情况,避免了所述浮栅层121存储数据的功能失效,从而保证了后续形成的快闪存储器存储数据的功能。
进一步的,如图4所示,形成第二掩膜层150,所述第二掩膜层150覆盖所述氮化硅层130以及所述浅沟槽隔离结构101。具体的,所述第二掩膜层150的材质为氧化硅,可以采用化学气相沉积工艺形成所述第二掩膜层150,所述第二掩膜层150的厚度介于所述第二掩膜层150可以在后续在做所述存储区Ⅰ的刻蚀工艺的过程中保护所述逻辑区Ⅱ的半导体结构表面免受损坏。
接着,如图5所示,去除所述存储区Ⅰ的所述第二掩膜层150、所述氮化硅层130以及第二厚度的所述浅沟槽隔离结构101,其中,所述存储区Ⅰ中,剩余厚度的所述浅沟槽隔离结构上且所述未掺杂多晶硅层120中形成第一沟槽200。具体的,在去除所述存储区Ⅰ的所述第二掩膜层150、所述氮化硅层130的过程中,会一并去除掉第二厚度的所述浅沟槽隔离结构101从而形成所述第一沟槽200。
进一步的,如图6所示,形成第三掩膜层160,所述第三掩膜层160填充所述第一沟槽200以及覆盖所述存储区Ⅰ的所述未掺杂多晶硅层120和所述逻辑区Ⅱ的所述第二掩膜层150。具体的,所述第三掩膜层160的厚度介于所述第三掩膜层160的材质可以为氧化硅。在本实例中,可以采用化学气相沉积工艺形成所述第三掩膜层160。
接着,参考图7,以所述第三掩膜层160为掩膜,对所述存储区Ⅰ的所述未掺杂多晶硅层120进行离子注入以得到掺杂离子的浮栅层121。具体的,对所述存储区Ⅰ的所述未掺杂多晶硅层120进行P型离子注入以得到掺杂离子的浮栅层121,例如对所述存储区Ⅰ的所述未掺杂多晶硅层120进行硼离子注入以得到掺杂离子的浮栅层121,注入能量介于500eV至5000eV,注入剂量介于1*1015atom/cm2~5*1016atom/cm2。在形成所述浅沟槽隔离结构101之后再对所述未掺杂多晶硅层120进行离子注入以得到浮栅层121,避免了所述浮栅层121中的离子受高温的影响从而向外扩散的情况,从而保证了所述浮栅层121存储数据的有效性。
最后,如图8所示,去除所述第三掩膜层160。具体的,在本实施例中,可以利用湿法清洗工艺去除所述第三掩膜层160。
综上,本发明提供一种浮栅层的形成方法,包括:提供一衬底,所述衬底包括存储区以及逻辑区,所述衬底上形成有栅氧化层、未掺杂多晶硅层、氮化硅层以及第一掩膜层;形成浅沟槽隔离结构;形成第二掩膜层;去除所述存储区的所述第二掩膜层、所述氮化硅层以及第二厚度的所述浅沟槽隔离结构;在所述未掺杂多晶硅层上形成第三掩膜层;以所述第三掩膜层为掩膜,对所述存储区的所述未掺杂多晶硅层进行离子注入以得到掺杂离子的浮栅层。本发明中,在高温的环境下形成所述浅沟槽隔离结构之后再对所述未掺杂多晶硅层进行离子注入以得到浮栅层,避免了所述浮栅层中的离子受高温的影响而向外扩散的情况,从而保证了后续形成的快闪存储器存储数据的有效性。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (10)
1.一种浮栅层的形成方法,其特征在于,包括:
提供一衬底,所述衬底包括存储区以及逻辑区,所述衬底上形成有依次堆叠的栅氧化层、未掺杂多晶硅层、氮化硅层以及第一掩膜层;
采用高温工艺形成浅沟槽隔离结构,所述浅沟槽隔离结构位于所述氮化硅层、所述未掺杂多晶硅层、所述栅氧化层以及所述衬底中,所述浅沟槽隔离结构的表面与所述氮化硅层的表面齐平,所述高温工艺包括第一次热退火和第二次热退火,所述第一次热退火的温度介于1100℃~1200℃,所述第二次热退火的温度介于900℃~1100℃;
形成第二掩膜层,所述第二掩膜层覆盖所述氮化硅层以及所述浅沟槽隔离结构;
去除所述存储区的所述第二掩膜层、所述氮化硅层以及第二厚度的所述浅沟槽隔离结构,其中,所述存储区中,剩余厚度的所述浅沟槽隔离结构上且所述未掺杂多晶硅层中形成第一沟槽;
形成第三掩膜层,所述第三掩膜层填充所述第一沟槽以及覆盖所述存储区的所述未掺杂多晶硅层和所述逻辑区的所述第二掩膜层;以及,
以所述第三掩膜层为掩膜,对所述存储区的所述未掺杂多晶硅层进行离子注入以得到掺杂离子的浮栅层,并去除所述第三掩膜层。
2.根据权利要求1所述的浮栅层的形成方法,其特征在于,所述第三掩膜层以及所述第二掩膜层的材质均为氧化硅。
4.根据权利要求1所述的浮栅层的形成方法,其特征在于,所述第一掩膜层的材质为LPTEOS。
5.根据权利要求1所述的浮栅层的形成方法,其特征在于,形成所述浅沟槽隔离结构的步骤包括:
刻蚀所述第一掩膜层、所述氮化硅层、所述未掺杂多晶硅层以及部分厚度的所述衬底以形成第二沟槽;
对所述第二沟槽表面进行所述第一次热退火;
采用高深宽比工艺对所述第二沟槽进行氧化硅材料填充;
化学机械研磨所述第一掩膜层和所述氧化硅材料的表面以得到所述浅沟槽隔离结构,其中,所述浅沟槽隔离结构的表面与所述氮化硅层的表面齐平;以及,
对所述浅沟槽隔离结构进行所述第二次热退火。
7.根据权利要求1所述的浮栅层的形成方法,其特征在于,对所述存储区的所述未掺杂多晶硅层进行P型离子注入以得到掺杂离子的浮栅层。
8.根据权利要求7所述的浮栅层的形成方法,其特征在于,对所述存储区的所述未掺杂多晶硅层进行硼离子注入以得到掺杂离子的浮栅层,注入能量介于500eV至5000eV,注入剂量介于1*1015atom/cm2~5*1016atom/cm2。
9.根据权利要求1所述的浮栅层的形成方法,其特征在于,采用炉管低压化学气相沉积工艺形成所述未掺杂多晶硅层;采用炉管低压化学气相沉积工艺形成所述第一掩膜层。
10.根据权利要求1所述的浮栅层的形成方法,其特征在于,利用湿法清洗工艺去除所述第三掩膜层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010178339.6A CN111341653B (zh) | 2020-03-13 | 2020-03-13 | 浮栅层的形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010178339.6A CN111341653B (zh) | 2020-03-13 | 2020-03-13 | 浮栅层的形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111341653A CN111341653A (zh) | 2020-06-26 |
CN111341653B true CN111341653B (zh) | 2022-12-02 |
Family
ID=71180167
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010178339.6A Active CN111341653B (zh) | 2020-03-13 | 2020-03-13 | 浮栅层的形成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111341653B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112397518B (zh) * | 2020-11-26 | 2024-02-27 | 上海华力微电子有限公司 | 半导体结构及其制备方法 |
CN112635392A (zh) | 2020-12-14 | 2021-04-09 | 华虹半导体(无锡)有限公司 | 嵌入式存储工艺中逻辑器件隔离的制作方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030002870A (ko) * | 2001-06-30 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성 방법 |
CN108550525A (zh) * | 2018-05-28 | 2018-09-18 | 武汉新芯集成电路制造有限公司 | 浮栅制备方法 |
CN109768010A (zh) * | 2019-01-22 | 2019-05-17 | 上海华虹宏力半导体制造有限公司 | 改善半导体器件良率的方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7202125B2 (en) * | 2004-12-22 | 2007-04-10 | Sandisk Corporation | Low-voltage, multiple thin-gate oxide and low-resistance gate electrode |
-
2020
- 2020-03-13 CN CN202010178339.6A patent/CN111341653B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030002870A (ko) * | 2001-06-30 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성 방법 |
CN108550525A (zh) * | 2018-05-28 | 2018-09-18 | 武汉新芯集成电路制造有限公司 | 浮栅制备方法 |
CN109768010A (zh) * | 2019-01-22 | 2019-05-17 | 上海华虹宏力半导体制造有限公司 | 改善半导体器件良率的方法 |
Also Published As
Publication number | Publication date |
---|---|
CN111341653A (zh) | 2020-06-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20050190598A1 (en) | Non-volatile memory technology compatible with 1T-RAM process | |
CN111341653B (zh) | 浮栅层的形成方法 | |
CN103295950A (zh) | 浅沟槽隔离结构的制作方法 | |
US6362045B1 (en) | Method to form non-volatile memory cells | |
CN106206598A (zh) | 分栅式闪存器件制造方法 | |
WO2006135420A2 (en) | Method for simultaneous fabrication of a nanocrystal and non-nanocrystal device | |
KR100806787B1 (ko) | 플래쉬 반도체 소자의 제조방법 | |
US8664711B2 (en) | Dielectric stack | |
US20020068398A1 (en) | Method of manufacturing flash memory cell | |
US20100283095A1 (en) | Flash Memory Device | |
US20080044981A1 (en) | Trench Isolation Methods, Methods of Forming Gate Structures Using the Trench Isolation Methods and Methods of Fabricating Non-Volatile Memory Devices Using the Trench Isolation Methods | |
US6884680B2 (en) | Method for manufacturing non-volatile memory devices | |
US6417048B1 (en) | Method for fabricating flash memory with recessed floating gates | |
US7842570B2 (en) | Semiconductor memory devices and methods of manufacturing the same | |
CN112185972B (zh) | Nord闪存器件的制作方法 | |
CN101908507B (zh) | Nrom器件的制作方法 | |
KR20070075092A (ko) | 플래시 메모리 소자의 제조방법 | |
CN104952804A (zh) | 一种制作嵌入式闪存的方法 | |
US6716701B1 (en) | Method of manufacturing a semiconductor memory device | |
CN113206094B (zh) | 半导体元件的制作方法 | |
US6780737B2 (en) | Method of manufacturing semiconductor device with buried conductive lines | |
CN109461733B (zh) | 闪存器件的制造方法 | |
CN101246856B (zh) | Sonos快闪存储器的制作方法 | |
KR100593598B1 (ko) | 플래시 메모리의 제조방법 | |
CN114220741A (zh) | 一种分栅结构的半浮栅晶体管及其制备方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |