CN111276545A - 一种新型沟槽碳化硅晶体管器件及其制作方法 - Google Patents

一种新型沟槽碳化硅晶体管器件及其制作方法 Download PDF

Info

Publication number
CN111276545A
CN111276545A CN202010087560.0A CN202010087560A CN111276545A CN 111276545 A CN111276545 A CN 111276545A CN 202010087560 A CN202010087560 A CN 202010087560A CN 111276545 A CN111276545 A CN 111276545A
Authority
CN
China
Prior art keywords
conductive type
epitaxial layer
trench
region
silicon carbide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010087560.0A
Other languages
English (en)
Other versions
CN111276545B (zh
Inventor
郑柳
何钧
刘敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chongqing Weitesen Electronic Technology Co ltd
Original Assignee
Chongqing Weitesen Electronic Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chongqing Weitesen Electronic Technology Co ltd filed Critical Chongqing Weitesen Electronic Technology Co ltd
Priority to CN202010087560.0A priority Critical patent/CN111276545B/zh
Publication of CN111276545A publication Critical patent/CN111276545A/zh
Application granted granted Critical
Publication of CN111276545B publication Critical patent/CN111276545B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种新型沟槽碳化硅晶体管器件及其制作方法，在MOSFET或IGBT的基础上，利用刻蚀等手段，将主结边缘刻蚀成双台面形状，分别为第二导电类型阱区台面和外延层台面，达到改变器件中结边缘的形貌的目的，从而改善结附近表面的电场分布，缓解结边缘附近电场集中，提高器件反向击穿电压，提高了器件耐压性能和器件可靠性。在不增大器件元胞面积的情况下，降低了栅介质层的电场聚集，提高了器件的击穿电压。

Description

一种新型沟槽碳化硅晶体管器件及其制作方法
技术领域
本发明涉及半导体技术领域，特别涉及一种新型沟槽碳化硅晶体管器件及其制作方法。
背景技术
随着电力电子技术的快速发展，大功率半导体器件的需求越来越显著。由于材料的限制，传统的硅器件特性已经到达它的理论极限，而作为最近十几年来迅速发展起来的宽禁带半导体材料之一的碳化硅，其具有宽禁带、高热导率、高载流子饱和迁移率、高功率密度等优点，能够适用于大功率、高温及抗辐照等应用领域。
在碳化硅半导体器件中，垂直型沟槽碳化硅晶体管，由于其沟道表面为非极性面且具有更高的迁移率和更高的元胞集成度，使得沟槽型碳化硅晶体管成为下一代电力电子器件的重点研究对象，可广泛应用于电动汽车、充电桩、不间断电源及智能电网等领域。
但是，由于沟槽型碳化硅晶体管中的碳化硅的临界击穿电场较大，使得栅介质中的电场集中现象较为严重，当在较小的反向电压下，高电场集中的栅介质层也很容易被击穿。
发明内容
本发明的目的是提出一种新型沟槽碳化硅晶体管的结构，与传统器件相比，其具有双台面结构，改变了器件中结边缘的形貌，从而改善结附近表面的电场分布，缓解结边缘附近电场集中。
本发明的另一目的是提出一种新型沟槽碳化硅晶体管器件的其制作方法，本发明利用刻蚀等手段，将主结边缘刻蚀成台面形状缓解结边缘附近电场集中，提高器件反向击穿电压，提高了器件耐压性能和器件可靠性。
本发明的目的是通过这样的技术方案实现的，一种新型沟槽碳化硅晶体管器件，包括截面呈“凸”形结构的第一导电类型SiC外延层；
第一导电类型SiC外延层下部依次设有第一导电类型SiC缓冲层、SiC半导体衬底和漏电极；
设置于第一导电类型SiC外延层凸台中部的沟槽；
自下而上以此设置于第一导电类型SiC外延层凸台上部，且位于沟槽两侧的第二导电类型阱区和第一导电类型源区；
设置于沟槽底部的绝缘介质薄膜；
经沟槽侧壁氧化形成的氧化薄膜；
设置于沟槽上部的栅源隔离介质薄膜；
设置于沟槽内的且被栅源隔离介质薄膜、沟槽侧壁氧化形成的氧化薄膜和绝缘介质薄膜包覆的栅电极，并且栅极与第一导电类型源区齐平；
设置于第一导电类型SiC外延层凸台两侧且与凸台转角对应的基区；
所述覆盖基区、第二导电类型阱区、第一导电类型源区和栅源隔离介质薄膜（20）的源电极；
所述导电类型分为N型和P型，第一导电类型与第二导电类型掺杂类型相反。
本发明的另一目的是通过这样的技术方案实现的，一种新型沟槽碳化硅晶体管器件的制造方法，具体包括如下步骤：
步骤S1：选取由SiC半导体衬底（11）、第一导电类型SiC缓冲层（12）和第一导电类型SiC外延层（13）组成的半导体外延片，并在第一导电类型SiC外延层上表面通过二次外延或者离子注入形成第二导电类型阱区；
步骤S2：在第二导电类型阱区上表面通过二次外延或者离子注入形成第一导电类型源区；
步骤S3：对第二导电类型阱区和第一导电类型源区两侧进行光刻刻蚀，刻蚀完成后器件呈“凸”形结构，且第一导电类型源区两侧被完全刻蚀，保留两侧底部与第一导电类型SiC外延层接触的部分第二导电类型阱区；
步骤S4：对步骤S3中形成的“凸”形结构两侧的台面再次进行光刻刻蚀，刻蚀完成后器件呈双台面，其中一个台面为第二导电类型阱区台面，另一个台面为外延层台面；
步骤S5：对外延层台面的转角进行圆弧化处理；
步骤S6：对第二导电类型阱区台面、外延层台面和第二导电类型阱区台面与外延层台面之间的侧壁进行离子注入掩膜沉积、光刻、离子注入掩膜刻蚀、离子注入，形成与外延层（13）台面转角对应的基区；
步骤S7：采用光刻刻蚀技术在“凸”形外延层上表面的凸台中部进行光刻刻蚀，形成贯穿第二导电类型阱区和第一导电类型源区的沟槽；
步骤S8：在沟槽底部生长一层绝缘介质薄膜；
步骤S9：对沟槽侧壁进行高温氧化，使得沟槽侧壁的第一导电类型SiC外延层、第二导电类型阱区和第一导电类型源区均氧化形成一层氧化薄膜；
步骤S10：在沟槽内的空白区域填充满栅电极，且栅电极上表面不低于第一导电类型源区上表面；
步骤S11：在栅电极上方形成完全覆盖栅电极上表面和部分第一导电类型源区的栅源隔离介质薄膜，且栅源隔离介质薄膜宽度小于第一导电类型源区宽度；
步骤S12：在SiC衬底下表面形成漏电极以及在器件上表面形成覆盖基区、第二导电类型阱区、第一导电类型第一导电类型源区和栅源隔离介质薄膜的源电极。
采用本发明的制作方法，利用刻蚀等手段，将主结边缘刻蚀成台面形状，改变器件中结边缘的形貌，从而改善结附近表面的电场分布，缓解结边缘附近电场集中，提高器件反向击穿电压，提高了器件耐压性能和器件可靠性。在不增大器件元胞面积的情况下，降低了栅介质层的电场聚集，提高了器件的击穿电压。
附图说明
图1为步骤S1完成后的一种结构示意图。
图2为步骤S2完成后的一种结构示意图。
图3为步骤S3完成后的一种结构示意图。
图4为步骤S4完成后的一种结构示意图。
图5为步骤S6完成后的一种结构示意图。
图6为步骤S7完成后的一种结构示意图。
图7为步骤S8完成后的一种结构示意图。
图8为步骤S9完成后的一种结构示意图。
图9为步骤S12完成后的一种结构示意图。
11.SiC半导体衬底；12.第一导电类型SiC缓冲层；13.第一导电类型SiC外延层；14.源区双台面结构；15.基区；16.第一导电类型源区；17.第二导电类型阱区；18.介质薄膜；180.绝缘介质薄膜；181.氧化薄膜；19.栅电极；20.栅源隔离介质层；21.源电极；22.漏电极。
具体实施方式
以下结合附图及具体实施方式，对依据本发明提出的沟槽型碳化硅IGBT结构及其制备方法进行详细说明。
实施例1
一种新型沟槽碳化硅晶体管器件，包括截面“凸”形结构且两侧台面的转角经过圆弧化处理的N型SiC外延层13；
沟槽碳化硅晶体管器件截面中自上而下依次设置于N型SiC外延层13下方的N型SiC缓冲层12、N型SiC衬底11和漏电极22；
设置于N型SiC外延层13凸台中部的沟槽；
自下而上以此设置于N型SiC外延层13凸台上部，且位于沟槽两侧的P型阱区17和N型源区16；
设置于沟槽底部的绝缘介质薄膜180；
经沟槽侧壁氧化形成的氧化薄膜181；
设置于沟槽上部的栅源隔离介质薄膜20；设置于沟槽内的且被栅源隔离介质薄膜20、沟槽侧壁氧化形成的氧化薄膜181和绝缘介质薄膜180包覆的栅电极19，并且栅极19与N型源区16齐平；
设置于N型SiC外延层13凸台两侧且与凸台转角对应的基区15；
覆盖基区15、P型阱区17、N型源区16和栅源隔离介质薄膜20的源电极21；
进一步地，SiC外延片的晶型为4H-SiC或6H-SiC或3C-SiC，整个SiC外延片的厚度为1μm-800μm，其中SiC衬底11厚度为0.1um-500um，SiC缓冲层12厚度为0.1um-100um，SiC外延层13厚度为0.1um-500um。
进一步地，N型掺杂杂质为氮（N）或者磷（P）；P型掺杂杂质为铝（Al）或者硼（B），其掺杂浓度为1×1014-5×1021cm-3。
进一步地，源区16和阱区17的厚度均为0.1um-100um。
进一步地，P型阱区17和N型源区16的宽度相等且小于N型SiC外延层13凸台的宽度、栅源隔离介质薄膜20宽度小于N型源区16的宽度。
进一步地，栅源隔离介质薄膜20和绝缘介质薄膜180的材料均为氧化硅、氮化硅、氧化铝和氧化铪的一种或一种以上。
实现本发明新型沟槽碳化硅晶体管器件结构的制造方法，具体包括如下步骤：
步骤S1：选取由N型SiC衬底11、第一导电类型N型SiC缓冲层12和N型SiC外延层13组成的半导体外延片，并在N型SiC外延层13上表面通过二次外延或者离子注入形成P型阱区17，具体如图1所示；
步骤S2：在P型阱区17上表面通过二次外延或者离子注入形成N型源区16，具体如图2所示；
步骤S3：对P型阱区17和N型源区16两侧进行光刻刻蚀，刻蚀完成后器件呈“凸”形结构，且N型源区16两侧被完全刻蚀，保留底部两侧与N型SiC外延层13接触的部分P型阱区17，具体如图3所示；
步骤S4：对步骤S3中形成的“凸”形结构两侧的台面再次进行光刻刻蚀，刻蚀完成后器件呈双台面14，其中一个台面为P型阱区17台面，另一个台面为外延层13台面，具体如图4所示；
步骤S5：对外延层13台面的转角进行圆弧化处理；
步骤S6：对P型阱区17台面、外延层13台面和P型阱区17台面与外延层13台面之间的侧壁进行离子注入掩膜沉积、光刻、离子注入掩膜刻蚀、离子注入，形成与N型SiC外延层13台面转角对应的基区15，具体如图5所示；
步骤S7：采用光刻刻蚀技术在“凸”形外延层13上表面的凸台中心进行光刻刻蚀，形成贯穿P型阱区17和N型源区16的沟槽，具体如图6所示；
步骤S8：在沟槽底部生长一层绝缘介质薄膜180，具体如图7所示；
步骤S9：对沟槽侧壁进行高温氧化，使得沟槽侧壁的N型SiC外延层13、P型阱区17和N型源区16均氧化形成一层氧化薄膜181，具体如图8所示；
步骤S10：在沟槽内的空白区域填充满栅电极19，且栅电极19上表面不低于N型源区16上表面；
步骤S11：在栅电极19上方形成完全覆盖栅电极19上表面和部分N型源区16的栅源隔离介质薄膜20，且栅源隔离介质薄膜20宽度小于N型源区16宽度；
步骤S12：在SiC衬底11下表面形成漏电极22以及在器件上表面形成覆盖基区15、P型阱区17、N型源区16和栅源隔离介质薄膜20的源电极21，具体如图9所示。
进一步地，基区15离子注入的物质为N、P、B或Al，离子注入的能量为10Kev-15Mev，所述离子注入的温度为22-1000℃，所述离子注入的剂量为1×1010-5×1016cm-2。
进一步地，在沟槽侧壁形成的氧化薄膜181厚度为0.01um-1um，氧化薄膜181厚度小于沟槽宽度的一半。
进一步地，在沟槽底部形成的绝缘介质薄膜180厚度为0.01um-200um，绝缘介质薄膜180厚度小于沟槽深度。
进一步地，源电极21和漏电极22为Ti、Ni、Al、Cu、Au、Ag、Mo、W、TiW、TiC、Fe、Cr等金属薄膜、金属通过高温处理与碳化硅反应生成的金属硅化物或其他导电材料，薄膜厚度为0.001um-10um。
进一步地，所述光刻技术和湿法或干法刻蚀技术中，掩膜板图形为叉指结构或平行长条状或多边形台面或它们的组合图形，窗口区域的宽度为0.01μm-200μm，刻蚀深度为0.01μm-200μm，台面区域宽度为0.01μm-200μm；其中平行长条状图形和叉指图形中图形长度为0.01μm-20cm。
实施例2
一种新型沟槽碳化硅晶体管器件，包括截面呈“凸”形结构且两侧台面的转角经过圆弧化处理的P型SiC外延层13；
沟槽碳化硅晶体管器件截面图中自上而下依次设置于P型SiC外延层13下方的P型SiC缓冲层12、P型SiC衬底11和漏电极22；
设置于P型SiC外延层13凸台中部的沟槽；
自下而上以此设置于P型SiC外延层13凸台上部，且位于沟槽两侧的N型阱区17和P型源区16；
设置于沟槽底部的绝缘介质薄膜180；
经沟槽侧壁氧化形成的氧化薄膜181；
设置于沟槽上部的栅源隔离介质薄膜20；设置于沟槽内的且被栅源隔离介质薄膜20、沟槽侧壁氧化形成的氧化薄膜181和绝缘介质薄膜180包覆的栅电极19，并且栅极19与P型源区16齐平；
设置于P型SiC外延层13凸台两侧且与凸台转角对应的基区15；
覆盖基区15、N型阱区17、P型源区16和栅源隔离介质薄膜20的源电极21；
进一步地，SiC外延片的晶型为4H-SiC或6H-SiC或3C-SiC，整个SiC外延片的厚度为1μm-800μm，其中SiC衬底11厚度为0.1um-500um，SiC缓冲层12厚度为0.1um-100um，SiC外延层13厚度为0.1um-500um。
进一步地，N型掺杂杂质为氮（N）或者磷（P）；P型掺杂杂质为铝（Al）或者硼（B），其掺杂浓度为1×1014-5×1021cm-3。
进一步地，源区16和阱区17的厚度均为0.1um-100um。
进一步地，P型阱区17和N型源区16的宽度相等且小于N型SiC外延层13凸台的宽度、栅源隔离介质薄膜20宽度小于N型源区16的宽度。
进一步地，栅源隔离介质薄膜20和绝缘介质薄膜180的材料均为氧化硅、氮化硅、氧化铝和氧化铪的一种或一种以上。
实现本发明新型沟槽碳化硅晶体管器件结构的制造方法，具体包括如下步骤：
步骤S1：选取由P型SiC衬底11、P型SiC缓冲层12和P型SiC外延层13组成的半导体外延片，具体如图1所示；
步骤S2：在N型阱区17上表面通过二次外延或者离子注入形成P型源区16，具体如图2所示；
步骤S3：对N型阱区17和P型源区16两侧进行光刻刻蚀，刻蚀完成后器件呈“凸”形结构，且P型源区16两侧被完全刻蚀，保留底部两侧与P型SiC外延层13接触的部分N型阱区17，具体如图3所示；
步骤S4：对步骤S3中形成的“凸”形结构两侧的台面再次进行光刻刻蚀，刻蚀完成后器件呈双台面14，其中一个台面为N型阱区17台面，另一个台面为外延层13台面，具体如图4所示；
步骤S5：对外延层13台面的转角进行圆弧化处理；
步骤S6：对N型阱区17台面、外延层13台面和N型阱区17台面与外延层13台面之间的侧壁进行离子注入掩膜沉积、光刻、离子注入掩膜刻蚀、离子注入，形成与外延层13台面转角对应的基区15，具体如图5所示；
步骤S7：采用光刻刻蚀技术在“凸”形外延层13上表面的凸台中部进行光刻刻蚀，形成贯穿N型阱区17和P型源区16的沟槽，具体如图6所示；
步骤S8：在沟槽底部生长一层绝缘介质薄膜180，具体如图7所示；
步骤S9：对沟槽侧壁进行高温氧化，使得沟槽侧壁的P型SiC外延层13、N型阱区17和P型源区16均氧化形成一层氧化薄膜181，具体如图8所示；
步骤S10：在沟槽内的空白区域填充满栅电极19，且栅电极19上表面不低于P型源区16上表面；
步骤S11：在栅电极19上方形成完全覆盖栅电极19上表面和部分P型源区16的栅源隔离介质薄膜20，且栅源隔离介质薄膜20宽度小于P型源区16宽度；
步骤S12：在SiC衬底11下表面形成漏电极22以及在器件上表面形成覆盖基区15、N型阱区17、P型源区16和栅源隔离介质薄膜20的源电极21，具体如图9所示。
进一步地，基区15离子注入的物质为N、P、B或Al，离子注入的能量为10Kev-15Mev，所述离子注入的温度为22-1000℃，所述离子注入的剂量为1×1010-5×1016cm-2。
进一步地，在沟槽侧壁形成的氧化薄膜181厚度为0.01um-1um，氧化薄膜181厚度小于沟槽宽度的一半。
进一步地，在沟槽底部形成的绝缘介质薄膜180厚度为0.01um-200um，绝缘介质薄膜180厚度小于沟槽深度。
进一步地，源电极21和漏电极22为Ti、Ni、Al、Cu、Au、Ag、Mo、W、TiW、TiC、Fe、Cr等金属薄膜、金属通过高温处理与碳化硅反应生成的金属硅化物或其他导电材料，薄膜厚度为0.001um-10um。
进一步地，所述光刻技术和湿法或干法刻蚀技术中，掩膜板图形为叉指结构或平行长条状或多边形台面或它们的组合图形，窗口区域的宽度为0.01μm-200μm，刻蚀深度为0.01μm-200μm，台面区域宽度为0.01μm-200μm；其中平行长条状图形和叉指图形中图形长度为0.01μm-20cm。
实施例3
一种新型沟槽碳化硅晶体管器件，包括截面呈“凸”形结构且两侧台面的转角经过圆弧化处理的P型SiC外延层13；
沟槽碳化硅晶体管器件截面图中自上而下依次设置于P型SiC外延层13下方的P型SiC缓冲层12、N型SiC衬底11和漏电极22；
设置于P型SiC外延层13凸台中部的沟槽；
自下而上以此设置于P型SiC外延层13凸台上部，且位于沟槽两侧的N型阱区17和P型源区16；
设置于沟槽底部的绝缘介质薄膜180；
经沟槽侧壁氧化形成的氧化薄膜181；
设置于沟槽上部的栅源隔离介质薄膜20；设置于沟槽内的且被栅源隔离介质薄膜20、沟槽侧壁氧化形成的氧化薄膜181和绝缘介质薄膜180包覆的栅电极19，并且栅极19与P型源区16齐平；
设置于P型SiC外延层13凸台两侧且与凸台转角对应的基区15；
进一步地，SiC外延片的晶型为4H-SiC或6H-SiC或3C-SiC，整个SiC外延片的厚度为1μm-800μm，其中SiC衬底11厚度为0.1um-500um，SiC缓冲层12厚度为0.1um-100um，SiC外延层13厚度为0.1um-500um。
进一步地，N型掺杂杂质为氮（N）或者磷（P）；P型掺杂杂质为铝（Al）或者硼（B），其掺杂浓度为1×1014-5×1021cm-3。
进一步地，源区16和阱区17的厚度均为0.1um-100um。
进一步地，P型阱区17和N型源区16的宽度相等且小于N型SiC外延层13凸台的宽度、栅源隔离介质薄膜20宽度小于N型源区16的宽度。
进一步地，栅源隔离介质薄膜20和绝缘介质薄膜180的材料均为氧化硅、氮化硅、氧化铝和氧化铪的一种或一种以上。
实现本发明新型沟槽碳化硅晶体管器件结构的制造方法，具体包括如下步骤：
步骤S1：选取由N型SiC衬底11、P型SiC缓冲层12和P型SiC外延层13组成的半导体外延片，并在P型SiC外延层13上表面通过二次外延或者离子注入形成N型阱区17，具体如图1所示；
步骤S2：在N型阱区17上表面通过二次外延或者离子注入形成P型源区16，具体如图2所示；
步骤S3：对N型阱区17和P型源区16两侧进行光刻刻蚀，刻蚀完成后器件呈“凸”形结构，且P型源区16两侧被完全刻蚀，保留底部两侧与P型SiC外延层13接触的部分N型阱区17，具体如图3所示；
步骤S4：对步骤S3中形成的“凸”形结构两侧的台面再次进行光刻刻蚀，刻蚀完成后器件呈双台面14，其中一个台面为N型阱区17台面，另一个台面为外延层13台面，具体如图4所示；
步骤S5：对外延层13台面的转角进行圆弧化处理；
步骤S6：对N型阱区17台面、外延层13台面和N型阱区17台面与外延层13台面之间的侧壁进行离子注入掩膜沉积、光刻、离子注入掩膜刻蚀、离子注入，形成与外延层13台面转角对应的基区15，具体如图5所示；
步骤S7：采用光刻刻蚀技术在“凸”形外延层13上表面的凸台中部进行光刻刻蚀，形成贯穿N型阱区17和P型源区16的沟槽，具体如图6所示；
步骤S8：在沟槽底部生长一层绝缘介质薄膜180，具体如图7所示；
步骤S9：对沟槽侧壁进行高温氧化，使得沟槽侧壁的P型SiC外延层13、N型阱区17和P型源区16均氧化形成一层氧化薄膜181，具体如图8所示；
步骤S10：在沟槽内的空白区域填充满栅电极19，且栅电极19上表面不低于P型源区16上表面；
步骤S11：在栅电极19上方形成完全覆盖栅电极19上表面和部分P型源区16的栅源隔离介质薄膜20，且栅源隔离介质薄膜20宽度小于P型源区16宽度，具体如图1所示；
步骤S12：在SiC衬底11下表面形成漏电极22以及在器件上表面形成覆盖基区15、N型阱区17、P型源区16和栅源隔离介质薄膜20的源电极21，具体如图9所示。
进一步地，基区15离子注入的物质为N、P、B或Al，离子注入的能量为10Kev-15Mev，所述离子注入的温度为22-1000℃，所述离子注入的剂量为1×1010-5×1016cm-2。
进一步地，在沟槽侧壁形成的氧化薄膜181厚度为0.01um-1um，氧化薄膜181厚度小于沟槽宽度的一半。
进一步地，在沟槽底部形成的绝缘介质薄膜180厚度为0.01um-200um，绝缘介质薄膜180厚度小于沟槽深度。
进一步地，源电极21和漏电极22为Ti、Ni、Al、Cu、Au、Ag、Mo、W、TiW、TiC、Fe、Cr等金属薄膜、金属通过高温处理与碳化硅反应生成的金属硅化物或其他导电材料，薄膜厚度为0.001um-10um。
进一步地，所述光刻技术和湿法或干法刻蚀技术中，掩膜板图形为叉指结构或平行长条状或多边形台面或它们的组合图形，窗口区域的宽度为0.01μm-200μm，刻蚀深度为0.01μm-200μm，台面区域宽度为0.01μm-200μm；其中平行长条状图形和叉指图形中图形长度为0.01μm-20cm。
实施例4
一种新型沟槽碳化硅晶体管器件，包括截面呈“凸”形结构且两侧台面的转角经过圆弧化处理的N型SiC外延层13；
沟槽碳化硅晶体管器件截面图中自上而下依次设置于N型SiC外延层13下方的N型SiC缓冲层12、P型SiC衬底11和漏电极22；
设置于N型SiC外延层13凸台中部的沟槽；
自下而上以此设置于N型SiC外延层13凸台上部，且位于沟槽两侧的P型阱区17和N型源区16；
设置于沟槽底部的绝缘介质薄膜180；
经沟槽侧壁氧化形成的氧化薄膜181；
设置于沟槽上部的栅源隔离介质薄膜20；设置于沟槽内的且被栅源隔离介质薄膜20、沟槽侧壁氧化形成的氧化薄膜181和绝缘介质薄膜180包覆的栅电极19，并且栅极19与N型源区16齐平；
设置于N型SiC外延层13凸台两侧且与凸台转角对应的基区15；
覆盖基区15、P型阱区17、N型源区16和栅源隔离介质薄膜20的源电极21；
进一步地，SiC外延片的晶型为4H-SiC或6H-SiC或3C-SiC，整个SiC外延片的厚度为1μm-800μm，其中SiC衬底11厚度为0.1um-500um，SiC缓冲层12厚度为0.1um-100um，SiC外延层13厚度为0.1um-500um。
进一步地，N型掺杂杂质为氮（N）或者磷（P）；P型掺杂杂质为铝（Al）或者硼（B），其掺杂浓度为1×1014-5×1021cm-3。
进一步地，源区16和阱区17的厚度均为0.1um-100um。
进一步地，P型阱区17和N型源区16的宽度相等且小于N型SiC外延层13凸台的宽度、栅源隔离介质薄膜20宽度小于N型源区16的宽度。
进一步地，栅源隔离介质薄膜20和绝缘介质薄膜180的材料均为氧化硅、氮化硅、氧化铝和氧化铪的一种或一种以上。
实现本发明新型沟槽碳化硅晶体管器件结构的制造方法，具体包括如下步骤：
步骤S1：选取由P型SiC衬底11、N型SiC缓冲层12和N型SiC外延层13组成的半导体外延片，并在N型SiC外延层13上表面通过二次外延或者离子注入形成P型阱区17，具体如图1所示；
步骤S2：在P型阱区17上表面通过二次外延或者离子注入形成N型源区16，具体如图2所示；
步骤S3：对P型阱区17和N型源区16两侧进行光刻刻蚀，刻蚀完成后器件呈“凸”形结构，且N型源区16两侧被完全刻蚀，保留底部两侧与N型SiC外延层13接触的部分P型阱区17，具体如图3所示；
步骤S4：对步骤S3中形成的“凸”形结构两侧的台面再次进行光刻刻蚀，刻蚀完成后器件呈双台面14，其中一个台面为P型阱区17台面，另一个台面为外延层13台面，具体如图4所示；
步骤S5：对外延层13台面的转角进行圆弧化处理；
步骤S6：对P型阱区17台面、外延层13台面和P型阱区17台面与外延层13台面之间的侧壁进行离子注入掩膜沉积、光刻、离子注入掩膜刻蚀、离子注入，形成与外延层13台面转角对应的基区15，具体如图5所示；
步骤S7：采用光刻刻蚀技术在“凸”形外延层13上表面的凸台中部进行光刻刻蚀，形成贯穿P型阱区17和N型源区16的沟槽，具体如图6所示；
步骤S8：在沟槽底部生长一层绝缘介质薄膜180，具体如图7所示；
步骤S9：对沟槽侧壁进行高温氧化，使得沟槽侧壁的N型SiC外延层13、P型阱区17和N型源区16均氧化形成一层氧化薄膜181，具体如图8所示；
步骤S10：在沟槽内的空白区域填充满栅电极19，且栅电极19上表面不低于N型源区16上表面；
步骤S11：在栅电极19上方形成完全覆盖栅电极19上表面和部分N型源区16的栅源隔离介质薄膜20，且栅源隔离介质薄膜20宽度小于N型源区16宽度；
步骤S12：在SiC衬底11下表面形成漏电极22以及在器件上表面形成覆盖基区15、P型阱区17、N型源区16和栅源隔离介质薄膜20的源电极21，具体如图9所示。
进一步地，基区15离子注入的物质为N、P、B或Al，离子注入的能量为10Kev-15Mev，所述离子注入的温度为22-1000℃，所述离子注入的剂量为1×1010-5×1016cm-2。
进一步地，在沟槽侧壁形成的氧化薄膜181厚度为0.01um-1um，氧化薄膜181厚度小于沟槽宽度的一半。
进一步地，在沟槽底部形成的绝缘介质薄膜180厚度为0.01um-200um，绝缘介质薄膜180厚度小于沟槽深度。
进一步地，源电极21和漏电极22为Ti、Ni、Al、Cu、Au、Ag、Mo、W、TiW、TiC、Fe、Cr等金属薄膜、金属通过高温处理与碳化硅反应生成的金属硅化物或其他导电材料，薄膜厚度为0.001um-10um。
进一步地，所述光刻技术和湿法或干法刻蚀技术中，掩膜板图形为叉指结构或平行长条状或多边形台面或它们的组合图形，窗口区域的宽度为0.01μm-200μm，刻蚀深度为0.01μm-200μm，台面区域宽度为0.01μm-200μm；其中平行长条状图形和叉指图形中图形长度为0.01μm-20cm。
本发明实施例1和实施例2衬底与缓冲层和外延层的掺杂类型相同，器件为MOS器件；实施例3和实施例4衬底与缓冲层和外延层的掺杂类型相反，器件为IGBT器件。
将本发明实施例1至4中的实验数据与普通的MOSFET和普通IGBT器件进行对比，数据如下：
Figure 737820DEST_PATH_IMAGE002
由实验数据对比分析可知，采用本发明实施例中的方法，MOSFET器件和IGBT器件反向击穿电压均比普通器件高，因为本发明的制备方法改变了器件中结边缘的形貌，从而改善结附近表面的电场分布，缓解结边缘附近电场集中，提高器件反向击穿电压，提高了器件耐压性能和器件可靠性，使得器件使用寿命大大延长。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步地的详细说明，所应理解的是，以上所述仅为本发明的具体实施方法而已，并不用于限制本发明，凡是在本发明的主旨之内，所做的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种新型沟槽碳化硅晶体管器件，其特征在于，包括截面呈“凸”形结构的第一导电类型SiC外延层（13）；
第一导电类型SiC外延层（13）下部依次设有第一导电类型SiC缓冲层（12）、SiC半导体衬底（11）和漏电极（22）；
设置于第一导电类型SiC外延层（13）凸台中部的沟槽；
自下而上以此设置于第一导电类型SiC外延层（13）凸台上部，且位于沟槽两侧的第二导电类型阱区（17）和第一导电类型源区（16）；
设置于沟槽底部的绝缘介质薄膜（180）；
经沟槽侧壁氧化形成的氧化薄膜（181）；
设置于沟槽上部的栅源隔离介质薄膜（20）；
设置于沟槽内的且被栅源隔离介质薄膜（20）、沟槽侧壁氧化形成的氧化薄膜（181）和绝缘介质薄膜（180）包覆的栅电极（19），并且栅极（19）与第一导电类型源区（16）齐平；
设置于第一导电类型SiC外延层（13）凸台两侧且与凸台转角对应的基区（15）；
覆盖基区（15）、第二导电类型阱区（17）、第一导电类型源区（16）和栅源隔离介质薄膜（20）的源电极（21）；
所述导电类型分为N型和P型，第一导电类型与第二导电类型掺杂类型相反。
2.根据权利要求1所述的新型沟槽碳化硅晶体管器件，其特征在于：若碳化硅晶体管为碳化硅MOSFET器件，则SiC半导体衬底（11）掺杂类型为第一导电类型；若碳化硅晶体管为碳化硅IGBT器件，则SiC半导体衬底（11）掺杂类型为第二导电类型。
3.根据权利要求1或2所述的新型沟槽碳化硅晶体管器件，其特征在于：第二导电类型阱区（17）和第一导电类型源区（16）的宽度相等，并且小于第一导电类型SiC外延层（13）凸台的宽度；栅源隔离介质薄膜（20）宽度小于第一导电类型源区（16）的宽度。
4.根据权利要求1所述的新型沟槽碳化硅晶体管器件，其特征在于：栅源隔离介质薄膜（20）和绝缘介质薄膜（180）的材料均为氧化硅、氮化硅、氧化铝和氧化铪的一种或一种以上。
5.基于权利要求1至4任一权利要求所述的新型沟槽碳化硅晶体管器件，其制作方法包括如下步骤：
步骤S1：选取由SiC半导体衬底（11）、第一导电类型SiC缓冲层（12）和第一导电类型SiC外延层（13）组成的半导体外延片，并在第一导电类型SiC外延层（13）上表面通过二次外延或者离子注入形成第二导电类型阱区（17）；
步骤S2：在第二导电类型阱区（17）上表面通过二次外延或者离子注入形成第一导电类型源区（16）；
步骤S3：对第二导电类型阱区（17）和第一导电类型源区（16）两侧进行光刻刻蚀，刻蚀完成后器件呈“凸”形结构，且第一导电类型源区（16）两侧被完全刻蚀，保留底部两侧与第一导电类型SiC外延层（13）接触的部分第二导电类型阱区（17）；
步骤S4：对步骤S3中形成的“凸”形结构两侧的台面再次进行光刻刻蚀，刻蚀完成后器件呈双台面（14），其中一个台面为第二导电类型阱区（17）台面，另一个台面为外延层（13）台面；
步骤S5：对外延层（13）台面的转角进行圆弧化处理；
步骤S6：对第二导电类型阱区（17）台面、外延层（13）台面和第二导电类型阱区（17）台面与外延层（13）台面之间的侧壁进行离子注入掩膜沉积、光刻、离子注入掩膜刻蚀、离子注入，形成与外延层（13）台面转角对应的基区（15）；
步骤S7：采用光刻刻蚀技术在“凸”形外延层（13）上表面的凸台中部进行光刻刻蚀，形成贯穿第二导电类型阱区（17）和第一导电类型源区（16）的沟槽；
步骤S8：在沟槽底部生长一层绝缘介质薄膜（180）；
步骤S9：对沟槽侧壁进行高温氧化，使得沟槽侧壁的第一导电类型SiC外延层（13）、第二导电类型阱区（17）和第一导电类型源区（16）均氧化形成一层氧化薄膜（181）；
步骤S10：在沟槽内的空白区域填充满栅电极（19），且栅电极（19）上表面不低于第一导电类型源区（16）上表面；
步骤S11：在栅电极（19）上方形成完全覆盖栅电极（19）上表面和部分第一导电类型源区（16）的栅源隔离介质薄膜（20），且栅源隔离介质薄膜（20）宽度小于第一导电类型源区（16）宽度；
步骤S12：在SiC衬底（11）下表面形成漏电极（22）以及在器件上表面形成覆盖基区（15）、第二导电类型阱区（17）、第一导电类型源区（16）和栅源隔离介质薄膜（20）的源电极（21）。
6.根据权利要求5所述的新型沟槽碳化硅晶体管器件的制作方法，其特征在于：基区（15）离子注入的物质为N、P、B或Al中的一种，离子注入的能量为10Kev-15Mev，所述离子注入的温度为22-1000℃，所述离子注入的剂量为1×1010-5×1016cm-2。
7.根据权利要求5所述的新型沟槽碳化硅晶体管器件的制作方法，其特征在于：在沟槽侧壁形成的氧化薄膜（181）厚度为0.01um-1um，且氧化薄膜（181）厚度小于沟槽宽度的一半。
8.根据权利要求5所述的新型沟槽碳化硅晶体管器件的制作方法，其特征在于：在沟槽底部形成的绝缘介质薄膜（180）厚度为0.01um-200um，绝缘介质薄膜（180）厚度小于沟槽深度。
9.根据权利要求5所述的新型沟槽碳化硅晶体管器件的制作方法，其特征在于：源电极（21）和漏电极（22）为金属、金属硅化物或其他导电材料，薄膜厚度为0.001um-10um。
CN202010087560.0A 2020-02-12 2020-02-12 一种新型沟槽碳化硅晶体管器件及其制作方法 Active CN111276545B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010087560.0A CN111276545B (zh) 2020-02-12 2020-02-12 一种新型沟槽碳化硅晶体管器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010087560.0A CN111276545B (zh) 2020-02-12 2020-02-12 一种新型沟槽碳化硅晶体管器件及其制作方法

Publications (2)

Publication Number Publication Date
CN111276545A true CN111276545A (zh) 2020-06-12
CN111276545B CN111276545B (zh) 2023-03-14

Family

ID=71000226

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010087560.0A Active CN111276545B (zh) 2020-02-12 2020-02-12 一种新型沟槽碳化硅晶体管器件及其制作方法

Country Status (1)

Country Link
CN (1) CN111276545B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113299748A (zh) * 2021-05-25 2021-08-24 重庆伟特森电子科技有限公司 一种积累型沟道结构的T-gate沟槽碳化硅晶体管及其制作方法
CN113506826A (zh) * 2021-06-17 2021-10-15 重庆伟特森电子科技有限公司 一种沟槽型碳化硅晶体管及其制备方法
CN116387348A (zh) * 2023-04-27 2023-07-04 南京第三代半导体技术创新中心有限公司 一种精确控制短沟道的平面型SiC MOSFET及其制造方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012178536A (ja) * 2011-02-02 2012-09-13 Rohm Co Ltd 半導体装置およびその製造方法
DE102012205879A1 (de) * 2011-04-28 2012-10-31 Denso Corporation Siliciumcarbid-Halbleitervorrichtung
JP2013243179A (ja) * 2012-05-18 2013-12-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
DE102015118698A1 (de) * 2014-11-06 2016-05-12 Toyota Jidosha Kabushiki Kaisha Siliziumkarbidhalbleitereinrichtung und Verfahren zum Herstellen der Siliziumkarbidhalbleitereinrichtung
CN106684132A (zh) * 2016-12-29 2017-05-17 西安电子科技大学 基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法
CN107591455A (zh) * 2017-09-05 2018-01-16 西安理工大学 一种SiC沟槽型台阶状结势垒肖特基二极管
US20180138288A1 (en) * 2016-11-16 2018-05-17 Fuji Electric Co., Ltd. Silicon carbide semiconductor element and method of manufacturing silicon carbide semiconductor
US20180182887A1 (en) * 2016-12-28 2018-06-28 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
WO2018133224A1 (zh) * 2017-01-19 2018-07-26 北京世纪金光半导体有限公司 一种斜面沟道的SiC MOSFET器件及其制备方法
CN108807504A (zh) * 2018-08-28 2018-11-13 电子科技大学 碳化硅mosfet器件及其制造方法
CN109148566A (zh) * 2018-08-28 2019-01-04 电子科技大学 碳化硅mosfet器件及其制造方法
CN109509706A (zh) * 2018-12-29 2019-03-22 重庆伟特森电子科技有限公司 一种碳化硅二极管的制备方法及碳化硅二极管

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012178536A (ja) * 2011-02-02 2012-09-13 Rohm Co Ltd 半導体装置およびその製造方法
DE102012205879A1 (de) * 2011-04-28 2012-10-31 Denso Corporation Siliciumcarbid-Halbleitervorrichtung
JP2013243179A (ja) * 2012-05-18 2013-12-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
DE102015118698A1 (de) * 2014-11-06 2016-05-12 Toyota Jidosha Kabushiki Kaisha Siliziumkarbidhalbleitereinrichtung und Verfahren zum Herstellen der Siliziumkarbidhalbleitereinrichtung
US20180138288A1 (en) * 2016-11-16 2018-05-17 Fuji Electric Co., Ltd. Silicon carbide semiconductor element and method of manufacturing silicon carbide semiconductor
US20180182887A1 (en) * 2016-12-28 2018-06-28 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
CN106684132A (zh) * 2016-12-29 2017-05-17 西安电子科技大学 基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法
WO2018133224A1 (zh) * 2017-01-19 2018-07-26 北京世纪金光半导体有限公司 一种斜面沟道的SiC MOSFET器件及其制备方法
CN107591455A (zh) * 2017-09-05 2018-01-16 西安理工大学 一种SiC沟槽型台阶状结势垒肖特基二极管
CN108807504A (zh) * 2018-08-28 2018-11-13 电子科技大学 碳化硅mosfet器件及其制造方法
CN109148566A (zh) * 2018-08-28 2019-01-04 电子科技大学 碳化硅mosfet器件及其制造方法
CN109509706A (zh) * 2018-12-29 2019-03-22 重庆伟特森电子科技有限公司 一种碳化硅二极管的制备方法及碳化硅二极管

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
段宝兴;杨银堂;: "阶梯AlGaN外延新型Al_(0.25)Ga_(0.75)N/GaNHEMTs击穿特性分析" *
罗小梦;王立新;杨尊松;王路璐;: "一种电荷平衡结构的沟槽MOSFET的优化设计" *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113299748A (zh) * 2021-05-25 2021-08-24 重庆伟特森电子科技有限公司 一种积累型沟道结构的T-gate沟槽碳化硅晶体管及其制作方法
CN113506826A (zh) * 2021-06-17 2021-10-15 重庆伟特森电子科技有限公司 一种沟槽型碳化硅晶体管及其制备方法
CN116387348A (zh) * 2023-04-27 2023-07-04 南京第三代半导体技术创新中心有限公司 一种精确控制短沟道的平面型SiC MOSFET及其制造方法
CN116387348B (zh) * 2023-04-27 2023-10-27 南京第三代半导体技术创新中心有限公司 一种精确控制短沟道的平面型SiC MOSFET及其制造方法

Also Published As

Publication number Publication date
CN111276545B (zh) 2023-03-14

Similar Documents

Publication Publication Date Title
US10236372B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US10199455B2 (en) Dual-gate trench IGBT with buried floating P-type shield
TWI441340B (zh) 無需利用附加遮罩來製造的積體有肖特基二極體的平面ｍｏｓｆｅｔ及其佈局方法
JP2662217B2 (ja) 垂直ゲート半導体装置及びその製造方法
JP5565461B2 (ja) 半導体装置
WO2011027540A1 (ja) 半導体素子およびその製造方法
CN111276545B (zh) 一种新型沟槽碳化硅晶体管器件及其制作方法
JP2018182235A (ja) 半導体装置および半導体装置の製造方法
US10998264B2 (en) Dual-gate trench IGBT with buried floating P-type shield
CN108682624B (zh) 一种具有复合栅的igbt芯片制作方法
JP4990458B2 (ja) 自己整合されたシリコンカーバイトｌｍｏｓｆｅｔ
US8835935B2 (en) Trench MOS transistor having a trench doped region formed deeper than the trench gate
CN112201690A (zh) Mosfet晶体管
CN116387362A (zh) 一种集成HJD的SiC UMOSFET器件及其制备方法
CN117080269A (zh) 一种碳化硅mosfet器件及其制备方法
CN110473914B (zh) 一种SiC-MOS器件的制备方法
CN115602730A (zh) 一种半导体场效应晶体管及其制备方法、电路板、设备
CN111755521A (zh) 一种集成tjbs的碳化硅umosfet器件
CN113421927A (zh) 一种逆导SiC MOSFET器件及其制造方法
CN115020240A (zh) 一种低压超结沟槽mos器件的制备方法及结构
US9917180B2 (en) Trenched and implanted bipolar junction transistor
CN116313787A (zh) 带有超结结构的绝缘栅双极型晶体管及其制备方法
CN111509037A (zh) 一种带有槽型jfet的碳化硅mos器件及其制备工艺
CN115863397B (zh) 横向双扩散场效应晶体管、制作方法、芯片及电路
CN115881778B (zh) 横向双扩散场效应晶体管、制作方法、芯片及电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant