CN111259617A - 集成电路版图的设计方法 - Google Patents
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Abstract
本发明提供一种集成电路版图的设计方法，包括：第一步骤：提供n层电路布图层，第n电路布图层上均对应设计有第n电路结构；第二步骤：提供一基版；第三步骤：利用快捷键调用第m电路布图层，并根据金属线最小间隔的设计规则在第m电路结构侧添加高亮区；第四步骤：在远离所述第m电路结构的所述高亮区侧调用第m’电路结构；第五步骤：重复所述第三步骤和所述第四步骤直至集成电路版图的设计完成；第六步骤：清除所述基版上的所有的高亮区。根据金属线最小间隔的设计规则添加所述高亮区，使得集成电路在设计时就满足金属线最小间隔的设计规则，不需要运行DRC来检查是否存在满足金属线最小间隔的问题，从而避免了反复修改集成电路版图以及重复运行DRC的情况。
Description
技术领域
本发明涉及半导体集成电路设计技术领域，特别涉及一种集成电路版图的设计方法。
背景技术
现在的集成电路规模庞大，单一芯片上集成的晶体管数量已经达到数十亿计，如此庞大的晶体管数量在设计时难以保证不出任何问题，比如线路连接错误、位置冲突、空置管脚未做处理、短路、布线宽度不符合要求、走线间距不符合要求、走线长度不符合要求等常见问题，而在如此庞大数量的晶体管布局中找出问题，无异于大海捞针。
目前检查集成电路版图的设计是否存在问题的做法通常是：在集成电路版图设计完成之后，启动总体的设计规则以对layout的全局进行检查，称之为运行DRC(Design RuleCheck)。DRC的主要目的是检查版图中所有因违反设计规则而引起潜在断路、短路风险的物理验证过程。特别地，如果通过DRC发现集成电路版图设计存在走线间距不符合要求的问题，就需要重新修改原先画好的版图，并再次运行DRC，如果还有问题就还需要继续修改上一次修改过的集成电路版图，重复执行修改集成电路版图和运行DRC的步骤，直至运行DRC没有任何报错为止。但是随着芯片设计规模的不断增加，DRC更加费时费力，且不能完全地发现错误，由于效率低下，已严重影响到芯片开发周期。
发明内容
本发明的目的在于提供一种集成电路版图的设计方法，以解决只有通过运行DRC才能检查集成电路版图的设计是否存在问题的问题。
为解决上述技术问题，本发明提供一种集成电路版图的设计方法，包括：
第一步骤：提供第一电路布图层、第二电路布图层至第n电路布图层，其中，所述第一电路布图层上设计有第一电路结构，所述第二电路布图层上设计有第二电路结构，以及所述第n电路布图层上设计有第n电路结构；
第二步骤：提供一基版；
第三步骤：在所述基版上利用快捷键调用第m电路布图层，并根据金属线最小间隔的设计规则在所述第m电路布图层的第m电路结构侧添加高亮区；
第四步骤：在远离所述第m电路结构的所述高亮区侧调用第m’电路布图层上的第m’电路结构；
第五步骤：重复所述第三步骤和所述第四步骤直至集成电路版图的设计完成；
第六步骤：清除所述基版上的所有的高亮区；
其中，n为大于或者等于2的正整数，m和m’均为小于或者等于n的正整数。
可选的，在所述集成电路版图的设计方法中，所述第m电路结构内部、所述第m’电路结构内部以及所述第m电路结构和所述第m’电路结构之间均满足金属线最小间隔的设计规则。
可选的，在所述集成电路版图的设计方法中，所述第m电路结构内部、所述第m’电路结构内部以及所述第m电路结构和所述第m’电路结构之间的金属线最小间隔均为0.3μm。
可选的，在所述集成电路版图的设计方法中，所述快捷键包括：第一按键，第二按键至第p按键，其中，p为大于或者等于2的正整数。
可选的，在所述集成电路版图的设计方法中，在所述第三步骤中，利用第r按键调用第m电路布图层，其中，r为小于或者等于p的正整数。
可选的，在所述集成电路版图的设计方法中，在所述第四步骤中，利用第s按键调用所述第m’层电路布图层上的所述第m’电路结构，其中，s为小于或者等于p的正整数。
可选的，在所述集成电路版图的设计方法中，在所述第三步骤中，利用第a按键添加所述高亮区，其中，a为小于或者等于p的正整数。
可选的，在所述集成电路版图的设计方法中，在所述第六步骤中，利用第b按键清除所述基版上的所述高亮区，其中，b为小于或者等于p的正整数。
可选的，在所述集成电路版图的设计方法中，所述第一电路布图层、所述第二电路布图层至所述第n电路布图层均满足重复调用的要求。
可选的，在所述集成电路版图的设计方法中，所述高亮区满足多次添加和多处添加的要求。
综上，本发明提供一种集成电路版图的设计方法，包括：第一步骤：提供n层电路布图层，第n电路布图层上均对应设计有第n电路结构；第二步骤：提供一基版；第三步骤：在所述基版上利用快捷键调用第m电路布图层，并根据金属线最小间隔的设计规则在第m电路结构侧添加高亮区；第四步骤：在远离所述第m电路结构的所述高亮区侧调用第m’电路结构；第五步骤：重复所述第三步骤和所述第四步骤直至集成电路版图的设计完成；第六步骤：清除所述基版上的所有的高亮区；其中，n为大于或者等于2的正整数，m和m’均为小于或者等于n的正整数。本发明中，根据金属线最小间隔的设计规则添加所述高亮区，使得集成电路在设计时就满足金属线最小间隔的设计规则，不需要运行DRC来检查是否存在不满足金属线最小间隔的问题，从而避免了反复修改集成电路版图以及重复运行DRC的情况，提高了工作效率，节省了芯片开发周期。
附图说明
图1是本发明实施例的集成电路版图的设计方法流程图。
具体实施方式
以下结合附图和具体实施例对本发明提出的液位传感装置及电池装置作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
本发明提供一种集成电路版图的设计方法，参考图1，图1是本发明实施例的集成电路版图的设计方法流程图，所述集成电路版图的设计方法包括第一步骤S10、第二步骤S20、第三步骤S30、第四步骤S40、第五步骤S50及第六步骤S60。接下来详细说明本发明提供的集成电路版图的设计方法。
第一步骤S10：提供第一电路布图层、第二电路布图层至第n电路布图层，其中，所述第一电路布图层上设计有第一电路结构，所述第二电路布图层上设计有第二电路结构，以及所述第n电路布图层上设计有第n电路结构。其中，n为大于或者等于2的正整数。
第二步骤S20：提供一基版。
第三步骤S30：在所述基版上利用快捷键调用第m电路布图层，并根据金属线最小间隔的设计规则在所述第m电路布图层的第m电路结构侧添加高亮区。其中，m为小于或者等于n的正整数。具体的，所述快捷键包括：第一按键，第二按键至第p按键，其中，p为大于或者等于2的正整数。利用第r按键调用所述第m电路布图层，其中，r为小于或者等于p的正整数。进一步的，利用第a按键添加所述高亮区，其中，a为小于或者等于p的正整数。在本实施例中，所述第一电路布图层、所述第二电路布图层至所述第n电路布图层均满足重复调用的要求。
第四步骤S40：在远离所述第m电路结构的所述高亮区侧调用第m’电路布图层上的第m’电路结构。其中，m’为小于或者等于n的正整数。具体的，所述第m电路结构内部、所述第m’电路结构内部以及所述第m电路结构和所述第m’电路结构之间均满足金属线最小间隔的设计规则，例如，所述第m电路结构内部、所述第m’电路结构内部以及所述第m电路结构和所述第m’电路结构之间的金属线最小间隔均为0.3μm。进一步的，利用第s按键调用所述第m’层电路布图层上的第m’电路结构，其中，s为小于或者等于p的正整数。此外，本实施例中，在远离所述第m电路结构的所述高亮区侧也可以不调用所述第m’层电路布图层上的第m’电路结构，可以是在远离所述第m电路结构的所述高亮区侧重新设计新的电路结构。其中，根据金属线最小间隔的设计规则在所述基板上添加所述高亮区，使得集成电路在设计时就满足金属线最小间隔的设计规则，不需要运行DRC来检查是否存在不满足金属线最小间隔的问题，从而避免了反复修改集成电路版图以及重复运行DRC的情况，提高了工作效率，节省了芯片开发周期。
第五步骤S50：重复所述第三步骤和所述第四步骤直至集成电路版图的设计完成。具体的，在本实施例中，所述高亮区满足多次添加和多处添加的要求。因本发明的所述集成电路版图的设计方法的特性，完成集成电路版图的设计之后，不需要运行DRC来检查走线间距，因为在集成电路版图的设计过程中，所有的布线均满足金属线最小间隔的设计规则。
第六步骤S60：清除所述基版上的所有的高亮区。具体的，利用第b按键清除所述基版上的所述高亮区，其中，b为小于或者等于p的正整数。本实施例中，在清除所述高亮区之后，也可以通过运行DRC来检查集成电路版图的走线间距，从而双重保证集成电路版图的走线间距不存在问题。
综上，本发明提供一种集成电路版图的设计方法，包括：第一步骤：提供n层电路布图层，第n电路布图层上均对应设计有第n电路结构；第二步骤：提供一基版；第三步骤：在所述基版上利用快捷键调用第m电路布图层，并根据金属线最小间隔的设计规则在第m电路结构侧添加高亮区；第四步骤：在远离所述第m电路结构的所述高亮区侧调用第m’电路结构；第五步骤：重复所述第二步骤和所述第三步骤直至集成电路版图的设计完成；第六步骤：清除所述基版上的所有的高亮区；其中，n为大于或者等于2的正整数，m和m’均为小于或者等于n的正整数。本发明中，根据金属线最小间隔的设计规则添加所述高亮区，使得集成电路在设计时就满足金属线最小间隔的设计规则，不需要运行DRC来检查是否存在不满足金属线最小间隔的问题，从而避免了反复修改集成电路版图以及重复运行DRC的情况，提高了工作效率，节省了芯片开发周期。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种集成电路版图的设计方法，其特征在于，包括：
第一步骤：提供第一电路布图层、第二电路布图层至第n电路布图层，其中，所述第一电路布图层上设计有第一电路结构，所述第二电路布图层上设计有第二电路结构，以及所述第n电路布图层上设计有第n电路结构；
第二步骤：提供一基版；
第三步骤：在所述基版上利用快捷键调用第m电路布图层，并根据金属线最小间隔的设计规则在所述第m电路布图层的第m电路结构侧添加高亮区；
第四步骤：在远离所述第m电路结构的所述高亮区侧调用第m’电路布图层上的第m’电路结构；
第五步骤：重复所述第三步骤和所述第四步骤直至集成电路版图的设计完成；
第六步骤：清除所述基版上的所有的高亮区；
其中，n为大于或者等于2的正整数，m和m’均为小于或者等于n的正整数。
2.根据权利要求1所述的集成电路版图的设计方法，其特征在于，所述第m电路结构内部、所述第m’电路结构内部以及所述第m电路结构和所述第m’电路结构之间均满足金属线最小间隔的设计规则。
3.根据权利要求2所述的集成电路版图的设计方法，其特征在于，所述第m电路结构内部、所述第m’电路结构内部以及所述第m电路结构和所述第m’电路结构之间的金属线最小间隔均为0.3μm。
4.根据权利要求1所述的集成电路版图的设计方法，其特征在于，所述快捷键包括：第一按键，第二按键至第p按键，其中，p为大于或者等于2的正整数。
5.根据权利要求4所述的集成电路版图的设计方法，其特征在于，在所述第三步骤中，利用第r按键调用第m电路布图层，其中，r为小于或者等于p的正整数。
6.根据权利要求4所述的集成电路版图的设计方法，其特征在于，在所述第四步骤中，利用第s按键调用所述第m’层电路布图层上的所述第m’电路结构，其中，s为小于或者等于p的正整数。
7.根据权利要求4所述的集成电路版图的设计方法，其特征在于，在所述第三步骤中，利用第a按键添加所述高亮区，其中，a为小于或者等于p的正整数。
8.根据权利要求4所述的集成电路版图的设计方法，其特征在于，在所述第六步骤中，利用第b按键清除所述基版上的所述高亮区，其中，b为小于或者等于p的正整数。
9.根据权利要求1所述的集成电路版图的设计方法，其特征在于，所述第一电路布图层、所述第二电路布图层至所述第n电路布图层均满足重复调用的要求。
10.根据权利要求1所述的集成电路版图的设计方法，其特征在于，所述高亮区满足多次添加和多处添加的要求。
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