CN111244186A - 薄膜晶体管及其制造方法 - Google Patents
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Abstract
本发明公开了一种薄膜晶体管及其制造方法，薄膜晶体管，包含基板、栅极、栅极介电层、图案化半导体层、源极、漏极、阻光层及介电层。栅极配置于基板上，而栅极介电层配置于栅极上。图案化半导体层配置于栅极介电层上。源极及漏极分别配置于图案化半导体层的不同侧，并电性连接图案化半导体层。阻光层配置于图案化半导体层上，且直接接触图案化半导体层，其中阻光层为非金属材料所制成。介电层覆盖阻光层、源极及漏极。
Description
技术领域
本发明是关于薄膜晶体管及其制造方法。
背景技术
薄膜晶体管是场效晶体管的一种，且常被应用于显示装置。薄膜晶体管中的通道可以使用非晶硅或氧化物半导体制成。然而，此等半导体材料对于光十分敏感。当氧化物半导体受光照射时，所产生的光电效应对于薄膜晶体管的电性和稳定性的影响非常大。因此，亟需一种新颖的薄膜晶体管，以保护氧化物半导体避免光的照射。
发明内容
本发明的目的在于提供一种薄膜晶体管，其可以避免半导体层受到光照射导致漏电流及/或临界电压偏移，且可以防止形成寄生电容。
根据本发明的一方面是提供一种薄膜晶体管，包含基板、栅极、栅极介电层、图案化半导体层、源极、漏极、阻光层及介电层。栅极配置于基板上，而栅极介电层配置于栅极上。图案化半导体层配置于栅极介电层上。源极及漏极分别配置于图案化半导体层的不同侧，并电性连接图案化半导体层。阻光层配置于图案化半导体层上，且直接接触图案化半导体层，其中阻光层为非金属材料所制成。介电层覆盖阻光层、源极及漏极。
根据本发明一个或多个实施方式，阻光层对紫外线的平均穿透率为0.01-30％。
根据本发明一个或多个实施方式，阻光层对蓝光的平均穿透率小于90％，其中蓝光的波长为450-475纳米。
根据本发明一个或多个实施方式，阻光层对波长为1-600纳米的光的平均穿透率小于80％。
根据本发明一个或多个实施方式，阻光层与源极及漏极之间具有一间距，该间距为2微米至20微米。
根据本发明一个或多个实施方式，阻光层完整覆盖图案化半导体层的顶面，且源极及漏极分别自该图案化半导体层的侧面延伸至该阻光层上。
根据本发明的另一方面是提供一种半导体结构的制造方法，包含以下步骤：提供基板；在基板上形成栅极；形成栅极介电层覆盖栅极；在栅极介电层上形成半导体层；在半导体层上形成图案化光阻层；通过图案化光阻层而图案化半导体层，以形成图案化半导体层；对图案化光阻层进行黑化处理、粗糙化处理或其组合，以形成阻光层；在栅极介电层上形成源极及漏极，其中源极及漏极分别接触图案化半导体层的不同侧壁；以及形成介电层覆盖阻光层、源极及漏极。
根据本发明一个或多个实施方式，形成图案化光阻层的步骤包含：在半导体层上形成光阻层；使用半色调(halftone)光罩对光阻层曝光；以及显影光阻层，以形成图案化光阻层，其中图案化光阻层包含第一部分及第二部分，第一部分的厚度大于第二部分的厚度。
根据本发明一个或多个实施方式，在对图案化光阻层进行黑化处理、粗糙化处理或其组合的步骤之前，还包含执行灰化(ashing)工艺以移除图案化光阻层的第一部分，而暴露出图案化半导体层的一部分。
根据本发明一个或多个实施方式，黑化处理包含对图案化光阻层执行一烘烤工艺，以形成阻光层。
根据本发明一个或多个实施方式，烘烤工艺的温度为110℃至280℃。
根据本发明一个或多个实施方式，粗糙化处理包含对图案化光阻层执行一干蚀刻工艺，以形成阻光层。
根据本发明的又一方面是提供一种薄膜晶体管的制造方法，包含以下步骤：提供基板；在基板上形成栅极；形成栅极介电层覆盖栅极；在栅极介电层上形成源极及漏极；在源极及漏极上形成半导体层，其中半导体层覆盖栅极介电层、源极及漏极；在半导体层上形成图案化光阻层；通过图案化光阻层而图案化该半导体层，以形成图案化半导体层；对图案化光阻层进行黑化处理、粗糙化处理或其组合，以形成阻光层；以及形成介电层覆盖阻光层、源极、漏极及图案化半导体层。
根据本发明一个或多个实施方式，黑化处理包含对图案化光阻层执行烘烤工艺，以形成阻光层。
根据本发明一个或多个实施方式，烘烤工艺的温度为110℃至280℃。
根据本发明一个或多个实施方式，粗糙化处理包含对图案化光阻层执行干蚀刻工艺，以形成阻光层。
与现有技术相比，本发明的薄膜晶体管可以有效的防止光线照射半导体层，避免半导体层的临界电压偏移，影响薄膜晶体管的电性。此外，本发明的薄膜晶体管的制造方法可以制造上述的薄膜晶体管，且不须剥除图案化半导体层时使用的光阻，亦减少了工艺难度。
附图说明
图1绘示一般含有阻光层的薄膜晶体管。
图2绘示根据本发明一些实施例的薄膜晶体管的剖面示意图。
图3绘示根据本发明一些实施例的薄膜晶体管的剖面示意图。
图4绘示根据本发明一些实施例的薄膜晶体管的剖面示意图。
图5A至图5I绘示根据本发明一些实施例的薄膜晶体管的制造方法。
图6A至图6F绘示根据本发明一些实施例的薄膜晶体管的制造方法。
图7A至图7G绘示根据本发明一些实施例的薄膜晶体管的制造方法。
具体实施方式
以下揭示内容提供许多不同实施例或示例，用于实施本发明的不同特征。下文描述组件及排列的特定实例以简化本说明书的内容。当然，该等实例仅为示例且并不意欲为限制性。举例来说，在以下描述中，第一特征形成于第二特征上或之上包含第一特征与第二特征直接接触的实施例，亦可以包含第一特征与第二特征未直接接触的实施例。
此外，本发明可在各实例中重复元件符号及/或字母。此重复是为了简化，并不指示所论述的各实施例及/或配置之间的关系。再者，在本发明中，以下的特征形成于、连接至及/或耦合至另一个特征可以包含特征形成直接接触的实施例，亦可以包含另外的特征***形成的特征的实施例，以使特征并未直接接触。进一步地，为了便于描述，本文可使用空间相对性用语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示一个元件或特征与另一个元件(或多个元件)或特征(或多个特征)的关系。空间相对性用语意欲包含元件在使用或操作中的不同定向。
此外，根据不同的设计，本发明中的“源极”与“漏极”可以互相交换。因此，在一些实施例中，以下所述的“源极”可以为“漏极”，而“漏极”可以为“源极”。
请参考图1，其绘示一般含有阻光层的薄膜晶体管的剖面示意图。如图所示，阻光层110位于介电层120之上，且阻光层110为金属材质。因此，阻光层110与源极130、漏极140以及阻光层110与栅极150之间容易形成寄生电容。在图1中，寄生电容的位置以虚线表示。寄生电容会影响薄膜晶体管100的电性，导致薄膜晶体管100的效能下降。因此，需要一种新颖的薄膜晶体管，以改善寄生电容的问题，并同时保护半导体层避免光的照射。
本发明提供一种薄膜晶体管，可以避免半导体层受到光照射导致漏电流及/或临界电压偏移，且可以防止形成寄生电容。
请参考图2，其绘示根据本发明一些实施例的薄膜晶体管200的剖面示意图。薄膜晶体管200包含基板210、栅极220、栅极介电层230、图案化半导体层240、源极250、漏极260、阻光层270以及介电层280。在薄膜晶体管200中，栅极220位于基板210上，而栅极介电层230覆盖栅极220。图案化半导体层240、源极250及漏极260位于栅极介电层230上，其中源极250与图案化半导体层240的侧面241接触，而漏极260与图案化半导体层240的侧面242接触，因此源极250与漏极260配置于图案化半导体层240的不同侧面。值得注意的是，源极250及漏极260分别自图案化半导体层240的侧面241及侧面242延伸至图案化半导体层240的顶面243。也就是说，源极250及漏极260通过图案化半导体层240的侧面241、侧面242及顶面243与图案化半导体层240电性连接。
阻光层270位于图案化半导体层240上，并直接接触图案化半导体层240。在一些实施例中，阻光层270仅覆盖部分的图案化半导体层240，且源极250及漏极260亦仅覆盖另一部分的图案化半导体层240，其中阻光层270与源极250及漏极260不互相接触。进一步说明，阻光层270与源极250及漏极260之间具有一个间距P，间距P为约2微米至约20微米，例如3微米、4微米、5微米、10微米或15微米。由于阻光层270与源极250及漏极260之间具有间距P，因而暴露出部分的图案化半导体层240。介电层280填充阻光层270与源极250及漏极260之间的空隙，并且接触上述暴露的图案化半导体层240。间距P提供了工艺上的裕度，进而增加工艺合格率。
介电层280覆盖图案化半导体层240、源极250、漏极260及阻光层270。
在图2绘示的薄膜晶体管200中，由于源极250、漏极260及栅极220上方并未配置金属阻光层，因此不会产生寄生电容。此外，由于源极250及漏极260各自从图案化半导体层240的侧壁241及侧壁242延伸至顶面243，因此源极250及漏极260与图案化半导体层240的接触面积大，电性连接效果佳。
本发明的另一方面是提供一种像素结构，此像素结构包含上述的薄膜晶体管200以及像素电极层290，如图2所示。在一些实施例中，像素电极层290的材料可以为氧化铟锡。像素电极层290与源极250或漏极260电性连接，使得像素电极层290得和数据线电性连接。在某些实施例中，介电层280包含开口281，开口281暴露出源极250或漏极260，而像素电极层290通过开口281与源极250或漏极260电性连接。
请参考图3，其绘示根据本发明一些实施例的薄膜晶体管300的剖面示意图。与图2绘示的薄膜晶体管200相似，薄膜晶体管300包含基板310、栅极320、栅极介电层330、图案化半导体层340、源极350、漏极360、阻光层370以及介电层380，其中基板310、栅极320及栅极介电层330可与图2绘示的基板210、栅极220及栅极介电层230相同或相似，在此不再赘述。图案化半导体层340、源极350及漏极360配置于栅极介电层330上，而阻光层370配置于图案化半导体层340上。源极350及漏极360分别接触图案化半导体层340的侧壁341及侧壁342，并自图案化半导体层340的侧壁341及侧壁342延伸至阻光层370的顶面371上。源极350及漏极360分别通过图案化半导体层340的侧壁341及侧壁342与图案化半导体层340电性连接。值得注意的是，阻光层370完整覆盖图案化半导体层340的顶面343。
由于阻光层370完整覆盖图案化半导体层340的顶面343，使得图案化半导体层340完整被保护，避免光线照射图案化半导体层340而导致图案化半导体层340的临界电压偏移，影响薄膜晶体管300的电性。
此外，介电层380覆盖源极350、漏极360及阻光层370。
本发明的另一方面是提供一种像素结构，此像素结构包含上述的薄膜晶体管300以及像素电极层390，如图3所示。在一些实施例中，像素电极层390的材料可以为氧化铟锡。像素电极层390与源极350或漏极360电性连接，使得像素电极层390得和数据线电性连接。在某些实施例中，介电层380包含开口381，开口381暴露出源极350或漏极360，而像素电极层390通过开口381与源极350或漏极360电性连接。
在图3绘示的薄膜晶体管300中，由于源极350、漏极360以及栅极320上方并未配置金属阻光层，因此亦不会产生寄生电容。而且，由于阻光层370完整覆盖图案化半导体层340的顶面343，因此完全避免图案化半导体层340受到光线照射。
请参考图4，其绘示根据本发明一些实施例的薄膜晶体管400的剖面示意图。与图2绘示的实施例相似，图4的薄膜晶体管400包含基板410、栅极420、栅极介电层430、图案化半导体层440、源极450、漏极460、阻光层470以及介电层480，其中基板410、栅极420及栅极介电层430与基板210、栅极220及栅极介电层230相同或相似，在此不再赘述。
源极450及漏极460配置于栅极介电层430上，而图案化半导体层440配置于源极450及漏极460上。进一步说明，图案化半导体层440沿着源极450及漏极460延伸，并与栅极介电层430接触。因此，图案化半导体层440与源极450及漏极460的接触面积较大，两者之间的电性连接也较佳。此外，与图2及图3绘示的实施例不同，在薄膜晶体管400中，源极450与漏极460之间的空隙系由图案化半导体层440填充。
值得注意的是，阻光层470完整覆盖图案化半导体层440的顶面441，避免光线照射图案化半导体层440。因此，薄膜晶体管400同时兼具良好的电性连接以及优秀的阻光性。
介电层覆盖源极450、漏极460、图案化半导体层440及阻光层470。
本发明的另一方面是提供一种像素结构，此像素结构包含上述的薄膜晶体管400以及像素电极层490，如图4所示。在一些实施例中，像素电极层490的材料可以为氧化铟锡。像素电极层490与源极450或漏极460电性连接，使得像素电极层490得和数据线电性连接。在某些实施例中，介电层480包含开口481，开口481暴露出源极450或漏极460，而像素电极层490通过开口481与源极450或漏极460电性连接。
在一些实施例中，上述的图案化半导体层240、图案化半导体层340及图案化半导体层440的材料例如可为金属氧化物半导体，例如氧化铟镓锌(indium gallium zincoxide,IGZO)、氧化锌(ZnO)、氧化铟(InO)、氧化镓(GaO)或其组合。
在一些实施例中，上述的阻光层270、阻光层370及阻光层470对紫外线的平均穿透率为约0.01％至约30％，例如0.05％、0.1％、0.5％、1％、5％、10％、15％、20％或25％。在某些实施例中，上述的阻光层270、阻光层370及阻光层470对蓝光的平均穿透率小于约90％，例如85％、80％、30％、25％、20％、15％或10％，其中蓝光的波长范围为450-475纳米。在又一些实施例中，阻光层270、阻光层370及阻光层470对波长为1-600纳米的光的平均穿透率小于约80％，例如75％、65％、55％、50％、45％或40％。此外，在一些实施例中，阻光层270、阻光层370及阻光层470的厚度为约0.5微米至约5微米，例如1微米、2微米、3微米或4微米。
在一些实施例中，上述的阻光层270、阻光层370及阻光层470的材料例如可为酚醛树脂、压克力树脂或聚酰亚胺树脂(polyimide)。在某些实施例中，阻光层270、阻光层370及阻光层470的材料包含碳。
本发明亦提供一种薄膜晶体管的制造方法。请参考图5A至图5I，其绘示根据本发明一些实施例的薄膜晶体管的制造方法。首先，如图5A所示，提供基板210，在基板210上形成栅极220，并形成栅极介电层230覆盖栅极220。
之后，如图5B所示，在栅极介电层230上形成半导体层235。在一些实施例中，半导体层235是共形形成于栅极介电层230上。在某些实施例中，半导体层235的材料为金属氧化物半导体，例如氧化铟镓锌(indium gallium zinc oxide,IGZO)、氧化锌(ZnO)、氧化铟(InO)、氧化镓(GaO)或其组合。
然后，如图5C所示，在半导体层235上形成光阻层245。在一些实施例中，可以使用涂布及干燥工艺而形成光阻层245。光阻层245的材料可以为酚醛树脂、压克力树脂、聚酰亚胺树脂(polyimide)或其他合适的光阻材料。
接着，请参考图5D，对光阻层245执行图案化工艺，以形成图案化光阻层255。值得注意的是，上述图案化工艺包含使用半色调(halftone)光罩对光阻层245曝光，并显影光阻层245，而形成图案化光阻层255。因此，图案化光阻层255的厚度并非均匀，而是依照半色调光罩的设计而有厚薄分布。图案化光阻层255包含第一部分2551以及第二部分2552，其中第一部分2551的厚度大于第二部分2552的厚度。进一步说明，第一部分2551与第二部分2552的厚度分布可以依据半色调光罩的设计而有不同。
如图5E所示，通过图案化光阻层255而对半导体层235执行图案化工艺，以形成图案化半导体层240。在一些实施例中，上述图案化工艺包含使用图案化光阻层255为遮罩对半导体层235进行湿式蚀刻。与一般湿式蚀刻工艺相似，被图案化光阻层255覆盖的半导体层235不会被蚀刻，因此图案化光阻层255的厚薄不会影响蚀刻的品质。
接着，如图5F所示，对图案化光阻层255执行灰化(ashing)工艺。灰化工艺使图案化光阻层255厚度减少，因此图案化光阻层255较薄的部分被蚀刻掉。在一些实施例中，灰化工艺包含移除图案化光阻层255的第二部分2552而残留图案化光阻层255的第一部分2551，因而暴露出部分的图案化半导体层240。此外，灰化工艺亦移除部分的第一部分2551，使得第一部分2551的厚度减少。
之后，在一些实施例中，如图5G所示，可以对残留的图案化光阻层255的第一部分2551执行黑化处理，以形成阻光层270。黑化处理包含烘烤工艺，烘烤工艺可以使图案化光阻层255的第一部分2551色泽转黑，依照烘烤工艺的温度不同，图案化光阻层255的第一部分2551黑化的程度也不同。在一些实施例中，烘烤工艺使得部分的图案化光阻层255的第一部分2551碳化，因而达到阻光的效果。在某些实施例中，烘烤工艺的温度可以为110℃至280℃，例如150℃、200℃或250℃。
此外，请参考图5H，在一些实施例中，亦可以对图案化光阻层255的第一部分2551执行粗糙化处理，以形成阻光层270。粗糙化处理可以包含干蚀刻工艺。进一步说明，干蚀刻工艺可以使图案化光阻层255的第一部分2551的表面粗糙化，避免光线直接穿过图案化光阻层255的第一部分2551照射图案化半导体层240。
上述的黑化处理及粗糙化处理皆可以使图案化光阻层255的第一部分2551对光的穿透率降低。因此，在一些实施例中，可以对图案化光阻层255的第一部分2551仅执行黑化处理。在另一些实施例中，可以对图案化光阻层255的第一部分2551仅执行粗糙化处理。在又一些实施例中，可以对图案化光阻层255的第一部分2551执行黑化处理以及粗糙化处理。
之后，如图5I所示，在图案化半导体层240上形成源极250及漏极260。在一些实施例中，部分的源极250及漏极260配置于栅极介电层230上，而另一部分的源极250及漏极260配置于图案化半导体层240上。详细而言，源极250及漏极260分别自图案化半导体层240的侧壁241及侧壁242延伸至图案化半导体层240的顶面243。因此，源极250及漏极260与图案化半导体层240的侧壁241、侧壁242及顶面243接触，使源极250及漏极260与图案化半导体层240的电性连接更佳，接触电阻(contact resistance)更小。源极250及漏极260与阻光层270之间具有间距P，间距P至少为2微米，例如3微米、4微米或5微米。源极250及漏极260与阻光层270之间的间距P提供更大的工艺裕度，因而提升了工艺合格率。
此外，亦可以形成介电层280覆盖源极250、漏极260、图案化半导体层240及阻光层270。在一些实施例中，介电层280填入源极250及漏极260与阻光层270之间的空隙。在某些实施例中，介电层280包含开口281，像素电极290形成于介电层280上，并通过开口281与源极250或漏极260电性连接。
本发明亦提供另一种薄膜晶体管的制造方法。请参考图6A至图6F，其绘示根据本发明一些实施例的薄膜晶体管的制造方法。如图6A所示，提供基板310，形成栅极320于基板310上，并形成栅极介电层330覆盖栅极320。
如图6B所示，在栅极介电层330上形成半导体层335。之后，如图6C所示，形成图案化光阻层355于半导体层335上。不同于图5D绘示的图案化光阻层255，图案化光阻层355的厚度较为均匀。接着，如图6D所示，通过图案化光阻层355而对半导体层335执行图案化工艺，以形成图案化半导体层340，其中图案化光阻层355完整覆盖图案化半导体层340的顶面343。
之后，如图6E所示，对图案化光阻层355执行黑化处理、粗糙化处理或其组合，以形成阻光层370。如上所述，黑化处理可以包含烘烤工艺，烘烤工艺使得图案化光阻层355色泽转黑。在一些实施例中，烘烤工艺使得至少部分的图案化光阻层355碳化，因而达到阻光的效果。在某些实施例中，烘烤工艺的温度可以为110℃至280℃，例如150℃、200℃或250℃。在一些实施例中，粗糙化处理可以包含干蚀刻工艺。进一步说明，干蚀刻工艺可以使图案化光阻层355的表面粗糙化，避免光线直接穿过图案化光阻层355照射图案化半导体层340。在一些实施例中，阻光层370完整覆盖图案化半导体层340的顶面343。
接着，如图6F所示，在栅极介电层330上形成源极350及漏极360，源极350及漏极360分别自图案化半导体层的侧面341及侧面342延伸至阻光层370的顶面371。之后，形成介电层380覆盖源极350、漏极360及阻光层370。在一些实施例中，介电层380可以包含开口381。在某些实施例中，在介电层380上可以形成像素电极390，像素电极390通过开口381与源极350或漏极360电性连接。
本发明亦提供另一种薄膜晶体管的制造方法。请参考图7A至图7G，其绘示根据本发明一些实施例的薄膜晶体管的制造方法。请参考图7A，提供基板410，并依序形成栅极420及栅极介电层430，其中栅极420形成于基板410上，而栅极介电层430覆盖栅极420。
接着，请参考图7B及图7C，在栅极介电层430上形成源极450及漏极460，在源极450及漏极460上再形成半导体层435。在一些实施例中，半导体层435系共形形成于源极450、漏极460及栅极介电层430上。
之后，如图7D及图7E所示，在半导体层435上形成图案化光阻层455，并通过图案化光阻层455而图案化半导体层435，以形成图案化半导体层440。图案化光阻层455完整覆盖图案化半导体层440的顶面441。
然后，如图7F所示，对图案化光阻层455执行黑化处理、粗糙化处理或其组合，以形成阻光层470。如同前述，黑化处理包含烘烤工艺，而粗糙化处理包含干蚀刻工艺。烘烤后的图案化光阻层455色泽较黑，因此光线较不容易穿透。而粗糙化处理后的图案化光阻层455，由于顶面较为粗糙，因此可以将光线散射，避免光线直射图案化半导体层440。
请参考图7G，形成介电层480，介电层480覆盖源极450、漏极460、图案化半导体层440及阻光层470。在一些实施例中，介电层480包含开口481，开口481暴露出部分的源极450或漏极460。在某些实施例中，在介电层480上及开口481内亦可以形成像素电极490，源极450或漏极460通过像素电极490电性连接至外部布线。
以下例示性描述本发明的一些实施例，表1为各实施例的各项测试条件，而表2为各实施例的阻光层的各项测试数据。
表1
| 实施例 | 阻光层厚度 | 烘烤温度 | 干蚀刻 |
| 1 | 1.5微米 | 220℃ | 无 |
| 2 | 2.0微米 | 220℃ | 无 |
| 3 | 1.5微米 | 无烘烤 | 有 |
| 4 | 1.5微米 | 220℃ | 有 |
表2
在表1及表2中，实施例1、2未执行干蚀刻工艺，而实施例3、4执行干蚀刻工艺。此外，实施例3并未执行烘烤工艺。从表2的数据可以看出，经过烘烤工艺或干蚀刻工艺可以使阻光层的光线穿透率大幅降低。举例来说，紫外线的平均穿透率降至约30％以下。阻光层对蓝光的平均穿透率小于约90％其中蓝光的波长为450-475纳米。表2中的全波段的波长范围为1-600纳米，在全波段下，阻光层的平均穿透率小于约80％。由实施例4可以知道，同时使用烘烤以及干蚀刻工艺的可以达到更佳的阻光效果。此外，阻光层对光线的穿透率亦会受到厚度的影响，阻光层的厚度越大，则光线穿透率越低，阻光效果越好。
本发明提供的薄膜晶体管可以有效的防止光线照射半导体层，避免半导体层的临界电压偏移，影响薄膜晶体管的电性。此外，本发明提供的薄膜晶体管的制造方法可以制造上述的薄膜晶体管，且不须剥除图案化半导体层时使用的光阻，亦减少了工艺难度。
上文概述若干实施例或示例之特征，使得所属领域的技术人员可更好地理解本发明的各方面。所属领域的技术人员应了解，可轻易使用本发明作为基础来设计或修改其他工艺及结构，以便实施本文所介绍的实施例的相同目的及/或实现相同优点。所属领域的技术人员亦应认识到，此类等效结构并未脱离本发明的精神及范畴，且可在不脱离本发明的精神及范畴的情况下产生本文的各种变化、替代及更改。
Claims (16)
1.一种薄膜晶体管，其特征在于，包含：
基板；
栅极，配置于所述基板上；
栅极介电层，配置于所述栅极上；
图案化半导体层，配置于所述栅极介电层上；
源极及漏极，分别配置于所述图案化半导体层的不同侧，并电性连接所述图案化半导体层；
阻光层，配置于所述图案化半导体层上，且直接接触所述图案化半导体层，其中所述阻光层为非金属材料所制成；以及
介电层，覆盖所述阻光层、所述源极及所述漏极。
2.如权利要求1所述的薄膜晶体管，其特征在于，所述阻光层对紫外线的平均穿透率为0.01-30％。
3.如权利要求1所述的薄膜晶体管，其特征在于，所述阻光层对蓝光的平均穿透率小于90％，其中所述蓝光的波长为450-475纳米。
4.如权利要求1所述的薄膜晶体管，其特征在于，所述阻光层对波长为1-600纳米的光的平均穿透率小于80％。
5.如权利要求1所述的薄膜晶体管，其特征在于，所述阻光层与所述源极及所述漏极之间具有间距，所述间距为2微米至20微米。
6.如权利要求1所述的薄膜晶体管，其特征在于，所述阻光层完整覆盖所述图案化半导体层的顶面，且所述源极及所述漏极分别自所述图案化半导体层的侧面延伸至所述阻光层上。
7.一种薄膜晶体管的制造方法，其特征在于，包含以下步骤：
提供基板；
在所述基板上形成栅极；
形成栅极介电层覆盖所述栅极；
在所述栅极介电层上形成半导体层；
在所述半导体层上形成图案化光阻层；
通过所述图案化光阻层而图案化所述半导体层，以形成图案化半导体层；
对所述图案化光阻层进行黑化处理、粗糙化处理或其组合，以形成阻光层；
在所述栅极介电层上形成源极及漏极，其中所述源极及所述漏极分别接触所述图案化半导体层的不同侧壁；以及
形成介电层覆盖所述阻光层、所述源极及所述漏极。
8.如权利要求7所述的制造方法，其特征在于，形成所述图案化光阻层的步骤包含：
在所述半导体层上形成光阻层；
使用半色调光罩对所述光阻层曝光；以及
显影所述光阻层，以形成所述图案化光阻层，其中所述图案化光阻层包含第一部分及第二部分，所述第一部分的厚度大于所述第二部分的厚度。
9.如权利要求8所述的制造方法，其特征在于，在对所述图案化光阻层进行所述黑化处理、所述粗糙化处理或其组合的步骤之前，还包含执行灰化工艺以移除所述图案化光阻层的所述第一部分，而暴露出所述图案化半导体层的一部分。
10.如权利要求7所述的制造方法，其特征在于，所述黑化处理包含对所述图案化光阻层执行烘烤工艺，以形成所述阻光层。
11.如权利要求10所述的制造方法，其特征在于，所述烘烤工艺的温度为110℃至280℃。
12.如权利要求7所述的制造方法，其特征在于，所述粗糙化处理包含对所述图案化光阻层执行干蚀刻工艺，以形成所述阻光层。
13.一种薄膜晶体管的制造方法，其特征在于，包含以下步骤：
提供基板；
在所述基板上形成栅极；
形成栅极介电层覆盖所述栅极；
在所述栅极介电层上形成源极及漏极；
在所述源极及所述漏极上形成半导体层，其中所述半导体层覆盖所述栅极介电层、所述源极及所述漏极；
在所述半导体层上形成图案化光阻层；
通过所述图案化光阻层而图案化所述半导体层，以形成图案化半导体层；
对所述图案化光阻层进行黑化处理、粗糙化处理或其组合，以形成阻光层；以及
形成介电层覆盖所述阻光层、所述源极、所述漏极及所述图案化半导体层。
14.如权利要求13所述的制造方法，其特征在于，所述黑化处理包含对所述图案化光阻层执行烘烤工艺，以形成所述阻光层。
15.如权利要求14所述的制造方法，其特征在于，所述烘烤工艺的温度为110℃至280℃。
16.如权利要求13所述的制造方法，其特征在于，所述粗糙化处理包含对所述图案化光阻层执行干蚀刻工艺，以形成所述阻光层。
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