CN111244032A - 半导体器件的制作方法和半导体器件 - Google Patents

半导体器件的制作方法和半导体器件 Download PDF

Info

Publication number
CN111244032A
CN111244032A CN202010232317.3A CN202010232317A CN111244032A CN 111244032 A CN111244032 A CN 111244032A CN 202010232317 A CN202010232317 A CN 202010232317A CN 111244032 A CN111244032 A CN 111244032A
Authority
CN
China
Prior art keywords
layer
filling
metal connecting
metal
connecting line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010232317.3A
Other languages
English (en)
Inventor
左明光
朱宏斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010232317.3A priority Critical patent/CN111244032A/zh
Publication of CN111244032A publication Critical patent/CN111244032A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请提供了一种半导体器件的制作方法和半导体器件。该方法包括：提供具有绝缘介质层的基底；在绝缘介质层的表面上形成金属连线层；至少刻蚀去除部分金属连线层，至少在金属连线层中形成多个填充槽，填充槽的两侧具有金属连线部；在填充槽的至少部分中填充介质，形成介质部。该方法通过先沉积后刻蚀形成金属连线部，由于沉积的宽度尺寸相对较大，所以该沉积的过程中不容易产生孔洞且形成的结构层较为致密。因此，相比于现有技术在凹槽中填充金属形成金属连线部，该方式减少了金属连线部产生孔洞的概率，进而提高电迁移率，从而提升器件的性能。

Description

半导体器件的制作方法和半导体器件
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体器件的制作方法和半导体器件。
背景技术
现有技术中，半导体器件中金属线的形成工艺一般包括：一般先在基底上设置隔离介质层，然后刻蚀隔离介质层和基底的绝缘介质层，形成凹槽，然后再在凹槽中填充金属，形成金属线。但是随着器件的制程层数的成倍增加，金属线的间隔越来越小，使得填充工艺越来越难，很容易产生孔洞，降低了电迁移率，导致器件性能较差甚至失效。具体地，在三维存储器(3D NAND)中，空隙会导致器件的电阻电容(RC)延迟指数性变差，进而导致器件的响应速度变慢。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体器件的制作方法和半导体器件，以解决现有技术中的填充工艺形成金属连线部容易产生孔洞的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件的制作方法，该方法包括：提供具有绝缘介质层的基底；在所述绝缘介质层的表面上形成金属连线层；至少刻蚀去除部分所述金属连线层，至少在所述金属连线层中形成多个填充槽，所述填充槽的两侧具有金属连线部；在所述填充槽的至少部分中填充介质，形成介质部。
进一步地，至少刻蚀去除部分所述金属连线层，至少在所述金属连线层中形成多个填充槽，包括：依次去除部分所述绝缘介质层和所述金属连线层，在所述绝缘介质层和所述金属连线层中形成多个所述填充槽。
进一步地，在形成多个间隔的金属连线部之后，在形成介质部之前，所述制作方法还包括：至少在所述填充槽的内壁上形成阻挡层，在所述填充槽的至少部分中填充介质，形成介质部，包括：在所述填充槽的剩余部分中填充介质，形成所述介质部。
进一步地，在所述填充槽的至少部分中填充介质，形成介质部，包括：至少在所述填充槽的上方形成封顶层，所述封顶层和所述填充槽的内壁形成封闭空间，所述封闭空间中具有空气。
进一步地，至少在所述填充槽的剩余部分中形成封顶层，包括：在所述填充槽的剩余部分中以及所述填充槽两侧的所述金属连线部上形成所述封顶层。
进一步地，所述封顶层的材料包括硅氧化合物和/或硅氮化合物。
进一步地，所述金属连线层的材料包括铜、钨、钴、钌、钼、锇和铱中的至少一种。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件，包括：具有绝缘介质层的基底；多个金属连线部，所述金属连线部位于所述绝缘介质层上，任意两个所述金属连线部之间具有间隔，至少部分所述间隔形成填充槽，所述金属连线部为通过刻蚀形成的；介质部，位于所述填充槽的至少部分中
进一步地，所述绝缘介质层中具有多个凹槽，所述金属连线部位于凹槽两侧的所述绝缘介质层上，所述间隔位于所述凹槽上方且所述间隔的至少部分和所述凹槽的至少部分形成所述填充槽。
进一步地，所述半导体器件还包括：阻挡层，至少位于所述金属连线部的侧壁和所述介质部之间。
进一步地，所述介质部包括：空气，位于所述填充槽内；封顶层，与所述填充槽内壁形成封闭空间，所述空气位于所述封闭空间内。
进一步地，所述封顶层的材料包括硅氧化合物和/或硅氮化合物。
应用本申请的技术方案，上述制作方法中，首先在具有绝缘介质层的基底形成金属连线层，然后通过刻蚀至少在金属连线层中形成多个填充槽，使得填充槽的两侧分别具有一个金属连线部，最后在填充槽的至少部分中填充介质，形成介质部。该方法通过先沉积后刻蚀形成金属连线部，由于沉积的宽度尺寸相对较大，所以该沉积的过程中不容易产生孔洞且形成的结构层较为致密。因此，相比于现有技术在凹槽中填充金属形成金属连线部，该方式减少了金属连线部产生孔洞的概率，进而提高电迁移率，从而提升器件的性能，例如，将该方法应用在3D NAND闪存的位线形成过程中，可以减少产生孔洞的概率，提高了器件的RC延迟指数性，进而提高了导致器件的响应速度。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的一种实施例的半导体器件的制作方法的流程图；
图2示出了根据本申请的一种实施例的包括绝缘介质层的基底的示意图；
图3示出了在图2的绝缘介质层的表面形成金属连线层的示意图；
图4示出了刻蚀去除图3的结构中部分绝缘介质层和金属连线层形成填充槽的示意图；
图5示出了在图4的结构中形成阻挡层的示意图；以及
图6示出了在图5的结构中形成封顶层的示意图。
其中，上述附图包括以下附图标记：
10、基底；11、绝缘介质层；20、金属连线层；21、金属连线部；30、填充槽；40、阻挡层；50、封顶层；60、封闭空间。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术中所说的，现有技术中的填充工艺形成的金属连线部容易产生孔洞，为了解决上述的技术问题，本申请的一种典型的实施方式中，提供了一种半导体器件的制作方法和半导体器件。
根据本申请的实施例，提供了一种半导体器件的制作方法，如图1所示，上述制作方法包括以下步骤：
步骤S101，提供具有绝缘介质层11的基底10，如图2所示；
步骤S102，在上述绝缘介质层11的表面上形成金属连线层20，如图3所示；
步骤S103，至少刻蚀去除部分上述金属连线层20，至少在上述金属连线层20中形成多个填充槽30，上述填充槽30的两侧具有金属连线部21，如图4所示；
步骤S104，在上述填充槽30的至少部分中填充介质，形成介质部，如图6所示。
上述制作方法中，首先在具有绝缘介质层的基底形成金属连线层，然后通过刻蚀至少在金属连线层中形成多个填充槽，使得填充槽的两侧分别具有一个金属连线部，最后在填充槽的至少部分中填充介质，形成介质部。该方法通过先沉积后刻蚀形成金属连线部，由于沉积的宽度尺寸相对较大，所以该沉积的过程中不容易产生孔洞且形成的结构层较为致密。因此，相比于现有技术在凹槽中填充金属形成金属连线部，该方式减少了金属连线部产生孔洞的概率，进而提高电迁移率，从而提升器件的性能，例如，将该方法应用在3D NAND闪存的位线形成过程中，可以减少产生孔洞的概率，提高了器件的RC延迟指数性，进而提高了导致器件的响应速度。
本申请的一种实施例中，至少刻蚀去除部分上述金属连线层，至少在上述金属连线层中形成多个填充槽，包括：依次去除部分上述绝缘介质层11和上述金属连线层20，在上述绝缘介质层11和上述金属连线层20中形成多个上述填充槽30，如图4所示。具体地，上述方法通过刻蚀绝缘介质层11和上述金属连线层20形成填充槽30，形成间隔的金属连线部21。具体的刻蚀工艺可以根据实际情况确定，比如根据具体的绝缘介质层的材料、金属连线层的材料、绝缘介质层的厚度、金属连线层的厚度以及要刻蚀去除部分的宽度等来确定具体的刻蚀工艺，包括具体的工艺以及对应的步骤和时间等。该过程中具体可以采用干法刻蚀，也可以采用湿法刻蚀，本领域技术人员可以根据实际情况选择具体的刻蚀工艺。
本申请的一种实施例中，在形成多个间隔的金属连线部21之后，在形成介质部之前，上述制作方法还包括：至少在上述填充槽的内壁上形成阻挡层40。在实际的工艺过程中，可能还会在金属连线部的裸露表面形成阻挡层40，如图5所示。在上述填充槽30的至少部分中填充介质，形成介质部，包括：在上述填充槽30的剩余部分中填充介质，形成上述介质部。阻挡层40可以防止金属连线部的金属扩散至其他区域，从而进一步保证了器件具有良好的电性能。
具体地，阻挡层的形成工艺可以根据实际情况来确定，比如根据阻挡层的材料以及厚度来确定。
为了进一步保证阻挡层对金属具有良好的阻止扩散的作用，本申请的一种实施例中，阻挡层的材料为均匀的填充性能很好的高阻挡特性的材料，具体可以为氮化铝、氧化铝和氧化铪中的一种或者多种。
本申请的一种实施例中，在上述填充槽的至少部分中填充介质，形成介质部，包括：至少在上述填充槽30的上方形成封顶层50，上述封顶层50和上述填充槽30的内壁形成封闭空间60，上述封闭空间60内具有空气，如图6所示。选择用最低电介质常数的空气泡取代现有技术的隔离介质层，实现电容的最小化，使得电介质击穿减少，从而使得器件具有更好的电性能
当然，上述封闭空间中的气体并不限于是空气，还可以为其他的惰性气体(这里指广泛的惰性气体)，比如氮气等等。如果封闭空间中为其他的惰性气体，在实际的工艺中，还需要在填充槽中填充对应的惰性气体，工艺上较为复杂。因此，最经济的方式就是封闭空间中为空气，这样制作过程中，无需额外的工艺填充，且无需增加材料成本，因为本身填充槽中就有空气。
需要说明的是，采用上述气体介质填充在填充槽中，进一步避免金属连线部之间的介质部被击穿，提高器件的可靠性。
本申请的一种实施例中，至少在上述填充槽的剩余部分中形成封顶层，包括：在上述填充槽30的剩余部分中以及上述填充槽30两侧的上述金属连线部21上形成上述封顶层50，如图6所示。具体地，上述封顶层不仅和与上述填充槽30的内壁形成封闭空间60，并且覆盖了金属连线部21的表面，以保护金属连线部21，从而保证器件性能稳定。
需要说明的是，填充性能差的材料形成上述封顶层，以进一步保证空气泡的实现。具体可以为采用填充能力较差的PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强的化学气相沉积法)工艺实现。
还需要说明的是，具体的封顶层的制作工艺可以根据实际情况确定，比如，根据封顶层的材料和填充槽的大小以及形状确定具体的制作工艺，包括具体的工艺以及对应的步骤和时间等。
本申请的一种实施例中，上述封顶层的材料包括硅氧化合物和/或硅氮化合物，其中，硅氧化合物即为硅元素和氧元素形成的化合物，具体可以为氧化硅。硅氮化合物即为硅元素和氮元素形成的化合物，具体可以为氮化硅。当然，上述封顶层不限于氧化硅层，本领域技术人员可以根据实际情况选择其他合适的绝缘材料形成封顶层，以防止金属连线部被氧化。
本申请的一种实施例中，上述金属连线层的材料包括铜(Cu)、钨(W)、钴(Co)、钌(Ru)、钼(Mo)、锇(Ir)和铱(Os)中的至少一种。具体地，上述材料可以降低金属连线层的电阻，当然，上述金属连线层的材料不限于此，本领域技术人员可以根据实际情况选择其他合适的材料。
本申请的另一种典型的实施方式中，提供了一种半导体器件，该半导体器件采用上述的制作方法制作而成。
该半导体器件由于采用上述的方法形成，即通过先沉积后刻蚀形成金属连线部，由于沉积的宽度尺寸相对较大，所以该沉积的过程中不容易产生孔洞，即形成的金属连线部较为致密且孔洞相对较少。因此，相比于现有技术在凹槽中填充金属形成金属连线部，该金属连线部中的孔洞的较少，进而电迁移率较大，器件的性能较好，例如，该器件为3DNAND，其位线金属连线为上述金属连线部，该位线金属连线内孔洞较少，器件的RC延迟指数性较大，器件的响应速度较快。
根据本申请的实施例，提供了一种半导体器件，如图6所示，该半导体器件包括：
具有绝缘介质层11的基底10；
多个金属连线部21，上述金属连线部21位于上述绝缘介质层11上，任意两个上述金属连线部21之间具有间隔，至少部分上述间隔形成填充槽30，上述金属连线部21为通过刻蚀金属连线层形成的(金属连线层通过一般的沉积工艺形成，后续刻蚀去除部分该金属连线层，剩余的金属连线层形成多个金属连线部)；
介质部，位于上述填充槽30的至少部分中。
上述半导体器件中，多个金属连线部通过刻蚀形成，任意两个金属连线部之间具有间隔，至少部分间隔形成填充槽，介质部位于填充槽的至少部分中，金属连线部是通过先沉积后刻蚀形成的，由于沉积的宽度尺寸相对较大，所以该沉积的过程中不容易产生孔洞。因此，相比于现有技术在凹槽中填充金属形成金属连线部，该半导体器件减少了金属连线部产生孔洞的概率，进而提高电迁移率，从而提升器件的性能，例如，将该半导体器件应用于3D NAND闪存的位线结构中，可以减少产生孔洞的概率，提高了器件的RC延迟指数性，进而提高了导致器件的响应速度。
并且，需要说明的是，由于本申请的上述金属连线部21为通过刻蚀金属连线层形成的，因此，该半导体器件中的金属连线部21的形貌是下窄上宽，即各金属连线部21的靠近基底10的部分的宽度最小，并且沿着远离基底10的方向，金属连线部21的宽度逐渐增大，如图6所示。也就是说，本申请的半导体器件中的金属连线部的形貌和现有技术中通过填充金属形成的金属连线部的形貌不同，现有技术中的金属连线部的形貌为下宽上窄，即各金属连线部的靠近基底的部分的宽度最大，并且沿着远离基底的方向，金属连线部的宽度逐渐减小。
本申请的一种实施例中，上述金属连线部的材料包括铜(Cu)、钨(W)、钴(Co)、钌(Ru)、钼(Mo)、锇(Ir)和铱(Os)中的至少一种。具体地，上述材料可以降低金属连线部的电阻，当然，上述金属连线部的材料不限于此，本领域技术人员可以根据实际情况选择其他合适的材料。
本申请的一种实施例中，如图4所示，上述绝缘介质层11中具有多个凹槽，上述金属连线部21位于凹槽两侧的上述绝缘介质层11上，上述间隔位于上述凹槽上方且上述间隔的至少部分和上述凹槽的至少部分形成上述填充槽30。具体地，上述凹槽和间隔分别通过绝缘介质层11和上述金属连线层20刻蚀得到，形成填充槽30，从而形成间隔的金属连线部21，避免通过填充金属形成金属连线部21，进一步降低金属连线部产生孔洞的概率。
本申请的一种实施例中，如图5所示，上述半导体器件还包括阻挡层40，上述阻挡层40至少位于上述金属连线部21的侧壁和上述介质部之间。具体地，在实际的工艺过程中，阻挡层40还位于金属连线部的裸露表面，如图5所示。阻挡层40位于金属连线部的侧壁和上述介质部之间，阻挡层40可以防止金属连线部的金属扩散至其他区域，从而进一步保证了器件具有良好的电性能。
为了进一步保证阻挡层对金属具有良好的阻止扩散的作用，本申请的一种实施例中，阻挡层的材料为均匀的填充性能很好的高阻挡特性的材料，具体可以为氮化铪、氧化铝和氧化铪中的一种或者多种。
本申请的一种实施例中，如图6所示，上述介质部包括空气和封顶层50，其中，空气位于上述填充槽30内；封顶层50与上述填充槽内壁形成封闭空间60，上述空气位于上述封闭空间60内。用最低电介质常数的空气泡取代现有技术的隔离介质层，实现电容的最小化，使得电介质击穿减少，从而使得器件具有更好的电性能。
当然，上述封闭空间中的气体并不限于是空气，还可以为其他的惰性气体(这里指广泛的惰性气体)，比如氮气等等。如果封闭空间中为其他的惰性气体，在实际的工艺中，还需要在填充槽中填充对应的惰性气体，工艺上较为复杂。因此，最经济的方式就是封闭空间中为空气，这样在制作过程中，无需额外的工艺填充，且无需增加材料成本，因为本身填充槽中就有空气。
需要说明的是，填充性能差的材料形成上述封顶层，以进一步保证空气泡的实现，具体地，其材料可以包括硅氧化合物和/或硅氮化合物，其中，硅氧化合物即为硅元素和氧元素形成的化合物，具体可以为氧化硅。硅氮化合物即为硅元素和氮元素形成的化合物，具体可以为氮化硅。当然，上述封顶层不限于氧化硅层，本领域技术人员可以根据实际情况选择其他合适的绝缘材料形成封顶层，以防止金属连线部被氧化。
需要说明的是，本申请的制作方法可以应用在任何需要制作金属连线部的器件中，并不限于3D NAND闪存的制作方法。本申请的半导体器件也不限于仅为3D NAND闪存，还可以为其他的包括金属连线部的半导体器件。当对应的半导体器件为3D NAND闪存时，对应的基底所包含的其他结构为本领域技术人员公知的结构，例如，包括堆叠结构等。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的制作方法中，首先在具有绝缘介质层的基底形成金属连线层，然后通过刻蚀至少在金属连线层中形成多个填充槽，使得填充槽的两侧分别具有一个金属连线部，最后在填充槽的至少部分中填充介质，形成介质部。该方法通过先沉积后刻蚀形成金属连线部，由于沉积的宽度尺寸相对较大，所以该沉积的过程中不容易产生孔洞。因此，相比于现有技术在凹槽中填充金属形成金属连线部，该方式减少了金属连线部产生孔洞的概率，进而提高电迁移率，从而提升器件的性能，例如，将该方法应用在3D NAND闪存的位线形成过程中，可以减少产生孔洞的概率，提高了器件的RC延迟指数性，进而提高了导致器件的响应速度。
2)、本申请的半导体结构中，多个金属连线部通过刻蚀形成，任意两个金属连线部之间具有间隔，至少部分间隔形成填充槽，介质部位于填充槽的至少部分中，金属连线部是通过先沉积后刻蚀形成的，由于沉积的宽度尺寸相对较大，所以该沉积的过程中不容易产生孔洞。因此，相比于现有技术在凹槽中填充金属形成金属连线部，该半导体结构减少了金属连线部产生孔洞的概率，进而提高电迁移率，从而提升器件的性能，例如，将该半导体结构应用于3D NAND闪存的位线结构中，可以减少产生孔洞的概率，提高了器件的RC延迟指数性，进而提高了导致器件的响应速度。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种半导体器件的制作方法，其特征在于，包括：
提供具有绝缘介质层的基底；
在所述绝缘介质层的表面上形成金属连线层；
至少刻蚀去除部分所述金属连线层，至少在所述金属连线层中形成多个填充槽，所述填充槽的两侧具有金属连线部；
在所述填充槽的至少部分中填充介质，形成介质部。
2.根据权利要求1所述的制作方法，其特征在于，至少刻蚀去除部分所述金属连线层，至少在所述金属连线层中形成多个填充槽，包括：
依次去除部分所述绝缘介质层和所述金属连线层，在所述绝缘介质层和所述金属连线层中形成多个所述填充槽。
3.根据权利要求1所述的制作方法，其特征在于，
在形成多个间隔的金属连线部之后，在形成介质部之前，所述制作方法还包括：
至少在所述填充槽的内壁上形成阻挡层，
在所述填充槽的至少部分中填充介质，形成介质部，包括：
在所述填充槽的剩余部分中填充介质，形成所述介质部。
4.根据权利要求1所述的制作方法，其特征在于，在所述填充槽的至少部分中填充介质，形成介质部，包括：
至少在所述填充槽的上方形成封顶层，所述封顶层和所述填充槽的内壁形成封闭空间，所述封闭空间中具有空气。
5.根据权利要求4所述的制作方法，其特征在于，至少在所述填充槽的剩余部分中形成封顶层，包括：
在所述填充槽的剩余部分中以及所述填充槽两侧的所述金属连线部上形成所述封顶层。
6.根据权利要求4或5中任一项所述的制作方法，其特征在于，所述封顶层的材料包括硅氧化合物和/或硅氮化合物。
7.根据权利要求1所述的制作方法，其特征在于，所述金属连线层的材料包括铜、钨、钴、钌、钼、锇和铱中的至少一种。
8.一种半导体器件，其特征在于，包括：
具有绝缘介质层的基底；
多个金属连线部，所述金属连线部位于所述绝缘介质层上，至少两个所述金属连线部之间具有间隔，至少部分所述间隔形成填充槽，所述金属连线部为通过刻蚀金属连线层形成的；
介质部，位于所述填充槽的至少部分中。
9.根据权利要求8所述的半导体器件，其特征在于，所述绝缘介质层中具有多个凹槽，所述金属连线部位于凹槽两侧的所述绝缘介质层上，所述间隔位于所述凹槽上方且所述间隔的至少部分和所述凹槽的至少部分形成所述填充槽。
10.根据权利要求8或9所述的半导体器件，其特征在于，所述半导体器件还包括：
阻挡层，至少位于所述金属连线部的侧壁和所述介质部之间。
11.根据权利要求8或9所述的半导体器件，其特征在于，所述介质部包括：
空气，位于所述填充槽内；
封顶层，与所述填充槽内壁形成封闭空间，所述空气位于所述封闭空间内。
12.根据权利要求11所述的半导体器件，其特征在于，所述封顶层的材料包括硅氧化合物和/或硅氮化合物。
CN202010232317.3A 2020-03-27 2020-03-27 半导体器件的制作方法和半导体器件 Pending CN111244032A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010232317.3A CN111244032A (zh) 2020-03-27 2020-03-27 半导体器件的制作方法和半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010232317.3A CN111244032A (zh) 2020-03-27 2020-03-27 半导体器件的制作方法和半导体器件

Publications (1)

Publication Number Publication Date
CN111244032A true CN111244032A (zh) 2020-06-05

Family

ID=70869489

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010232317.3A Pending CN111244032A (zh) 2020-03-27 2020-03-27 半导体器件的制作方法和半导体器件

Country Status (1)

Country Link
CN (1) CN111244032A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW428256B (en) * 1999-01-25 2001-04-01 United Microelectronics Corp Structure of conducting-wire layer and its fabricating method
TW439147B (en) * 1999-12-20 2001-06-07 United Microelectronics Corp Manufacturing method to form air gap using hardmask to improve isolation effect
KR20090036879A (ko) * 2007-10-10 2009-04-15 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN104465508A (zh) * 2014-12-30 2015-03-25 上海集成电路研发中心有限公司 空气隙的形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW428256B (en) * 1999-01-25 2001-04-01 United Microelectronics Corp Structure of conducting-wire layer and its fabricating method
TW439147B (en) * 1999-12-20 2001-06-07 United Microelectronics Corp Manufacturing method to form air gap using hardmask to improve isolation effect
KR20090036879A (ko) * 2007-10-10 2009-04-15 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN104465508A (zh) * 2014-12-30 2015-03-25 上海集成电路研发中心有限公司 空气隙的形成方法

Similar Documents

Publication Publication Date Title
CN111933576B (zh) 三维存储器设备的接合开口结构及其形成方法
KR100847649B1 (ko) 반도체 장치
US20040232552A1 (en) Air gap dual damascene process and structure
CN106952869B (zh) 半导体装置及其制造方法和使用电脑设计其布局的方法
KR20180071463A (ko) 반도체 메모리 장치
US11521895B2 (en) Semiconductor device
CN112542458A (zh) 半导体元件及其制造方法
TWI231564B (en) Cu damascene process and structure
CN111799273A (zh) 一种半导体器件及其制造方法
US20060255427A1 (en) Integrated circuit comprising at least one capacitor and process for forming the capacitor
US9837305B1 (en) Forming deep airgaps without flop over
JP2008300676A (ja) 半導体装置およびその製造方法
EP0769813A2 (en) Integrated circuit with planarized dielectric layer between successive polysilicon layers
CN111244032A (zh) 半导体器件的制作方法和半导体器件
TWI809359B (zh) 動態隨機存取記憶體的製造方法
US6888244B2 (en) Interconnect arrangement and method for fabricating an interconnect arrangement
KR20180031900A (ko) 에어 갭을 포함하는 반도체 소자
CN113539954A (zh) 半导体结构及其制作方法
CN108321118B (zh) 导电层间介质空洞的制备方法和半导体器件
KR20080092557A (ko) 반도체소자의 배선 형성방법
US20090072402A1 (en) Semiconductor device and method of fabricating the same
CN113517273B (zh) 电容器阵列结构及其制备方法和半导体存储器件
CN113838834B (zh) 半导体器件、半导体器件的形成方法以及三维存储器
US11515250B2 (en) Three dimensional semiconductor device containing composite contact via structures and methods of making the same
JP5424551B2 (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination