CN111224636A - 超低功率、实时时钟发生器和抖动补偿方法 - Google Patents

超低功率、实时时钟发生器和抖动补偿方法 Download PDF

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Abstract

本公开涉及超低功率、实时时钟发生器和抖动补偿方法。在一个实施例中，时钟发生器具有可变模量分频器，该可变模量分频器接收高频时钟信号，并且输出分频时钟信号，该分频时钟信号具有由温度补偿电路所生成的模量控制信号控制的频率。抖动滤波器耦合到可变模量分频器的输出并且耦合到温度补偿电路，并且生成补偿时钟信号，该补偿时钟信号具有相对于分频时钟信号被延迟与量化误差信号相关的时间的切换沿。

Description

超低功率、实时时钟发生器和抖动补偿方法
相关申请的交叉引用
本申请要求于2018年11月26日提交的意大利申请No.102018000010577的优先权，该申请通过引用并入本文。
技术领域
本公开总体上涉及电子***和方法，并且在特定实施例中，涉及超低功率(ULP)、实时时钟(RTC)发生器和抖动补偿方法。
背景技术
众所周知，在诸如移动电话、视频或照相相机、汽车装置、家用电器、数据收集终端、智能卡读取器等电子装置(无论便携与否)内，RTC发生器通常与时钟功能一起使用，以便即使在对应的电子装置关闭时也对时间计数。由于这个原因，通常期望上述RTC发生器以低功率操作，并且因此具有低消耗水平。
通常，RTC发生器包括谐振器和电子模块，谐振器用于生成等于期望值(例如，32.768kHz)或等于期望值的倍数的操作频率，电子模块耦合到该谐振器以用于基于操作频率来对时间计数。
尽管石英技术数十年来已经主导了频率生成领域(也用于诸如RTC的应用)，但近来已经提出了使用半导体技术(特别是硅)制造的MEMS谐振器，并且取得了更大的成功。
实际上，由于利用用于制造集成电路的标准工艺的可能性，MEMS谐振器的特征在于显著的尺寸控制和可观的成本下降。因此，它们支持微机械结构和对应的电子处理电路(例如，ASIC(专用集成电路))的低成本集成。此外，MEMS谐振器通常更能抵抗冲击和机械应力。
MEMS谐振器包括使用微机械加工技术制造的谐振微机械结构，由于外部应力(包括适当的直流电偏置和交流驱动信号)，该谐振微机械结构被诱导以其自然谐振频率振动。谐振微机械结构通常包括至少一个可移动块，其通过合适的约束元件而锚固到基板上，并通过所施加的偏置和驱动信号以谐振运动被驱动。
例如，图1示出了RTC发生器1的框图，该RTC发生器1包括MEMS谐振器2和可以由ASIC形成的电子处理电路3。
电子处理电路3通常包括放大器级(未示出，例如包括反馈式连接到谐振微机械结构的具有增益Gm的电流-电压转换器级)，该放大器级接收感测信号并将其转换成谐振频率信号。
通常，电子处理电路还包括输出级，输出级耦合到MEMS谐振器的放大器级的输出，并且被配置成提供处于操作频率并具有期望值的输出信号。
MEMS谐振器2和电子处理电路3可以各自在半导体材料(特别地硅)的相应裸片中被制造，并且可以被容纳在用于限定集成***(芯片)的相同封装内。
在这种类型的时钟发生器中，输出信号的频率的稳定性是重要的方面，因为它直接表示设备的品质因数。
然而，MEMS谐振器的谐振频率与谐振微机械结构的可移动块的材料的杨氏模量的平方根成比例，该谐振频率根据温度而变化。例如，图2示出了根据典型RTC发生器的温度而变化的频率的相对变化Δf/f。
已经提出了广泛的解决方案，以试图解决谐振频率随温度变化的问题。然而，可以进行改进以便获得低抖动，以及低面积占用(占地面积)和降低的消耗水平。
例如，在2015年1月的IEEE Journal of Solid-State Circuits，Vol.50，No.1中S.Zaliasl等人的“A 3ppm 1.5x 0.8mm2 1.0μA32.768kHz MEMS-Based Oscillator”中描述了一种已知的解决方案。该论文中描述的时钟发生器包括MEMS谐振器和温度补偿电路，并且由图3的框图表示。
具体地，图3的时钟发生器包括：谐振微机械结构10；具有增益Gm的电流-电压转换器级11，其连接到谐振微机械结构10并以谐振频率生成谐振信号HFCK；温度补偿电路12，其接收谐振信号HFCK和补偿码COD，并且生成补偿时钟信号CLKO；码发生器13，其生成补偿码COD；以及输出驱动电路14。
上述论文中描述的温度补偿电路12包括分数锁相环(PLL)，分数锁相环(PLL)包括具有可变模量的分频器16，分频器16基于由Δ-∑(delta-sigma)调制器17提供的控制信号(模量控制信号MC)，将谐振信号HFCK除以值N或N+1，并且控制PLL电路18。
这里，码发生器13是可编程类型的，并且包括复用器20，该复用器20向Δ-∑调制器17提供恒定值K(例如，在出厂时设定并由块21提供)或与由检测块22检测到的温度T相关的值，作为补偿码COD。
由Δ-∑调制器17生成的模量控制信号MC表示分频时钟信号CLK_D相对于标称值的频率偏差的平均值。
在使用中，分频器16将谐振信号HFCK除以N以获得期望的输出频率(分频时钟信号CLK_D)，除了当模量控制信号MC需要除以N+1时；在这种情况下，分频器16使分频时钟信号CLK_D的周期的持续时间延长(也参见图4的绘图，其是根据纯说明性的假设N＝4)。
实际上，在分频器16部分上以因子N或N+1的分频仅在平均上导致分频时钟信号CLK_D的频率等于标称频率，但是导致分频时钟信号CLK_D的每次切换都在与标称时刻不同的时刻发生。因此，分频时钟信号CLK_D受高抖动的影响，该抖动远高于由电子或热机械噪声引入的抖动。
为了减少分频时钟信号CLK_D的抖动，上述论文使用PLL电路18，该PLL电路18对分频时钟信号CLK_D进行滤波并且输出经滤波的时钟信号CLKO，也在图4中被表示。
PLL电路18的使用需要使用压控振荡器(VCO)，该压控振荡器以经滤波的时钟信号CLKO的频率的倍数操作。因此，已知的解决方案具有高消耗水平，并且难以在便携式和/或具有低功率供应的设备和装置中使用。
此外，它使用尺寸大的组件，其实现需要高面积消耗。同样由于这个原因，在具有小尺寸的便携式设备和装置中使用也不容易，并且在任何情况下都增加了装置的成本。另一方面，使得PLL电路的设计能够可观地减小这些组件的尺寸的现有解决方案导致设计复杂度的对应增加。
发明内容
一些实施例提供了克服现有技术的缺点的时钟发生器。
一些实施例涉及使用微机电***(MEMS)谐振器的超低功率、实时时钟发生器。
根据一些实施例，例如，如所附权利要求中所定义的，提供了一种时钟发生器和用于生成时钟信号的方法。
在一些实施例中，时钟发生器和对应的方法从以下考虑开始：已知发生器中所使用的分数分频器的输出信号上的抖动不是随机的任意类型的，而是确定性的，并且因此可以被补偿。
特别地，由于控制分数分频器的Δ-∑调制模块，除了生成分数分频器的控制信号外，还包含与量化误差的值有关的信息，并且实际上，后者与由分数分频器提供的时钟信号的相位误差相关，因此该信息可以用于通过延迟对应的切换沿来补偿时钟信号的抖动。
备选地，在一些实施例中，还可以使用预设值的延迟的序列来获得对抖动的补偿，该预设值增加直到分数分频器的分频模量被修改。
实际上，在一些实施例中，时钟发生器不对信号的频率起作用，而是调节单个切换沿的相位。
附图说明
为了更好地理解本发明及其优点，现在参考附图，仅通过非限制性示例的方式描述本发明的实施例，其中：
图1是基于MEMS谐振器的时钟发生器的极其简化的框图；
图2示出了MEMS时钟发生器根据温度的频率变化；
图3示出了具有温度校正的已知MEMS时钟发生器的框图；
图4示出了图3的MEMS时钟发生器中的信号的绘图的示例；
图5示出了根据本发明的一个实施例的MEMS时钟发生器的框图；
图6示出了根据本发明的一个实施例的图5的MEMS时钟发生器的一个块的可能实现；
图7示出了根据本发明的一个实施例的图5的MEMS时钟发生器和图6的块中的信号的行为的一个示例；
图8示出了根据本发明的一个实施例的用于校正MEMS时钟发生器中的抖动的方法的原理图；
图9示出了根据本发明的一个实施例的图5的MEMS时钟发生器的一个块的可能实现；
图10示出了根据本发明的一个实施例的在图9所示的块中的信号的绘图；以及
图11示出了根据本发明的一个实施例的图5的MEMS时钟发生器的另一个块的可能实现。
具体实施方式
图5示出了根据本发明的一个实施例的时钟发生器的简化框图，其整体上由30指定。
时钟发生器30包括谐振微机械结构31和耦合到谐振微机械结构31的电子处理电路32。例如，谐振微机械结构31和电子处理电路32可以被集成在半导体材料(特别地，硅)的相应的裸片中，并且裸片可以被容纳在相同的封装中。
MEMS类型的谐振微机械结构31以其本身已知的方式(未图示)包括可移动结构、驱动电极和感测电极。例如，可移动结构可以是所谓的“双重夹紧”或“两端夹紧”类型的，然而也可以使用其他类型的结构，更简单或更复杂的结构。
电子处理电路32包括：具有增益Gm的电流/电压转换器级33，其在输入32A处连接到谐振微机械结构31并且生成高频数字时钟信号，以下称为“谐振时钟信号HFCK”，高频数字时钟信号具有与谐振微机械结构31的谐振频率相等的频率，例如约524kHz；分频器34，接收谐振时钟信号HFCK，并在输出34B处生成在平均上具有期望频率(例如，约等于32kHz)的分频时钟信号DIV；抖动抑制滤波器35，连接到分频器34的输出并且生成输出时钟信号OUT；以及温度补偿级36，生成模量控制信号MC和量化误差信号QE，模量控制信号MC被提供给分频器34的控制输入34A，量化误差信号QE被提供给抖动抑制滤波器35的控制输入35A。
温度补偿级36可以以已知的方式形成，并且广泛地包括：温度传感器40，被配置成测量谐振微机械结构31的温度并且输出温度信号T；补偿码发生器电路41，接收温度信号T，并且例如基于存储的表或经由适当的计算结构来生成相关联的校正码COD；以及数字Δ-∑调制器(DDSM)42，生成模量控制信号MC和量化误差信号QE。
为了更好地理解，可以以已知的方式制成Δ-∑调制器42，例如，如图6中所图示并且在下文中描述的。
具体地，图6的Δ-Σ调制器42包括加法器45，该加法器45具有：接收校正码COD的第一输入45A，接收数字延迟元件46的输出的第二输入45B，提供模量控制信号MC的第一输出45C，以及提供总和信号SUM的第二输出45D，如下面所讨论的，该总和信号SUM对应于量化误差信号QE。(因此，在下文中，根据上下文将一般性地使用术语“总和信号SUM”或“量化误差信号QE”。)加法器45的第二输出45D连接到数字延迟元件46的输入，这从而将总和信号SUM提供给加法器45的第二输入45B。
实际上，Δ-Σ调制器42形成积分器。第二输出45D上的总和信号SUM的值(以二进制码)表示校正码COD的先前值的累加，并且在每个计数周期，与分频时钟信号DIV的切换沿和标称时钟的对应的切换沿之间的时间偏差相关(对随温度的变化不敏感，并且对应于谐振信号HFCK的频率与分频时钟信号DIV的频率之间的整数比)。因此，总和信号SUM的值在分频时钟信号DIV的切换沿上形成时间量化误差，而第一输出45C上的信号(模量控制信号MC)表示溢出，即，此时量化误差达到预设的最大值，并且要通过修改图5的分数分频器34的分频模量进行校正。
在一些实施例中，在时钟发生器中，总和信号SUM的值用于校正抖动。特别地，在一些实施例中，时钟延迟发生器基于提供给抖动抑制滤波器35的总和信号SUM的值，延迟分频时钟信号DIV的每个切换沿。
为了更好地理解抖动抑制滤波器35的操作，还参考下文描述的图7-图8。
首先可以参考图7，其表示图5的时钟发生器30的一些信号和相关量的绘图。
具体地，图7示出了谐振时钟信号HFCK的一系列切换沿以及分频时钟信号DIV的切换沿的对应序列，其为了简化说明由2或3(N＝2)的分频得出。特别地，首先(在分频时钟信号DIV的前六个脉冲中)，执行以2的分频；然后(在第六个时钟脉冲之后)，温度补偿级36将分频模量设置为3，这导致分频时钟信号DIV的周期的暂时延长。
实际上，在分频时钟信号DIV的每个预设的切换沿处(例如，上升沿处)增加的总和信号SUM这里在第五个切换沿处达到其最大值，并在接收到第六个切换沿时，再次开始计数。当这种情况发生时，信号MC示出溢出脉冲。
图7还示出了分频时钟信号DIV相对于标称情况的相移。特别地，曲线A表示周期信号的标称相位，其线性地增加而没有量化误差(标称相位曲线A)，曲线B(实际相位曲线B)表示分频时钟信号DIV的相位，作为N分频的结果，其略高于曲线A的标称值，并且曲线C表示由于实际相位曲线B和标称相位曲线A之间的差异引起的误差，该误差以放大的比例示出。
如可以注意到的，实际相位曲线B比标称相位曲线A更快地增加(相位超前)，直到模量控制信号MC中生成溢出脉冲时。在溢出脉冲之后，谐振时钟信号HFCK被N+1分频，并且分频时钟信号DIV具有延长的周期。这对应于相位延迟的施加，并且实际相位曲线B变为低于标称相位曲线A。在该校正之后，实际相位曲线B开始比标称相位曲线A再次更快地增加。
因此，以上行为是确定性的，并且支持对分频时钟信号DIV进行逐点相位校正，如图8中所图示的。
图8再次以放大的比例示出了总和信号SUM以及标称相位曲线A和不同的实际相位曲线B1之间的偏移的图(这里基于以下假设：校正始终保持实际相位比标称相位提前，并且因此，实际相位曲线B1总是在标称相位曲线A的左侧)。图8还表示在分频时钟信号DIV的每个脉冲处的总和信号SUM的值与实际相位的对应值之间的对应关系，并且通过箭头D示出对应的瞬时误差相位。由于误差相位是已知的并且同时是总和信号SUM(量化误差QE)的值，因此可以在分频时钟信号DIV的每个周期，通过将等于量化误差的延迟添加到实际相位曲线B1的值来校正误差相位。
为此，再次参考图5，抖动抑制滤波器35包括延迟发生器37和延迟选择块38。
特别地，延迟发生器37以与分频时钟信号DIV相同的频率生成多个延迟脉冲Φ[0]、Φ[1]…Φ[i]…Φ[k]，并且延迟选择块38在每个时钟脉冲处，根据瞬时量化误差QE选择适当的延迟脉冲Φ[i]。
因此，输出时钟信号OUT由切换沿的序列形成，每个切换沿相对于分频时钟信号DIV的对应切换沿被延迟了补偿抖动的值。
特别地，延迟发生器块37可以由数字-时间转换器(DTC)形成，例如由图9的DTC 50形成。
特别地，在图9的实施例中，DTC 50包括多个延迟级60_1、60_2、…、60_i、…、60_k，其彼此依次并且生成相应的延迟信号Φ[1]、Φ[2]、…、Φ[i]、…、Φ[k]，每个延迟信号相对于前一延迟级60被延迟了单位延迟τ。延迟级60的数目为k＝2n，并且单位延迟τ的值等于标度重点(end-of-scale)延迟值的1/2n倍，如下文所述的那样被确定。下面，仅在理解必需时才将出现延迟级60的索引和延迟信号Φ的索引。
每个第i延迟级60_i包括彼此串联连接的第一反相器65和第二反相器66。具体地，第一反相器65由第一PMOS晶体管67和第一NMOS晶体管68形成。第一PMOS晶体管67和第一NMOS晶体管68具有：漏极端子，漏极端子在耦合到第二反相器66的输入的第一节点D处耦合在一起；栅极端子，栅极端子在第二节点G处耦合在一起；以及源极端子，源极端子分别通过第二PMOS晶体管72和第二NMOS晶体管73分别连接到电源线70和接地线71。
除直接耦合到分频器34的输出并且接收分频时钟信号DIV的第一延迟级(延迟级60_1)之外，每个延迟级60_i的第二节点G形成连接到前一延迟级60_i-1的第二反相器66的输出66A的相同延迟级60_i的输入。
延迟级60_1、60_2、…、60_i、…、60_k的第二反相器66的输出提供延迟信号Φ[1]、Φ[2]、…、Φ[i]、…、Φ[k]。然后，每个延迟信号Φ[i]被输入到相应的后一延迟级60_i+1(未图示)…，除如下所述的被反馈到延迟发生器块37的输入的最后一个延迟信号Φ[k]以外。
延迟级60由延迟调节电路75驱动，延迟调节电路75包括彼此相似的下降沿调节支路75f和上升沿调节支路75r。
具体地，下降沿调节支路75f包括第一检测器块76f和第一电容器77f。第一检测器块76f由相位检测和电荷泵电路PD+CP形成，在其输入处接收最后一个延迟信号Φ[k]和第一参考信号REFf，并且具有下降沿输出55f，下降沿输出55f耦合到所有延迟级60的第二PMOS晶体管72的栅极端子。第一电容器77f耦合在第一检测器块76f的下降沿输出55f和接地线71之间。
同样地，上升沿调节支路75r包括第二检测器块76r和第二电容器77r，第二检测器块76r和第二电容器77r以与下降沿调节支路75f的对应部件相同的方式制成和连接。第二检测器块76f(也是相位检测和电荷泵电路PD+CP)输入最后一个延迟信号Φ[k]和第二参考信号REFr，并且具有上升沿输出55r，上升沿输出55r耦合到所有延迟级60的第二NMOS晶体管73的栅极端子。
以已知方式(例如，如2003年5月的IEEE Journal of Solid-State Circuits，vol.38，No.5中的E.Hegati的论文“A 17-mW Transmitter and Frequency Synthesizerfor 900-MHz GSM Fully Integrated in 0.35-μm CMOS”中所描述的方式)配置的相位检测和电荷泵电路PD+CP、75r、75f计算相应的输入信号之间的相位差，并在相应的上升沿输出55r和下降沿输出55f上提供均值等于所检测到的相位差的电流。这些电流支持对第二PMOS晶体管72和NMOS晶体管73的电导率控制，以及对延迟级60的延迟的调节，如下所述。
参考信号REFr和REFf(图10中图示)是具有恒定宽度的相应脉冲的信号，该恒定宽度等于预期的最大延迟(标度终点值，也称为“最大延迟时间ΔT”，如下所述)。具体地，作用在延迟信号Φ[i]的下降沿上的第一参考信号REFf在分频时钟信号DIV的下降沿处具有从低到高的转变，并且在最大延迟时间ΔT之后返回为低，而作用在延迟信号Φ[i]的上升沿上的第二参考信号REFr在分频时钟信号DIV的上升沿处具有从高到低的转变，并且在最大延迟时间ΔT之后返回为高。参考信号REFf和REFr由仅具有几个逻辑门并且以本领域技术人员显而易见的方式制成的发生器电路(未图示)生成，从而基于最大延迟时间ΔT(等于标度终点值，如下所述)从谐振信号HFCK开始。
实际上，上升沿调节支路75r和下降沿调节支路75f将最后一个延迟信号Φ[k]的相应的切换沿的相位与相应的参考信号REFr和REFf的类似的切换沿进行比较。对于每个调节支路75r和75f，被比较的切换沿在标称条件下和稳态条件下是同时的，但是通常在时钟发生器30(并且因此DTC 50)的启动时不同，并且由于电子噪声和/或电路的偏置而可能具有较小的偏移。
特别地，在DTC 50加电时，由检测器块76f和76r检测相应的切换沿和最后一个延迟信号Φ[k]之间的偏移，检测器块76f和76r中的每个检测器块独立地并且基于相应的切换沿，输出与所检测到的偏移相关的电流；这些电流对相应的电容器77f、77r充电，这从而生成分别用于所有延迟级60_i的第二PMOS晶体管72和第二NMOS晶体管73的控制电压Vf、Vr。延迟级60_i的第二PMOS晶体管72和第二NMOS晶体管73表示扼流元件，其基于相应的控制电压Vf、Vr来调节提供给每个延迟级60_i的第一反相器65的电流，并且其大小被适当地设置。因此，取决于电路的大小和由检测器块76f和76r检测到的相移，每个延迟级60_i的第一反相器65相对于输入信号(分频时钟信号DIV，或由前一延迟级60_i-1提供的延迟信号Φ[i-1])生成延迟。
在稳态运行的条件下，DTC 50的环路配置使得整个延迟链的总延迟等于ΔT，即，等于谐振信号HFCK的周期(在所考虑的示例中，1/524kHz～1.9μs)，并且因此使得由每个延迟级60_1生成的延迟在第一近似上是恒定的并且等于ΔT/k。
以上行为在图10中可见，图10示出分频时钟信号DIV，参考信号REFf和REFr，以及可以由此获得的延迟信号Φ[1]、Φ[2]、…、Φ[i]、…、Φ[k]。
实际上，在图9的DTC 50中，延迟信号Φ[1]、Φ[2]、…、Φ[k]具有(在稳态条件下并在第一近似上，忽略任何可能的电子噪声和偏置)恒定的相同的周期和占空比，并且延迟信号中的每个延迟信号相对于分频时钟信号DIV具有不同的、增加的延迟。相对于系列中的前一延迟信号，每个延迟信号Φ[1]、Φ[2]、…、Φ[k]的延迟增加(下文也称为单位延迟)为τ＝ΔT/k。
为了计算单位延迟τ，并由此计算要被提供用于DTC 50的设计的延迟级60的数目k，可以按以下方式进行。
在DTC 50中，延迟级60的数目k＝2n，即延迟量化所需的位的数目，与标度终点值FSR(上文也称为最大延迟ΔT)和最低有效位LSB的值(每个延迟级60_i的单位延迟)相关联。由于分频时钟信号DIV相对于谐振信号HFCK的周期而被周期延长了因子N或N+1倍，所以标度终点值等于谐振信号HFCK的周期Tosc，使得在分频时钟信号DIV的单个沿上所施加的最大时间误差是Tosc。最低有效位LSB的值以已知的方式关联到周期量化误差σ。可以证明，对于所考虑的时钟发生器30，周期量化误差σ在最坏的情况下等于最低有效位LSB的值的一半(σ＝LSB/2)。
根据关系
Figure BDA0002287219180000131
其中2n是所寻求的延迟级60_i的数目，在所考虑的应用示例中，其中Tosc＝1/524毫秒，并且周期量化误差σ为30ns(对于32kHz的输出时钟信号OUT是可接受的值)，获得k＝2n＝32(n＝5)。
实际上，DTC 50形成DLL(延迟锁定环)电路。
由此获得的延迟信号Φ[1]、Φ[2]、…、Φ[i]、…、Φ[k-1]与分频时钟信号DIV一起被提供给延迟选择块38，延迟选择块38在分频时钟信号DIV的每个周期并且基于总和信号SUM，选择分频时钟信号DIV或具有对应的延迟值的延迟信号Φ[1]、Φ[2]、…、Φ[i]、…、Φ[k-1]，并且在每个周期，输出对应的信号DIV、Φ[1]、Φ[2]、…、Φ[i]、…、Φ[k-1]作为输出时钟信号OUT。以这种方式，输出时钟信号OUT包括一系列时钟脉冲，时钟脉冲中的每个时钟脉冲相对于分频时钟信号DIV具有零延迟(在分频时钟信号DIV的情况下，等于Φ[0])，或具有等于每次选择的延迟信号Φ[1]、Φ[2]、…、Φ[i]、…、Φ[k-1]的延迟，从而以参考图8讨论的方式校正相位误差。
例如，在图11中，延迟选择块38由复用器80形成，复用器80具有控制输入和数据输入，控制输入接收总和信号SUM，数据输入接收分频时钟信号DIV和延迟信号Φ[1]、Φ[2]、…、Φ[k-1]。
作为上述的备选，延迟选择块38可以接收所有的延迟信号Φ[1]、Φ[2]、…、Φ[i]、…、Φ[k](但不接收分频时钟信号DIV)，并且在分频时钟信号DIV的每个周期，选择由总和信号SUM指定的一个延迟信号。
本文所述的时钟发生器30和抖动补偿方法具有许多优点。
特别地，操作以补偿分频时钟信号DIV的个体切换沿上的相位误差的抖动滤波器35仅需要几个小尺寸的无源部件，因此其集成所需的面积有限。
以高频(谐振信号HFCK的频率)工作并且因此消耗大量能量的抖动滤波器35的部分非常小(实际上，仅少量的逻辑门生成参考信号REFf和REFr，如上所述)。因此，本时钟发生器具有低消耗水平。
与大多数已知的DLL电路不同，本抖动滤波器使用占空比远低于50％的输入信号(参考信号REFr和REFf)。同样由于这个原因，与已知的解决方案相比，获得了显著的功率节省。
通过在分频时钟信号DIV的切换沿上引入与温度补偿级36的总和信号SUM(量化误差QE)的值相关联的延迟来补偿抖动使得可以使相同的延迟适应温度变化，从而支持在所有操作温度的精确补偿。
此外，本文描述的时钟发生器和抖动滤波器具有高稳定性。
最后，清楚的是，可以在不脱离例如如所附权利要求书中限定的本发明的范围的情况下，对本文描述和说明的时钟发生器和抖动补偿方法进行修改和变化。
例如，延迟级60的结构可以不同，并且每个延迟级可以包括用于适当地延迟分频时钟信号DIV的切换沿的相应的单位延迟元件(例如，电容器)。
根据另一实施例，代替由复用器80选择的具有不同延迟的一系列脉冲，DTC 50可以生成具有增加的宽度(其是单位延迟的倍数，并且对应于最低有效位LSB的持续时间)的一系列延迟脉冲，基于瞬时量化误差，从分频时钟信号DIV中减去该一系列延迟脉冲/将该一系列延迟脉冲添加到分频时钟信号DIV，以便修改其切换沿。
尽管DTC 50具有两个不同的支路(上升沿调节支路75r和下降沿调节支路75f)，但可以仅具有一个调节支路(仅与切换沿中的一个相关联，例如上升沿)，该一个调节支路在抖动滤波器35的每个周期校正单个单位延迟，并且例如通过电流镜来控制扼流晶体管72_r、72_f两者。
根据一个不同的实施例，还可以通过使用预设值的延迟的序列，应用增加的延迟(直到最大，与模量从N到N+1的改变一致)，而在分频时钟信号的每个周期自动获得对抖动的补偿。

Claims (20)

1.一种时钟发生器，包括：
信号输入，被配置成接收高频时钟信号；
可变模量分频器，耦合到所述信号输入，并且具有控制输入和输出，其中所述可变模量分频器的所述控制输入被配置成接收模量控制信号，并且其中所述可变模量分频器的所述输出被配置成提供具有抖动的分频时钟信号；
温度补偿电路，被配置成生成所述模量控制信号；以及
抖动滤波器，耦合到所述可变模量分频器，并且被配置成：
接收所述分频时钟信号，以及
生成具有切换沿的补偿时钟信号，所述切换沿相对于所述分频时钟信号被延迟与所述抖动相关的时间。
2.根据权利要求1所述的时钟发生器，其中所述温度补偿电路被配置成生成量化误差信号，并且其中所述抖动滤波器耦合到所述温度补偿电路，并且被配置成：
接收所述量化误差信号；以及
将所述补偿时钟信号的所述切换沿延迟与所述量化误差信号的值相关的时间。
3.根据权利要求2所述的时钟发生器，其中所述抖动滤波器包括：
延迟发生器，被配置成接收所述分频时钟信号，并且生成多个延迟时钟信号，所述多个延迟时钟信号中的每个延迟时钟信号相对于所述分频时钟信号具有不同的延迟；以及
选择电路，被配置成接收所述多个延迟时钟信号和所述量化误差信号，并且被配置成周期性地选择所述延迟时钟信号中的一个延迟时钟信号。
4.根据权利要求3所述的时钟发生器，其中所述延迟发生器是延迟锁定环(DLL)电路。
5.根据权利要求3所述的时钟发生器，其中所述选择电路是复用器。
6.根据权利要求3所述的时钟发生器，其中所述延迟发生器包括彼此级联耦合的多个延迟级，其中所述多个延迟级中的第一延迟级被配置成接收所述分频时钟信号，并且其中所述多个延迟级中的每个延迟级具有被配置成提供相应的延迟时钟信号的输出。
7.根据权利要求6所述的时钟发生器，其中所述多个延迟级中的每个延迟级包括彼此级联耦合的第一反相器和第二反相器。
8.根据权利要求7所述的时钟发生器，其中所述延迟发生器包括延迟调节电路，所述延迟调节电路被配置成接收参考信号和来自所述延迟时钟信号中的第一延迟时钟信号，并且被配置成生成电调节量，并且其中每个延迟级的所述第一反相器分别通过第一扼流元件和第二扼流元件耦合到第一参考电压线和第二参考电压线，所述第一扼流元件中的每个第一扼流元件具有耦合在一起的相应的控制端子，并且所述第二扼流元件中的每个第二扼流元件具有耦合在一起的相应的控制端子，所述第一扼流元件和所述第二扼流元件耦合到所述延迟调节电路，并且具有由所述电调节量控制的电导率。
9.根据权利要求8所述的时钟发生器，其中所述第一扼流元件和所述第二扼流元件是金属氧化物半导体(MOS)晶体管。
10.根据权利要求8所述的时钟发生器，其中所述延迟调节电路具有耦合到所述多个延迟级中的最后一个延迟级的输入。
11.根据权利要求8所述的时钟发生器，其中所述延迟调节电路包括上升沿调节支路和下降沿调节支路，其中所述下降沿调节支路被配置成接收所述第一延迟时钟信号和下降沿参考信号，所述下降沿调节支路具有耦合到所述第一扼流元件的所述控制端子的输出，其中所述上升沿调节支路被配置成接收所述第一延迟时钟信号和上升沿参考信号，所述上升沿调节支路具有耦合到所述第二扼流元件的所述控制端子的输出。
12.根据权利要求11所述的时钟发生器，其中所述上升沿调节支路和所述下降沿调节支路各自包括相应的相位检测和电荷泵电路和相应的电容器。
13.一种用于在时钟发生器中生成抖动补偿时钟信号的方法，所述方法包括：
接收高频时钟信号；
基于温度值来生成模量控制信号；
基于所述模量控制信号来对所述高频时钟信号分频，以生成具有抖动的分频时钟信号；以及
将所述分频时钟信号的切换沿延迟与所述抖动相关的时间，以生成补偿时钟信号。
14.根据权利要求13所述的方法，其中延迟所述分频时钟信号的切换沿包括：
生成量化误差信号；
生成多个延迟时钟信号，每个延迟时钟信号相对于所述分频时钟信号具有不同的延迟；以及
基于所述量化误差信号，周期性地选择所述延迟时钟信号中的一个延迟时钟信号。
15.根据权利要求14所述的方法，其中生成所述多个延迟时钟信号包括：
接收所述分频时钟信号；以及
通过彼此级联耦合的一系列延迟级来延迟所述分频时钟信号，每个延迟级生成相对于前一延迟时钟信号具有延迟的相应的延迟时钟信号。
16.根据权利要求14所述的方法，其中所述多个延迟时钟信号包括最大延迟的延迟时钟信号，所述方法还包括：
将所述最大延迟的延迟时钟信号与参考信号进行比较；以及
基于所述最大延迟的延迟时钟信号与所述参考信号之间的差异，调节每个延迟时钟信号的延迟值。
17.根据权利要求13所述的方法，还包括：利用微机电***(MEMS)类型的谐振微机电结构来生成所述高频时钟信号。
18.一种时钟发生器，包括：
可变模量分频器，所述可变模量分频器包括：
第一输入，被配置成接收高频时钟信号，
第二输入，被配置成接收基于温度值的模量控制信号，以及
输出，其中所述可变模量分频器被配置成：在所述可变模量分频器的所述输出处，生成具有目标平均时钟频率和抖动的分频时钟信号；以及
抖动滤波器，所述抖动滤波器包括：
第一输入，被配置成接收所述分频时钟信号，
第二输入，被配置成接收所述模量控制信号，以及
输出，其中所述抖动滤波器被配置成：通过基于所述模量控制信号来延迟所述分频时钟信号的切换沿，而在所述抖动滤波器的所述输出处，生成具有所述目标平均时钟频率和补偿抖动的补偿时钟信号。
19.根据权利要求18所述的时钟发生器，其中所述抖动滤波器还包括：
延迟发生器，具有耦合到所述第一输入的输入，并且被配置成生成多个延迟时钟信号，其中所述多个延迟时钟信号中的每个延迟时钟信号相对于所述分频时钟信号具有不同的延迟；以及
选择电路，被配置成：
接收所述多个延迟时钟信号，
接收误差信号，以及
基于所述误差信号，周期性地选择所述延迟时钟信号中的一个延迟时钟信号。
20.根据权利要求19所述的时钟发生器，还包括温度补偿级，所述温度补偿级具有温度传感器和数字Δ-∑调制器，其中所述数字Δ-∑调制器被配置成生成所述模量控制信号和所述误差信号。
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