CN111180415B - 半导体集成装置及其制造方法 - Google Patents

半导体集成装置及其制造方法 Download PDF

Info

Publication number
CN111180415B
CN111180415B CN202010001959.2A CN202010001959A CN111180415B CN 111180415 B CN111180415 B CN 111180415B CN 202010001959 A CN202010001959 A CN 202010001959A CN 111180415 B CN111180415 B CN 111180415B
Authority
CN
China
Prior art keywords
dielectric layer
conductive
semiconductor device
conductive via
dummy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010001959.2A
Other languages
English (en)
Other versions
CN111180415A (zh
Inventor
陈顺福
刘威
陈亮
甘程
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010001959.2A priority Critical patent/CN111180415B/zh
Publication of CN111180415A publication Critical patent/CN111180415A/zh
Application granted granted Critical
Publication of CN111180415B publication Critical patent/CN111180415B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请公开了一种半导体集成装置及其制造方法，该半导体集成装置包括：第一半导体器件，包括：第一介电层；位于第一介电层内的间隔排布的第一导电通道和第一虚拟导电通道，第一导电通道和第一虚拟导电通道暴露于第一介电层的表面；第二半导体器件，包括：第二介电层；位于第二介电层内的第二导电通道，第二导电通道暴露于第二介电层的表面；第一介电层与第二介电层结合，第二导电通道与第一虚拟导电通道连接。该通半导体集成装置过在结合第一介电层与第二介电层时，直接利用导电通道与虚拟导电通道形成电容，从而简化了电容的制作工艺并降低了成本。

Description

半导体集成装置及其制造方法
技术领域
本发明涉及半导体技术，更具体地，涉及一种半导体集成装置及其制造方法。
背景技术
半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。
为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。进一步地，已经开发出将3D存储器件芯片和驱动电路芯片键合在一起的晶片键合结构。该晶片键合结构可以提供存储器件的读写速度，并且提高集成度、降低器件成本和提高可靠性。
在上述的晶片键合结构中，晶片之间彼此接触的表面为结合面。晶片的结合面经过清洗和活化处理之后，达到清洁平整的程度。至少两个晶片的结合面彼此接触，在一定条件下，使晶片结合成为一体。
在现有技术中，由于晶片与晶片结合后，根据电路的需求，还需要制作电容，从而占用了器件额外的空间，制作电容的工序以及额外占用的空间都会增加制造成本，而且不利于器件的小型化。期望进一步改进晶片结合工艺以简化电容的制作工艺并降低成本。
发明内容
本发明的目的是提供一种改进的半导体集成装置及其制造方法，通过在结合第一介电层与第二介电层时，直接利用第一导电通道、第一虚拟导电通道以及第二导电通道形成电容，从而简化了电容的制作工艺并降低了成本。
根据本发明的一方面，提供了一种半导体集成装置，包括：第一半导体器件，包括：第一介电层；位于第一介电层内的间隔排布的第一导电通道和第一虚拟导电通道，第一导电通道和第一虚拟导电通道暴露于第一介电层的表面；第二半导体器件，包括：第二介电层；位于第二介电层内的第二导电通道，第二导电通道暴露于第二介电层的表面；第一介电层与第二介电层结合，第二导电通道与第一虚拟导电通道连接。
可选地，所述第二半导体器件还包括第二虚拟导电通道，位于所述第二介电层中，并与所述第二导电通道间隔排布，所述第二虚拟导电通道暴露于所述第二介电层的表面，所述第二虚拟导电通道与所述第一导电通道连接。
可选地，所述第一导电通道在所述第一介电层的厚度方向上的尺寸大于所述第一虚拟导电通道在所述厚度方向上的尺寸；和/或，所述第二导电通道在所述第二介电层的厚度方向上的尺寸大于所述第二虚拟导电通道在所述厚度方向上的尺寸。
可选地，所述第一半导体器件还包括：位于所述第一介电层内的第一顶层互连线，在所述第一介电层的厚度方向上，所述第一顶层互连线位于所述第一导电通道的一侧，并与所述第一导电通道连接；和/或，所述第二半导体器件还包括：位于所述第二介电层内的第二顶层互连线，在所述第二介电层的厚度方向上，所述第二顶层互连线位于所述第二导电通道的一侧，并与所述第二导电通道连接。
可选地，所述第一介电层与所述第二介电层的结合方式为键合。
可选地，所述第一导电通道和所述第一虚拟导电通道暴露于所述第一介电层的表面的图案为相互平行的长方形；和/或，所述第二导电通道和所述第二虚拟导电通道暴露于所述第二介电层的表面的图案为相互平行的长方形。
可选地，所述相互平行的长方形的长边对齐。
可选地，所述第一半导体器件还包括第一衬底，所述第一介电层位于所述第一衬底上；所述第二半导体器件还包括第二衬底，所述第二介电层位于所述第二衬底上，所述第一半导体器件具有***电路，所述第二半导体器具有存储电路。
根据本发明的另一方面，提供了一种半导体集成装置的制造方法，包括：形成第一半导体器件，包括：第一介电层；位于第一介电层内的间隔排布的第一导电通道和第一虚拟导电通道，第一导电通道和第一虚拟导电通道暴露于第一介电层的表面；形成第二半导体器件，包括：第二介电层；位于第二介电层内的第二导电通道，第二导电通道暴露于第二介电层的表面；第一介电层与第二介电层结合，第二导电通道与第一虚拟导电通道连接。
可选地，所述第二半导体器件还包括第二虚拟导电通道，位于所述第二介电层中，并与所述第二导电通道间隔排布，所述第二虚拟导电通道暴露于所述第二介电层的表面，所述第二虚拟导电通道与所述第一导电通道连接。
可选地，所述第一导电通道在所述第一介电层的厚度方向上的尺寸大于所述第一虚拟导电通道在所述厚度方向上的尺寸；和/或，所述第二导电通道在所述第二介电层的厚度方向上的尺寸大于所述第二虚拟导电通道在所述厚度方向上的尺寸。
可选地，所述第一半导体器件还包括：位于所述第一介电层内的第一顶层互连线，在所述第一介电层的厚度方向上，所述第一顶层互连线位于所述第一导电通道的一侧，并与所述第一导电通道连接；和/或，所述第二半导体器件还包括：位于所述第二介电层内的第二顶层互连线，在所述第二介电层的厚度方向上，所述第二顶层互连线位于所述第二导电通道的一侧，并与所述第二导电通道连接。
可选地，所述第一介电层与所述第二介电层的结合方式为键合。
可选地，所述第一导电通道和所述第一虚拟导电通道暴露于所述第一介电层的表面的图案为相互平行的长方形；和/或，所述第二导电通道和所述第二虚拟导电通道暴露于所述第二介电层的表面的图案为相互平行的长方形。
可选地，所述相互平行的长方形的长边对齐。
可选地，所述第一半导体器件还包括第一衬底，所述第一介电层位于所述第一衬底上；所述第二半导体器件还包括第二衬底，所述第二介电层位于所述第二衬底上，所述第一半导体器件具有***电路，所述第二半导体器具有存储电路。
根据本发明实施例的半导体器件，通过在第一介电层中形成间隔排布且暴露于第一介电层表面的第一导电通道与第一虚拟导电通道，并通过在第二介电层层中形成第二导电通道，在第一介电层与第二介电层结合后，第一虚拟导电通道与第二虚拟导电通道连接形成一个整体(可视为一个电容板)，第一导电通道自身为一个整体(可视为另一个电容板)，从而形成了电容。
与现有技术相比，本发明的半导体集成装置通过第一导电通道、第一虚拟导电通道以及第二虚拟导电通道直接形成电容结构，不仅节省了现有技术额外形成电容的工艺步骤，从而简化了电容的制作工艺，而且形成的电容结构所占用的空间是原本导电通道与虚拟通道机械连接后本身占用的空间，不需要额外占用新的器件空间，从而提高了器件空间的利用率，进而实现半导体集成装置的小型化，或者将节省出的电容的空间用于做其他结构，进而实现半导体集成装置的多功能化。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a示出了本发明第一实施例的半导体集成装置的结构示意图。
图1b示出了图1a中沿AA线截取的截面图。
图2示出了本发明第二实施例的半导体集成装置的结构示意图。
图3a至图3h示出了本发明第二实施例的半导体集成装置制作方法中第不同步骤的截面示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a示出了本发明第一实施例的半导体集成装置的结构示意图。图1b示出了图1a中沿AA线截取的截面图。
半导体集成装置100包括第一半导体器件110和第二半导体器件120。第一半导体器件110包括：第一衬底111、第一布线层112、第一介电层113、互连线112a(第一顶层互连线)、互连线112b、隔离部112c、导电通道114a(第一导电通道)、导电通道114b(第一虚拟导电通道)以及导电通道114c。第二半导体器件120包括：第二衬底121、第二布线层122、第二介电层123、互连线122a(第二顶层互连线)、互连线122b、隔离部122c、导电通道124a(第二导电通道)、导电通道124b(第二虚拟导电通道)以及导电通道124c。第一介电层113和第二介电层123的接触面为结合面。
为了简明起见，在图中未示出位于衬底和布线层之间的功能层和内部导电通道。在本实施例中，衬底与布线层之间的功能层的内部结构与芯片类型有关。该功能层提供了晶体管的至少一部分结构。以第一半导体器件110为例，第一半导体器件110的衬底111中形成晶体管的源区和漏区，功能层中形成晶体管的栅叠层结构。在第一半导体器件110为3D存储器件芯片的情形下，功能层中的栅叠层结构包括多个层面的栅极导体层和用于隔开相邻栅极导体层的多个层间绝缘层，以及贯穿栅叠层结构的沟道柱。在第一半导体器件110为驱动电路芯片的情形下，功能层中的栅叠层结构例如包括单个层面的栅极导体层。第二半导体器件120中功能层的设置可以与第一半导体器件110相同或相反。
在本实施例中，第一布线层112与第一介电层113依次堆叠在第一衬底111上。互连线112a、互连线112b以及隔离部112c在第一布线层112中，并且互连线112a与互连线112b通过隔离部112c分隔。互连线112a、导电通道114a以及导电通道114b均位于半导体器件的第一区域11，互连线112b与导电通道114c均位于半导体器件的第二区域12。
导电通道114a、导电通道114b以及导电通道114c分别自第一介电层113的表面延伸至第一介电层113中。其中，导电通道114a与导电通道114c穿透第一介电层113并分别与互连线112a、互连线112b电连接。导电通道114b在第一介电层113的厚度方向上的尺寸小于导电通道114a，并与互连线112a电隔离。导电通道114a与导电通道114b的至少部分相对并且导电通道114a与导电通道114b间隔设置。在本实施例中，导电通道114a与导电通道114b为一一间隔设置，然而本发明实施例并不限于此，本领域技术人员可以根据需要对导电通道114a与导电通道114b的间隔类型进行其他设置，例如在两个导电通道114a之间设置两个导电通道114b等等。
在一些优选的实施例中，导电通道114a与导电通道114b在结合面暴露的图案为相互平行的长方形，优选地，相互平行的长方形的长边对齐。导电通道114c在结合面暴露的图案为圆形，如图1b所示，其中，导电通道114c的暴露的图案面积小于导电通道114a与导电通道114b。然而本发明实施例并不限于此，本领域技术人员可以根据需要对导电通道的形状大小进行其他设置。
第二布线层122与第二介电层123依次堆叠在第二衬底121上。互连线122a、互连线122b以及隔离部122c在第二布线层122中，并且互连线122a与互连线122b通过隔离部122c分隔。互连线122a、导电通道124a以及导电通道124b均位于半导体器件的第一区域11，互连线122b与导电通道124c均位于半导体器件的第二区域12。
导电通道124a、导电通道124b以及导电通道124c分别自第二介电层123的表面延伸至第二介电层123中。其中，导电通道124a与导电通道124c穿透第二介电层123并分别与互连线122a、互连线122b电连接。导电通道124b在第二介电层123的厚度方向上的尺寸小于导电通道124a，并与互连线122a电隔离。导电通道124a与导电通道124b的至少部分相对。在一些优选的实施例中，导电通道124a、导电通道124b以及导电通道124c的数量、形状、位置、大小均分别与第一半导体器件110中的导电通道114b、导电通道114a以及导电通道124c一一对应。
然而本发明实施例并不限于此，本领域技术人员可以根据需要对导电通道的对应关系进行其他设置，例如在第二介电层123中不设置导电通道124b，或者在第二介电层123对应一些导电通道114b的位置可以设置为导电通道124b。
在本实施例中，互连线与导电通道的材料均包括金属，隔离部与介电层的材料均包括介质材料，例如氧化硅或氮化硅。然而本发明实施例并不限于此，本领域技术人员可以根据需要对互连线、导电通道、隔离部以及介电层的材料进行其他设置。
在本实施例中，第一介电层113和第二介电层123彼此接触以使第一半导体器件110和第二半导体器件120彼此结合，其中，导电通道114a与导电通道124b、导电通道114b与导电通道124a、导电通道114c与导电通道124c分别对应连接。结合的方式包括但不限于键合或粘接。
由于导电通道114a与导电通道114b的至少部分相对且间隔设置，导电通道124a与导电通道124b的至少部分相对且间隔设置，当第一半导体器件110与第二半导体器件120键合后，在半导体器件的第一区域11，相对的部分可以作为电容的两个极板，其中一个极板通过导电通道114a连接至互连线112a，另一极板通过导电通道124b连接至互连线122a，从而实现了第一半导体器件110与第二半导体器件120的电路耦合，图1a中仅示出了三个并联电容的情况，本领域技术人员可以根据需要调整每个电容的两个极板相对部分的面积、电容板之间的距离以及并联电容的数量从而调整电路中等效电容的总容值。
在本实施例中，当第一半导体器件110与第二半导体器件120键合后，导电通道124a、导电通道114b以及互连线112a呈梳状结构，导电通道114a、导电通道124b以及互连线122a也呈梳状结构，两个梳状结构的梳齿部交错排布，进一步增加了半导体器件的机械强度。
当第一半导体器件110与第二半导体器件120结合后，在半导体器件的第二区域12，通过导电通道114c与导电通道124c的对应连接实现了第一半导体器件110和第二半导体器件120中的电路互联，本领域技术人员可以根据电路互联设置导电通道114c与导电通道124c的数量、位置以及密度分布，其中，由于第一半导体器件110和第二半导体器件120中的电路互联设置较为密集，因此不会直接利用梳状结构形成多个并联的电容，导电通道114c与124c的密度分布相对于导电通道114a、114b、124a以及124b较为稀疏。
图2示出了本发明第二实施例的半导体集成装置的结构示意图。
半导体集成装置200包括第一半导体器件210和第二半导体器件220，其中，第一半导体器件210包括：第一衬底211、第一布线层212、第一连接层213、第一介电层214、互连线212a(第一顶层互连线)、互连线212b、连接部214、隔离部212c、导电通道215a(第一导电通道)、导电通道215b(第一虚拟导电通道)以及导电通道215c。第二半导体器件220包括：第二衬底221、第二布线层222、第二连接层223、第二介电层224、互连线222a(第二顶层互连线)、互连线222b、连接部224、隔离部222c、导电通道225a(第二导电通道)、导电通道225b(第二虚拟导电通道)以及导电通道225c。第一介电层214和第二介电层224的接触面为结合面。
本实施例与第一实施例的半导体器件相比，不同之处在于本实施例的布线层与介电层之间设置了连接层以及贯穿连接层的连接部，相应导电通道通过连接部与互连线连接，具体的，导电通道215a与导电通道215c通过连接部214分别与互连线212a、212b连接，导电通道225a与导电通道225c通过连接部224分别与互连线222a、222b连接。在本实施例中，连接部的横向尺寸小于导电通道的横向尺寸，从而降低了生产成本，其他结构设置均可参照图1a与图1b的描述，此处不再赘述。
图3a至图3g示出了本发明第二实施例的半导体器件制作方法中第不同步骤的截面示意图。
如图3a所示，该方法开始于形成了功能层的第一衬底211，在第一衬底211上形成第一布线层212。为了简明起见，在图中未示出位于衬底和布线层之间的功能层和内部导电通道。关于功能层的结构可以参照图1a与图1b的相关描述，此处不再赘述。
在该步骤中，例如先在第一衬底211上沉积介质材料，然后利用光刻、刻蚀工艺图案化介质层形成开口区以暴露部分第一衬底211，之后在开口区沉积金属，从而在第一衬底的第一区域21和第二区域22分别形成第一互连线212a与第二互连线212b，其中，位于互连线212a与互连线212b之间的介质层作为隔离部212c，用于电隔离互连线212a与互连线212b。介质材料可以包括氧化硅、氮化硅或者其它绝缘材料。
进一步的，在第一布线层上形成第一连接层213，如图3b所示，第一连接层213为介质层，例如由氧化硅组成。例如采用磁控溅射形成第一连接层213。
进一步的，在第一连接层213的表面形成抗蚀剂层201，采用光刻工艺在抗蚀剂层201中形成多个开口202，从而形成掩膜，如图3b所示。开口202将用于形成电通道。
进一步的，采用抗蚀剂层201作为掩膜进行蚀刻，在第一连接层213中形成多个通道孔203，从而将抗蚀剂层201的图案转移至第一连接层213中，如图3c所示。
该步骤例如采用干法蚀刻(例如反应离子蚀刻或湿法蚀刻工艺)。在干法蚀刻中使用的蚀刻剂例如是蚀刻气体，在湿法蚀刻中使用的蚀刻剂例如是蚀刻溶液。在蚀刻期间，蚀刻剂经由抗蚀剂层201中的开口202到达第一连接层213的表面，从而逐渐去除第一连接层213的暴露部分，在第一连接层中形成通道孔203。利用蚀刻剂选择性以及通过控制蚀刻时间，通道孔203延伸穿过第一连接层213，到达第一布线层212的顶部表面停止。然后，采用灰化或溶剂溶解去除抗蚀剂层201。
进一步的，在开口中填充导电材料形成连接部214，如图3d所示，其中，连接部214的材料自填充性能良好的多晶硅或金属，例如钨。
进一步的，在第一连接层213上形成第一介电层214，如图3e所示，第一介电层214为介质层，例如由氧化硅组成。例如采用磁控溅射形成第一介电层214。
进一步的，在第一介电层214的表面形成抗蚀剂层204，采用光刻工艺在抗蚀剂层204中形成多个开口205，从而形成掩膜，如图3e所示。
进一步的，采用抗蚀剂层204作为掩膜进行蚀刻，在第一连接层213中形成多个通道孔205，从而将抗蚀剂层204的图案转移至第一介电层214中，如图3f所示。
该步骤例如采用干法蚀刻(例如反应离子蚀刻或湿法蚀刻工艺)。在干法蚀刻中使用的蚀刻剂例如是蚀刻气体，在湿法蚀刻中使用的蚀刻剂例如是蚀刻溶液。在蚀刻期间，蚀刻剂经由抗蚀剂层204中的开口205到达第一介电层214的表面，从而逐渐去除第一介电层214的暴露部分，在第一介电层214中形成通道孔206。利用蚀刻剂选择性以及通过控制蚀刻时间，通道孔206延伸穿过第一介电层214，到达第一连接层213的顶部表面停止，其中部分通道孔206暴露连接部214。然后，采用灰化或溶剂溶解去除抗蚀剂层204。
进一步的，在多个通道孔中填充导电材料形成导电通道215a、215b以及215c，从而形成了第一半导体器件210，如图3g所示，其中，键合的材料自填充性能良好的多晶硅或金属，例如钨。
在该步骤中，导电通道215a在第一区域21中通过连接部214与互连线212a电连接，导电通道215c在第二区域22中通过连接部214与互连线212b电连接，导电通道215d通过连接层213与互连线212a电隔离。
进一步的，形成第二半导体器件220，如图3h所示，第二半导体器件220包括：第二半导体器件220包括：第二衬底221、第二布线层222、第二连接层223、第二介电层224、互连线222a、互连线222b、连接部224、隔离部222c、导电通道225a、导电通道225b以及导电通道225c。由于第二半导体器件220与第一半导体器件210形成的过程与工艺类似，可参照图3a至图3g的相关描写，此处不再赘述。需要注意的是，在形成连接部224的过程中，需要与第一半导体器件210中的连接部214的位置错开，连接部214与连接部224的具体对应关系以及其他实施例可参照图2的描述。
进一步的，将第一介电层214和第二介电层224彼此接触以使第一半导体器件和第二半导体器件彼此结合，形成如图2所示的半导体器件，其中，结合方式包括但不限于键合或粘接。
根据本发明实施例的半导体器件，通过在第一介电层中形成间隔排布且暴露于第一介电层表面的第一导电通道与第一虚拟导电通道，并通过在第二介电层层中形成第二导电通道，在第一介电层与第二介电层结合后，第一虚拟导电通道与第二虚拟导电通道连接形成一个整体(可视为一个电容板)，第一导电通道(可视为另一个电容板)自身为一个整体，从而形成了电容。
与现有技术相比，本发明的半导体集成装置通过第一导电通道、第一虚拟导电通道以及第二虚拟导电通道直接形成电容结构，不仅节省了现有技术额外形成电容的工艺步骤，从而简化了电容的制作工艺，而且形成的电容结构所占用的空间是原本导电通道与虚拟通道机械连接后本身占用的空间，不需要额外占用新的器件空间，从而提高了器件空间的利用率，进而实现半导体集成装置的小型化，或者将节省出的电容的空间用于做其他结构，进而实现半导体集成装置的多功能化。
进一步的，通过调整导电通道至虚拟导电通道的数量、位置以及分布密度，进而调整了并联电容的数量，以及每个电容的容值。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (16)

1.一种半导体集成装置，其特征在于，包括第一半导体器件与第二半导体器件，所述第一半导体器件为3D存储芯片和驱动芯片中的一个，所述第二半导体器件为3D存储芯片和驱动芯片中的另一个，
所述第一半导体器件包括：第一介电层；位于所述第一介电层内的间隔排布的第一导电通道和第一虚拟导电通道，所述第一导电通道和所述第一虚拟导电通道暴露于所述第一介电层的表面；
所述第二半导体器件包括：第二介电层；位于所述第二介电层内的第二导电通道，所述第二导电通道暴露于所述第二介电层的表面；
所述第一介电层与所述第二介电层结合，所述第二导电通道与所述第一虚拟导电通道连接，
其中，所述第一半导体器件还包括位于所述第一介电层内的第三导电通道，所述第二半导体器件还包括位于所述第二介电层内的第四导电通道，所述第三导电通道与所述第四导电通道连接以形成所述第一半导体器件和所述第二半导体器件的电路互联，
所述第一导电通道、所述第一虚拟导电通道以及所述第二导电通道均对应在所述第一半导体器件的第一区域，所述第三导电通道与所述第四导电通道均对应在所述第一半导体器件的第二区域，所述第一区域与所述第二区域彼此分隔，
所述第三导电通道与所述第四导电通道在所述第二区域的分布相对于所述第一导电通道、所述第一虚拟导电通道以及所述第二导电通道在所述第一区域的分布更稀疏，
所述第一导电通道和所述第一虚拟导电通道暴露于所述第一介电层的表面的图案为相互平行的长方形，
所述第一虚拟导电通道以及所述第二导电通道的形状和大小对应。
2.根据权利要求1所述的半导体集成装置，其特征在于，所述第二半导体器件还包括第二虚拟导电通道，位于所述第二介电层中，并与所述第二导电通道间隔排布，
所述第二虚拟导电通道暴露于所述第二介电层的表面，所述第二虚拟导电通道与所述第一导电通道连接。
3.根据权利要求2所述的半导体集成装置，其特征在于，所述第一导电通道在所述第一介电层的厚度方向上的尺寸大于所述第一虚拟导电通道在所述厚度方向上的尺寸；和/或，
所述第二导电通道在所述第二介电层的厚度方向上的尺寸大于所述第二虚拟导电通道在所述厚度方向上的尺寸。
4.根据权利要求1所述的半导体集成装置，其特征在于，所述第一半导体器件还包括：位于所述第一介电层内的第一顶层互连线，在所述第一介电层的厚度方向上，所述第一顶层互连线位于所述第一导电通道的一侧，并与所述第一导电通道连接；和/或，
所述第二半导体器件还包括：位于所述第二介电层内的第二顶层互连线，在所述第二介电层的厚度方向上，所述第二顶层互连线位于所述第二导电通道的一侧，并与所述第二导电通道连接。
5.根据权利要求1或2所述的半导体集成装置，其特征在于，所述第一介电层与所述第二介电层的结合方式为键合。
6.根据权利要求2所述的半导体集成装置，其特征在于，所述第二导电通道和所述第二虚拟导电通道暴露于所述第二介电层的表面的图案为相互平行的长方形。
7.根据权利要求6所述的半导体集成装置，其特征在于，所述相互平行的长方形的长边对齐。
8.根据权利要求1所述的半导体集成装置，其特征在于，所述第一半导体器件还包括第一衬底，所述第一介电层位于所述第一衬底上；所述第二半导体器件还包括第二衬底，所述第二介电层位于所述第二衬底上，
所述第一半导体器件具有***电路，所述第二半导体器具有存储电路。
9.一种半导体集成装置的制造方法，其特征在于，包括形成第一半导体器件与第二半导体器件，所述第一半导体器件为3D存储芯片和驱动芯片中的一个，所述第二半导体器件为3D存储芯片和驱动芯片中的另一个，
形成所述第一半导体器件包括：第一介电层；位于所述第一介电层内的间隔排布的第一导电通道和第一虚拟导电通道，所述第一导电通道和所述第一虚拟导电通道暴露于所述第一介电层的表面；
形成所述第二半导体器件包括：第二介电层；位于所述第二介电层内的第二导电通道，所述第二导电通道暴露于所述第二介电层的表面；以及
所述第一介电层与所述第二介电层结合，所述第二导电通道与所述第一虚拟导电通道连接，
其中，所述第一半导体器件还包括位于所述第一介电层内的第三导电通道，所述第二半导体器件还包括位于所述第二介电层内的第四导电通道，所述第三导电通道与所述第四导电通道连接以形成所述第一半导体器件和所述第二半导体器件的电路互联，
所述第一导电通道、所述第一虚拟导电通道以及所述第二导电通道均对应在所述第一半导体器件的第一区域，所述第三导电通道与所述第四导电通道均对应在所述第一半导体器件的第二区域，所述第一区域与所述第二区域彼此分隔，
所述第三导电通道与所述第四导电通道在所述第二区域的分布相对于所述第一导电通道、所述第一虚拟导电通道以及所述第二导电通道在所述第一区域的分布更稀疏，
所述第一导电通道和所述第一虚拟导电通道暴露于所述第一介电层的表面的图案为相互平行的长方形，
所述第一虚拟导电通道以及所述第二导电通道的形状和大小对应。
10.根据权利要求9所述的制造方法，其特征在于，所述第二半导体器件还包括第二虚拟导电通道，位于所述第二介电层中，并与所述第二导电通道间隔排布，
所述第二虚拟导电通道暴露于所述第二介电层的表面，所述第二虚拟导电通道与所述第一导电通道连接。
11.根据权利要求10所述的制造方法，其特征在于，所述第一导电通道在所述第一介电层的厚度方向上的尺寸大于所述第一虚拟导电通道在所述厚度方向上的尺寸；和/或，
所述第二导电通道在所述第二介电层的厚度方向上的尺寸大于所述第二虚拟导电通道在所述厚度方向上的尺寸。
12.根据权利要求9所述的制造方法，其特征在于，所述第一半导体器件还包括：位于所述第一介电层内的第一顶层互连线，在所述第一介电层的厚度方向上，所述第一顶层互连线位于所述第一导电通道的一侧，并与所述第一导电通道连接；和/或，
所述第二半导体器件还包括：位于所述第二介电层内的第二顶层互连线，在所述第二介电层的厚度方向上，所述第二顶层互连线位于所述第二导电通道的一侧，并与所述第二导电通道连接。
13.根据权利要求9或10所述的制造方法，其特征在于，所述第一介电层与所述第二介电层的结合方式为键合。
14.根据权利要求10所述的制造方法，其特征在于，所述第二导电通道和所述第二虚拟导电通道暴露于所述第二介电层的表面的图案为相互平行的长方形。
15.根据权利要求14所述的制造方法，其特征在于，所述相互平行的长方形的长边对齐。
16.根据权利要求9或10所述的制造方法，其特征在于，所述第一半导体器件还包括第一衬底，所述第一介电层位于所述第一衬底上；所述第二半导体器件还包括第二衬底，所述第二介电层位于所述第二衬底上，
所述第一半导体器件具有***电路，所述第二半导体器具有存储电路。
CN202010001959.2A 2020-01-02 2020-01-02 半导体集成装置及其制造方法 Active CN111180415B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010001959.2A CN111180415B (zh) 2020-01-02 2020-01-02 半导体集成装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010001959.2A CN111180415B (zh) 2020-01-02 2020-01-02 半导体集成装置及其制造方法

Publications (2)

Publication Number Publication Date
CN111180415A CN111180415A (zh) 2020-05-19
CN111180415B true CN111180415B (zh) 2022-06-03

Family

ID=70657764

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010001959.2A Active CN111180415B (zh) 2020-01-02 2020-01-02 半导体集成装置及其制造方法

Country Status (1)

Country Link
CN (1) CN111180415B (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437572B2 (en) * 2013-12-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pad structure for hybrid bonding and methods of forming same
CN107195648B (zh) * 2017-05-19 2019-12-13 上海集成电路研发中心有限公司 一种低噪声高灵敏度全局像素单元结构及其形成方法
JP7341253B2 (ja) * 2019-07-08 2023-09-08 長江存儲科技有限責任公司 ３次元ｎａｎｄのためのキャパシタを形成するための構造および方法
CN110379790A (zh) * 2019-07-25 2019-10-25 武汉新芯集成电路制造有限公司 一种晶圆结构及其制造方法、芯片结构

Also Published As

Publication number Publication date
CN111180415A (zh) 2020-05-19

Similar Documents

Publication Publication Date Title
KR102541001B1 (ko) 수직형 메모리 장치
KR100681378B1 (ko) 반도체 장치 및 그 제조 방법
JP2011071521A (ja) 埋め込みワードラインを備える半導体素子
US20100244257A1 (en) Method of fabricating semiconductor device and the semiconductor device
CN116169118A (zh) 金属化叠层及其制造方法及包括金属化叠层的电子设备
KR20210117728A (ko) 수직형 메모리 소자
KR20090029463A (ko) 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로다른 거리들로 각각 이격되는 스토리지 노드들을 가지는반도체 장치들 및 그 형성방법들
CN109994444B (zh) 晶片键合结构及其制作方法
KR20100101750A (ko) 반도체 소자의 제조방법
KR100819559B1 (ko) 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서그 노드들을 물리적으로 이격시키는데 적합한 게이트패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들
CN111180415B (zh) 半导体集成装置及其制造方法
JP2001230388A (ja) 半導体装置の製造方法
JP2005354046A (ja) 半導体装置の製造方法
KR100571391B1 (ko) 반도체 소자의 금속 배선 구조의 제조 방법
CN111785681B (zh) 存储器件及其制造方法
US7572694B2 (en) Method of manufacturing a semiconductor device
CN113764583A (zh) 集成电路芯片的电容器结构及其制造方法
TW201727825A (zh) 積體電路結構及形成方法
CN111326511A (zh) 存储器件及其制造方法
CN113838823B (zh) 晶片键合结构及其制作方法
TW202139473A (zh) 半導體結構及其製造方法
KR100359246B1 (ko) 적층형 캐패시터를 갖는 반도체 장치 제조 방법
JPH1093038A (ja) 半導体記憶装置およびその製造方法
KR100493060B1 (ko) 배선 및 연결 콘택을 포함하는 반도체 소자를 제조하는 방법
KR20070052484A (ko) 엠아이엠 캐패시터 및 그 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant