CN111146212B - 半导体基板 - Google Patents

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Abstract

一种半导体基板，包括基板、第一金属氧化物半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层及第二金属氧化物半导体层。第一晶体管包括第一金属氧化物半导体层的第一金属氧化物半导体图案、第一导电层的第一栅极、第二导电层的第一源极和第二导电层的第一漏极。第二晶体管包括第一金属氧化物半导体层的第二金属氧化物半导体图案、第一导电层的第二栅极、第二导电层的第二源极、第二导电层的第二漏极和第二金属氧化物半导体层的第三金属氧化物半导体图案。

Description

半导体基板
技术领域
本发明涉及一种半导体基板，且特别涉及一种具有多种晶体管的半导体基板。
背景技术
近年来，各种显示装置的应用迅速发展，而薄膜晶体管是一种广泛应用于显示技术的半导体元件，例如：应用在液晶显示器(liquid crystal display，LCD)、有机发光二极管(organic light emitting diode,OLED)显示器、微型发光二极管(μLED；mini-LED)显示器及电子纸(electronic paper,E-paper)等显示器中。
目前业界使用的薄膜晶体管可根据使用的半导体层的材料来做区分，包括非晶硅薄膜晶体管(amorphous silicon TFT,a-Si TFT)、多晶硅薄膜晶体管(poly silicon TFT)及金属氧化物半导体薄膜晶体管(metal oxide semiconductor TFT)。其中，金属氧化物半导体薄膜晶体管的金属氧化物半导体材料一般为非晶相(amorphous)结构，故较没有应用于大尺寸面板上均匀性不佳的问题，且可利用多种方式成膜，例如溅镀(sputter)、旋涂(spin-on)及印刷(inkjet printing)等方式。由于金属氧化物半导体薄膜晶体管的载子迁移率可较非晶硅薄膜晶体管高数倍以上且具有上述制程优势，故目前市场上已有一些应用金属氧化物半导体薄膜晶体管的商品上市。
然而，金属氧化物半导体薄膜晶体管的载子迁移率虽高，但仍有其极限。当金属氧化物半导体薄膜晶体管应用于特定电路而需提供高电流输出时，需增加金属氧化物半导体薄膜晶体管的布局(layout)面积方能实现。此举造成高分辨率显示器的像素布局设计困难。
发明内容
本发明提供一种半导体基板，性能佳。
本发明一实施例的半导体基板，包括基板、第一金属氧化物半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层以及第二金属氧化物半导体层。第一金属氧化物半导体层设置于基板上。第一金属氧化物半导体层包括第一金属氧化物半导体图案及第二金属氧化物半导体图案。第一绝缘层设置于第一金属氧化物半导体层上。第一导电层设置于第一绝缘层上。第一导电层包括第一栅极及第二栅极。第二绝缘层设置于第一导电层上。第二导电层设置于第二绝缘层上。第二导电层包括第一源极、第一漏极、第二源极及第二漏极。第一源极及第一漏极各自电性连接至第一金属氧化物半导体层的第一金属氧化物半导体图案。第一晶体管包括第一金属氧化物半导体图案、第一栅极、第一源极和第一漏极。第二源极及第二漏极各自电性连接至第一金属氧化物半导体层的第二金属氧化物半导体图案。第二金属氧化物半导体层设置于第二绝缘层上。第二金属氧化物半导体层包括第三金属氧化物半导体图案。第二源极及第二漏极各自电性连接至第二金属氧化物半导体层的第三金属氧化物半导体图案。第二晶体管包括第一金属氧化物半导体层的第二金属氧化物半导体图案、第二栅极、第二源极、第二漏极和第二金属氧化物半导体层的第三金属氧化物半导体图案。特别是，第一晶体管的第一源极与第一晶体管的第一栅极不重叠，第一晶体管的第一漏极与第一晶体管的第一栅极不重叠，第二晶体管的第二源极与第二晶体管的第二栅极部分重叠，且第二晶体管的第二漏极与第二晶体管的第二栅极部分重叠。
本发明一实施例的半导体基板，包括基板、第一晶体管及第二晶体管。第一晶体管设置于基板上。第一晶体管具有第一金属氧化物半导体图案、第一栅极、第一源极和第一漏极，且第一源极及第一漏极各自电性连接至第一金属氧化物半导体图案。第二晶体管设置于基板上。第二晶体管具有第二金属氧化物半导体图案、第一绝缘层、第二栅极、第二绝缘层、第二源极、第二漏极和第三金属氧化物半导体图案。第一绝缘层设置于第二金属氧化物半导体图案上。第二栅极设置于第一绝缘层上。第二绝缘层设置于第二栅极上。第二源极、第二漏极和第三金属氧化物半导体图案设置于第二绝缘层上。第二源极及第二漏极各自电性连接至第二金属氧化物半导体图案，且第二源极及第二漏极各自电性连接至第三金属氧化物半导体图案。第一晶体管的第一漏极电性连接至第二晶体管的第二栅极。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。
附图说明
图1A至图1F为本发明一实施例的半导体基板的制造流程的剖面示意图。
图2示出本发明一实施例的半导体基板的像素驱动电路。
图3为本发明另一实施例的半导体基板的剖面示意图。
附图标记说明：
100、100A：半导体基板
110：基板
120：缓冲层
130：第一金属氧化物半导体层
131：第一金属氧化物半导体图案
131a’、132a’：源极预定区
131b’、132b’：漏极预定区
131a、132a、182a：源极区
131b、132b、182b：漏极区
131c、132c、182c：通道区
132：第二金属氧化物半导体图案
140：第一绝缘层
141：第一绝缘图案
142：第二绝缘图案
150：第一导电层
151：第一栅极
152：第二栅极
160’：第二绝缘材料层
160：第二绝缘层
161a、161b、162a、162b：接触窗
170：第二导电层
171a：第一源极
171b：第一漏极
172a：第二源极
172b：第二漏极
180：第二金属氧化物半导体层
182：第三金属氧化物半导体图案
190：第三绝缘层
C：存储电容
DL：数据线
E1：第一电极
E2：第二电极
LED：发光二极管元件
PL：电源线
SL：扫描线
T1：第一晶体管
T2：第二晶体管
z：垂直投影方向
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可为二元件间存在其它元件。
本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量***的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
图1A至图1F为本发明一实施例的半导体基板的制造流程的剖面示意图。
请参照图1A，首先，提供一基板110。基板110主要是用以承载半导体元件(例如：标示于图1F的第一晶体管T1或是第二晶体管T2)。举例而言，在本实施例中，基板110的材料可以是玻璃、石英、有机聚合物、或是不透光/反射材料(例如：导电材料、晶圆、陶瓷、或其它可适用的材料)、或是其它可适用的材料。
请参照图1A，接着，可选择性地在基板110上形成缓冲层120。然而，本发明不限于此，根据其它实施例，也可省略缓冲层120的设置。
请参照图1A，接着，在基板110上形成第一金属氧化物半导体层130。第一金属氧化物半导体层130包括彼此隔开的第一金属氧化物半导体图案131及第二金属氧化物半导体图案132。
举例而言，在本实施例中，第一金属氧化物半导体层130的材料可以是氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)。然而，本发明不限于此，根据其它实施例，第一金属氧化物半导体层130的材料也可以是其它金属氧化物半导体，例如但不限于：氧化铟锡锌(Indium Tin Zinc Oxide，ITZO)、氧化锌(ZnO)、氧化锡(SnO)、氧化铟锌(Indium-ZincOxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GZO)、氧化锌锡(Zinc-Tin Oxide，ZTO)或氧化铟锡(Indium-Tin Oxide，ITO)。
请参照图1B，接着，于第一金属氧化物半导体层130上形成第一绝缘层140及第一导电层150。第一绝缘层140设置于第一金属氧化物半导体层130上。第一绝缘层140包括彼此隔开且分别设置于第一金属氧化物半导体图案131及第二金属氧化物半导体图案132上的第一绝缘图案141及第二绝缘图案142。第一导电层150设置于第一绝缘层140上。第一导电层150包括彼此隔开且分别设置于第一绝缘图案141及第二绝缘图案142上的第一栅极151及第二栅极152。
第一金属氧化物半导体图案131具有源极预定区131a’、漏极预定区131b’和通道区131c，其中第一栅极151遮蔽通道区131c，第一栅极151未遮蔽源极预定区131a’和漏极预定区131b’，且通道区131c连接于源极预定区131a’与漏极预定区131b’之间。第二金属氧化物半导体图案132具有源极预定区132a’、漏极预定区132b’和通道区132c，其中第二栅极152遮蔽通道区132c，第二栅极152未遮蔽源极预定区132a’和漏极预定区132b’，且通道区132c连接于源极预定区132a’与漏极预定区132b’之间。
举例而言，在本实施例中，第一导电层150及第一绝缘层140可利用一光刻胶层(未示出)为遮罩来形成，而使第一导电层150与第一绝缘层140在垂直投影方向z上可实现自对准(self-aligned)的效果。也就是说，在本实施例中，第一栅极151及第二栅极152可分别与第一绝缘图案141及第二绝缘图案142切齐，但本发明不以此为限。
在本实施例中，第一绝缘层140的材料可以是无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。
在本实施例中，基于导电性的考量，第一导电层150的材料可以是金属。然而，本发明不限于此，根据其他实施例，第一导电层150的材料也可以是其他导电材料。例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
请参照图1C，接着，形成第二绝缘材料层160’，以覆盖第一导电层150、第一绝缘层140及第一金属氧化物半导体层130。
请参照图1B及图1C，在本实施例中，形成第二绝缘材料层160’时，可同时对第一金属氧化物半导体层130进行局部改质处理程序，以降低源极预定区131a’、漏极预定区131b’、源极预定区132a’和漏极预定区132b’的阻值，并使源极预定区131a’、漏极预定区131b’、源极预定区132a’和漏极预定区132b’分别转变为源极区131a、漏极区131b、源极区132a和漏极区132b。
举例而言，在本实施例中，第二绝缘材料层160’可以是含氢的氮化硅，当第二绝缘材料层160’与第一金属氧化物半导体层130接触时，第二绝缘材料层160’中的氢会使第一金属氧化物半导体层130中的载子浓度上升，使得第一金属氧化物半导体层130与第二绝缘材料层160’接触的部分(即源极预定区131a’、漏极预定区131b’、源极预定区132a’与漏极预定区132b’)被转变为近似于导体的源极区131a、漏极区131b、源极区132a和漏极区132b。
也就是说，在本实施例中，第一金属氧化物半导体层130与第二绝缘材料层160’接触的部分(即源极区131a、漏极区131b、源极区132a和漏极区132b)为改质区而具有较低的电阻率，第一金属氧化物半导体层130的未与第二绝缘材料层160’接触的部分(即通道区131c和通道区132c)则为本质(Intrinsic)区而具有较高的电阻率与半导体特性。
然而，本发明不限于此，根据其它实施例，也可使用其它方法使源极预定区131a’、漏极预定区131b’、源极预定区132a’和漏极预定区132b’分别转变为近似于导体的源极区131a、漏极区131b、源极区132a和漏极区132b。
举例而言，于另一实施例，可在形成图1B的第一金属氧化物半导体层130、第一绝缘层140及第一导电层150之后和形成图1C的第二绝缘材料层160’之前，通入氨气(NH3)或氢气(H2)或惰性气体进行等离子体处理程序。所述等离子体处理程序有助于让源极预定区131a’、漏极预定区131b’、源极预定区132a’和漏极预定区132b’的载子浓度上升，进而降低源极预定区131a’、漏极预定区131b’、源极预定区132a’和漏极预定区132b’的阻值，使得源极预定区131a’、漏极预定区131b’、源极预定区132a’和漏极预定区132b’分别转变为近似于导体的源极区131a、漏极区131b、源极区132a和漏极区132b。
请参照图1C及图1D，接着，图案化第二绝缘材料层160’，以形成第二绝缘层160。第二绝缘层160设置于第一导电层150上且具有接触窗161a、接触窗161b、接触窗162a和接触窗162b。接触窗161a、接触窗161b、接触窗162a和接触窗162b分别暴露源极区131a、漏极区131b、源极区132a和漏极区132b。
请参照图1E，接着，在第二绝缘层160上形成第二导电层170。第二导电层170设置于第二绝缘层160上。第二导电层170包括第一源极171a、第一漏极171b、第二源极172a及第二漏极172b。第一源极171a及第一漏极171b分别通过第二绝缘层160的接触窗161a及接触窗161b各自电性连接至第一金属氧化物半导体图案131的源极区131a与漏极区131b。第一源极171a及第一漏极171b分别直接接触于第一金属氧化物半导体图案131的源极区131a与漏极区131b。第一金属氧化物半导体图案131的通道层131c设置于第一金属氧化物半导体图案131的源极区131a与第一金属氧化物半导体图案131的漏极区131b之间。
类似地，第二源极172a及第二漏极172b分别通过第二绝缘层160的接触窗162a及接触窗162b各自电性连接至第二金属氧化物半导体图案132的源极区132a与漏极区132b。第二源极172a及第二漏极172b分别直接接触于第二金属氧化物半导体图案132的源极区132a与漏极区132b。第二金属氧化物半导体图案132的通道层132c设置于第二金属氧化物半导体图案132的源极区132a与第二金属氧化物半导体图案132的漏极区132b之间。
在本实施例中，基于导电性的考量，第二导电层170的材料可以是金属。然而，本发明不限于此，根据其他实施例，第二导电层170的材料也可以是其他导电材料。例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
请参照图1E，接着，在第二导电层170上形成第二金属氧化物半导体层180。第二金属氧化物半导体层180包括第三金属氧化物半导体图案182。第三金属氧化物半导体图案182具有源极区182a、通道区182c和漏极区182b。第三金属氧化物半导体图案182位于第二源极172a和第二漏极172b的上表面。更详而言之，第三金属氧化物半导体图案182的源极区182a直接接触于第二源极172a，第三金属氧化物半导体图案182的漏极区182b直接接触于第二漏极172b，且第三金属氧化物半导体图案182的通道区182c设置于第三金属氧化物半导体图案182的源极区182a与第三金属氧化物半导体图案182的漏极区182b之间。
在本实施例中，第二金属氧化物半导体层180可以不像前述的第一金属氧化物半导体层130般进行局部改质处理程序，而第三金属氧化物半导体图案182的源极区182a、通道区182c和漏极区182b可皆为本质区。第三金属氧化物半导体图案182的源极区182a及漏极区182b的电阻率大于第二金属氧化物半导体图案132的源极区132a及漏极区132b的电阻率。第三金属氧化物半导体图案182的源极区182a及漏极区182b的电阻率大于第一金属氧化物半导体图案131的源极区131a及漏极区131b的电阻率。
在本实施例中，第二金属氧化物半导体层180的材料与第一金属氧化物半导体层130的材料可选择性地不同。优选的是，第二金属氧化物半导体层180的载子迁移率可大于第一金属氧化物半导体层130的载子迁移率。举例而言，在本实施例中，第二金属氧化物半导体层180的材料可以是氧化铟锡锌(Indium Tin Zinc Oxide，ITZO)。然而，本发明不限于此，根据其它实施例，第二金属氧化物半导体层180的材料也可以是其它金属氧化物半导体，例如但不限于：氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)、氧化锌(ZnO)、氧化锡(SnO)、氧化铟锌(Indium-Zinc Oxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GZO)、氧化锌锡(Zinc-Tin Oxide，ZTO)或氧化铟锡(Indium-Tin Oxide，ITO)。
请参照图1F，接着，形成第三绝缘层190，以覆盖第二金属氧化物半导体层180、第二导电层170及第二绝缘层160。在本实施例中，第三绝缘层190的材料可以是无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。于此，便完成本实施例的半导体基板100。
请参照图1F，半导体基板100具有第一晶体管T1及第二晶体管T2。第一晶体管T1可由前述的第一金属氧化物半导体图案131、第一绝缘图案141、第一栅极151、第二绝缘层160、第一源极171a和第一漏极171b形成。第二晶体管T2可由前述的第二金属氧化物半导体图案132、第一绝缘图案142、第二栅极152、第二绝缘层160、第二源极172a、第二漏极172b及第三金属氧化物半导体图案182形成。
值得一提的是，第二晶体管T2包括两个半导体图案(即第二半导体图案132及第三半导体图案182)，且所述两个半导体图案共用同一组的源极与漏极(即第二源极172a与第二漏极172b)。也就是说，第二晶体管T2包括两个子晶体管，其中一个子晶体管由第二半导体图案132、第二绝缘图案142、第二栅极152、第二绝缘层160、第二源极172a和第二漏极172b所构成，另一个子晶体管由第二栅极152、第二绝缘层160、第二源极172a、第二漏极172b和第三半导体图案182所构成，且所述两个子晶体管是并联。借此，第二晶体管T2能提供高电流输出(例如但不限于：一个子晶体管所能提供的电流输出的两倍)。此外，由于第二晶体管T2的两个半导体图案(即第二半导体图案132及第三半导体图案182)是上下堆叠，因此第二晶体管T2在实现高电流输出的同时，无须占用更多的布局(layout)面积，而有助于半导体基板100的开口率。
再者，于本实施例中，第二晶体管T2的第二源极172a与第二晶体管T2的第二栅极152是部分重叠，且第二晶体管T2的第二漏极172b与第二晶体管T2的第二栅极152是部分重叠。也就是说，第三金属氧化物半导体图案182的位于第二源极172a与第二漏极172b之间的一部分(即通道区182c)位在第二栅极152的面积以内。借此，即便第二晶体管T2的第三金属氧化物半导体图案182的源极区182a与漏极区182b未被改质而具有偏高的电阻率，第二栅极152仍能有效控制通道区182c中的载子，进而使第二晶体管T2具有高载子迁移率(mobility)。
此外，在本实施例中，第一晶体管T1的第一源极171a与第一晶体管T1的第一栅极151不重叠，且第一晶体管T1的第一漏极171b与第一晶体管T1的第一栅极151不重叠。因此，第一晶体管T1的寄生电容低，易操作。
具有低寄生电容的第一晶体管T1及能提供高电流输入的第二晶体管T2可应用在各种电路中，以因应不同电路设计对晶体管特性的需求，以下配合图2举例说明之。
图2示出本发明一实施例的半导体基板的像素驱动电路。请参照图1A至图1F及图2，前述的第一晶体管T1及第二晶体管T2可应用在图2的像素驱动电路中。具体而言，在本实施例中，半导体基板100还可包括数据线DL、扫描线SL、电源线PL、存储电容C、第一电极E1及第二电极E2。第一晶体管T1的第一源极171a电性连接至数据线DL。第一晶体管T1的第一栅极151电性连接至扫描线SL。第一晶体管T1的第一漏极171b电性连接至第二晶体管T2的第二栅极152及存储电容C。第二晶体管T2的第二源极172a及存储电容C电性连接至电源线PL。第二晶体管T2的第二漏极172b电性连接至第一电极E1。第二电极E2具有一预定电位(例如但不限于：接地电位)。
在本实施例中，半导体基板100可作为主动式发光二极管显示装置的背板使用。发光二极管元件LED可被转置于半导体基板100上，其中发光二极管元件LED的阳极电性连接至与第二晶体管T2的第二漏极172b电性连接的第一电极E1，发光二极管元件LED的阴极电性连接至具有预定电位的第二电极E2。在此实施例中，发光二极管元件LED例如可以是毫发光二极管(Mini LED)或是微发光二极管(Micro LED)。然而，本发明不限于此，半导体基板100也可应用在其它类型的显示装置中；举例而言，第一电极E1与第二电极E2之间可夹有机电致发光层，而半导体基板100也可作为有机电致发光显示装置的主动元件阵列基板使用。
请参照图1A至图1F及图2，值得一提的是，在图2的像素驱动电路中，具有低寄生电容的第一晶体管T1作为一选择晶体管使用，能提供高电流输入的第二晶体管T2作为一驱动晶体管使用。借此，第一晶体管T1及第二晶体管T2能各自发挥其特性，进而提升像素驱动电路的整体性能。
需说明的是，半导体基板100的第一晶体管T1及第二晶体管T2并不限于仅能应用在位于主动区的像素驱动电路中。根据其它实施例中，第一晶体管T1与第二晶体管T2也能应用在位于周边区的电路中，例如可应用在：整合型栅极驱动电路或其它周边电路中。
在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重述。
图3为本发明另一实施例的半导体基板的剖面示意图。图3的半导体基板100A与图1F的半导体基板100类似，两者的差异在于：在图1F的实施例中，是先形成第二导电层170再形成第二金属氧化物半导体层180，而第二金属氧化物半导体层180设置于第二导电层170上；在图3的实施例中，是先形成第二金属氧化物半导体层180再形成第二导电层170，而第二导电层170设置于第二金属氧化物半导体层180上。
图3的第一晶体管T1及第二晶体管T2也可应用于图2的像素驱动电路或其它电路中，本领域技术人员根据前述的说明应能实现之，于此便不再重述。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (17)

1.一种半导体基板，包括：
一基板；
一第一金属氧化物半导体层，设置于该基板上，其中该第一金属氧化物半导体层包括一第一金属氧化物半导体图案及一第二金属氧化物半导体图案；
一第一绝缘层，设置于该第一金属氧化物半导体层上；
一第一导电层，设置于该第一绝缘层上，其中该第一导电层包括一第一栅极及一第二栅极；
一第二绝缘层，设置于该第一导电层上；
一第二导电层，设置于该第二绝缘层上，其中该第二导电层包括一第一源极、一第一漏极、一第二源极及一第二漏极，该第一源极及该第一漏极各自电性连接至该第一金属氧化物半导体图案，且该第二源极及该第二漏极各自电性连接至该第二金属氧化物半导体图案；以及
一第二金属氧化物半导体层，设置于该第二绝缘层上，其中该第二金属氧化物半导体层包括一第三金属氧化物半导体图案，该第二源极及该第二漏极各自电性连接至该第三金属氧化物半导体图案；
该第一源极与该第一栅极不重叠，且该第一漏极与该第一栅极不重叠；
该第二源极与该第二栅极部分重叠，且该第二漏极与该第二栅极部分重叠，
其中该第二金属氧化物半导体层的载子迁移率大于该第一金属氧化物半导体层的载子迁移率。
2.如权利要求1所述的半导体基板，其中
该第二金属氧化物半导体图案具有一源极区、一通道区和一漏极区，该第二金属氧化物半导体图案的该源极区直接接触于该第二源极，该第二金属氧化物半导体图案的该漏极区直接接触于该第二漏极，且该第二金属氧化物半导体图案的该通道区设置于该第二金属氧化物半导体图案的该源极区与该第二金属氧化物半导体图案的该漏极区之间；
该第三金属氧化物半导体图案具有一源极区、一通道区和一漏极区，该第三金属氧化物半导体图案的该源极区直接接触于该第二源极，该第三金属氧化物半导体图案的该漏极区直接接触于该第二漏极，且该第三金属氧化物半导体图案的该通道区设置于该第三金属氧化物半导体图案的该源极区与该第三金属氧化物半导体图案的该漏极区之间；
该第二金属氧化物半导体图案的该源极区及该第二金属氧化物半导体图案的该漏极区为多个改质区，且该第三金属氧化物半导体图案的该源极区及该第三金属氧化物半导体图案的该漏极区为多个本质区。
3.如权利要求1所述的半导体基板，其中
该第二金属氧化物半导体图案具有一源极区、一通道区和一漏极区，该第二金属氧化物半导体图案的该源极区直接接触于该第二源极，该第二金属氧化物半导体图案的该漏极区直接接触于该第二漏极，且该第二金属氧化物半导体图案的该通道区设置于该第二金属氧化物半导体图案的该源极区与该第二金属氧化物半导体图案的该漏极区之间；
该第三金属氧化物半导体图案具有一源极区、一通道区和一漏极区，该第三金属氧化物半导体图案的该源极区直接接触于该第二源极，该第三金属氧化物半导体图案的该漏极区直接接触于该第二漏极，且该第三金属氧化物半导体图案的该通道区设置于该第三金属氧化物半导体图案的该源极区与该第三金属氧化物半导体图案的该漏极区之间；
该第三金属氧化物半导体图案的该源极区的电阻率大于该第二金属氧化物半导体图案的该源极区的电阻率。
4.如权利要求1所述的半导体基板，其中该第一金属氧化物半导体层的材料与该第二金属氧化物半导体层的材料不同。
5.如权利要求1所述的半导体基板，其中该第二金属氧化物半导体层的材质包括氧化铟锡锌，且该第一金属氧化物半导体层的材质包括氧化铟镓锌。
6.如权利要求1所述的半导体基板，其中该第一漏极电性连接至该第二栅极。
7.如权利要求1所述的半导体基板，还包括：
一发光二极管元件，电性连接至该第二漏极。
8.如权利要求1所述的半导体基板，其中该第二金属氧化物半导体层设置于该第二导电层上。
9.如权利要求1所述的半导体基板，其中该第二金属氧化物半导体层设置于该第二导电层与该第二绝缘层之间。
10.一种半导体基板，包括：
一基板；
一第一晶体管，设置于该基板上，其中该第一晶体管具有一第一金属氧化物半导体图案、一第一栅极、一第一源极和一第一漏极，且该第一源极及该第一漏极各自电性连接至该第一金属氧化物半导体图案；以及
一第二晶体管，设置于该基板上，其中该第二晶体管具有一第二金属氧化物半导体图案、一第一绝缘层、一第二栅极、一第二绝缘层、一第二源极、一第二漏极和一第三金属氧化物半导体图案，该第一绝缘层设置于该第二金属氧化物半导体图案上，该第二栅极设置于该第一绝缘层上，该第二绝缘层设置于该第二栅极上，该第二源极、该第二漏极和该第三金属氧化物半导体图案设置于该第二绝缘层上，其中该第二源极电性连接至该第二金属氧化物半导体图案与该第三金属氧化物半导体图案，且该第二漏极电性连接至该第二金属氧化物半导体图案与该第三金属氧化物半导体图案；
该第一晶体管的该第一漏极电性连接至该第二晶体管的该第二栅极，
其中该第三金属氧化物半导体图案的载子迁移率大于该第一金属氧化物半导体图案的载子迁移率或该第二金属氧化物半导体图案的载子迁移率。
11.如权利要求10所述的半导体基板，其中该第一晶体管的该第一源极与该第一晶体管的该第一栅极不重叠，且该第一晶体管的该第一漏极与该第一晶体管的该第一栅极不重叠；该第二晶体管的该第二源极与该第二晶体管的该第二栅极部分重叠，且该第二晶体管的该第二漏极与该第二晶体管的该第二栅极部分重叠。
12.如权利要求10所述的半导体基板，其中
该第二晶体管的该第二金属氧化物半导体图案具有一源极区、一通道区和一漏极区，该第二金属氧化物半导体图案的该源极区直接接触于该第二源极，该第二金属氧化物半导体图案的该漏极区直接接触于该第二漏极，且该第二金属氧化物半导体图案的该通道区设置于该第二金属氧化物半导体图案的该源极区与该第二金属氧化物半导体图案的该漏极区之间；
该第二晶体管的该第三金属氧化物半导体图案具有一源极区、一通道区和一漏极区，该第三金属氧化物半导体图案的该源极区直接接触于该第二源极，该第三金属氧化物半导体图案的该漏极区直接接触于该第二漏极，且该第三金属氧化物半导体图案的该通道区设置于该第三金属氧化物半导体图案的该源极区与该第三金属氧化物半导体图案的该漏极区之间；
该第三金属氧化物半导体图案的该源极区的电阻率大于该第二金属氧化物半导体图案的该源极区的电阻率。
13.如权利要求10所述的半导体基板，其中该第三金属氧化物半导体图案的材料与该第一金属氧化物半导体图案的材料或该第二金属氧化物半导体图案的材料不同。
14.如权利要求10所述的半导体基板，其中该第三金属氧化物半导体图案的材质包括氧化铟锡锌，且该第一金属氧化物半导体图案的材质或该第二金属氧化物半导体图案的材质包括氧化铟镓锌。
15.如权利要求10所述的半导体基板，还包括：
一发光二极管元件，电性连接至该第二晶体管的该第二漏极。
16.如权利要求10所述的半导体基板，其中该第三金属氧化物半导体图案设置于该第二源极和该第二漏极上。
17.如权利要求10所述的半导体基板，其中该第三金属氧化物半导体图案设置于该第二绝缘层以及该第二源极和该第二漏极之间。
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