CN111130536A - 一种同时具有老化检测和puf功能的电路 - Google Patents

Abstract

本发明公开了一种同时具有老化检测和PUF功能的电路，包括控制驱动电路和128个功能单元电路，每个功能单元电路分别包括第一VCO阵列、第二VCO阵列、第一整形电路、第二整形电路、第一电平转换电路、第二电平转换电路、功能控制模块、第一计数器、第二计数器、仲裁器、相位比较器和检测窗口；优点是将老化检测功能和PUF功能进行集成，既能实现老化检测功能也能实现PUF电路功能，应用于芯片时可以提高芯片的集成度，降低芯片面积。

Description

一种同时具有老化检测和PUF功能的电路

技术领域

本发明涉及一种PUF电路，尤其是涉及一种同时具有老化检测和PUF功能的电路。

背景技术

面向物联网时代，集成电路研发必须提供具有各种功能的紧凑、低成本以及可靠的边缘设备，例如传感、计算、通信和安全等。这一挑战促使将越来越多的组件和功能块集成到基于微处理器的片上***中，以缩小***占用空间和相关成本。然而，这种集成通常会导致面积开销增加，因为大多数模拟、混合信号和数字电路需要大量硬件才能实现快速、准确和稳健的操作。

物理不可克隆函数电路(The physical unclonable function，PUF)利用集成电路制造中存在随机工艺偏差，通过特殊电路生成具有唯一性、随机性和不可克隆性的随机响应序列。由于制造过程中工艺偏差的不可控特性，引起电路结构和工作环境均相同的PUF电路，在不同芯片中得到的响应是不同的。由于PUF电路的这些独特性质，使其广泛应用在信息安全、IP保护、密钥生成和设备认证等领域，PUF正在成为保持芯片级安全***中的基本构建块。

随着CMOS工艺进入深亚微米，晶体管的按比例缩小，栅极氧化层的厚度逐渐减小，并且随着晶体管的阈值电压，电源电压的下降缓慢，纳米级CMOS器件中电场的不断增加，使得设计高可靠电路对每个工艺技术节点来说变得越来越具有挑战性。诸如偏置温度不稳定性(NBTI)，热载流子注入(HCI)和时间依赖性介电击穿(TDDB)等问题对电路可靠性的影响变得更加普遍。其中，由PMOS晶体管的Si-SiO界面中的陷阱产生引起的负偏压温度不稳定性(NBTI)成为在深亚微米工艺中加速老化的主要原因。芯片的老化不仅会降低芯片性能，还会累积时序延迟等因素，直至导致芯片故障，造成重大经济损失。因此，为了估计NBTI对电路性能的影响并最终精确检测电路老化情况，老化检测传感器成为研究热点。老化传感器可以广泛应用于航空航天、军事工业和物联网等设备。

老化传感器和物理不可克隆函数电路是物联网设备中两种广泛使用的基本组件。前者是设备自身状态的关键组成部分；后者是用于密码生成的密钥生成和用于认证的芯片ID生成。然而，为这些功能实现的专用电路需要较大的面积开销，特别是当它们被要求拥有高精度和鲁棒性时。通过研究发现老化传感器和PUF电路表现出低占空比，老化传感器在芯片生命后期间歇性对电路老化状况进行检测，PUF电路仅在请求才会工作(例如加密和解密消息以及芯片认证过程)，这些使得专用硬件在面积上进一步低效。

鉴此，设计一种同时具有老化检测和PUF功能的电路，对于提高芯片集成度，降低芯片面积具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种同时具有老化检测和PUF功能的电路，该电路将老化检测功能和PUF功能进行集成，应用于芯片时可以提高芯片的集成度，降低芯片面积。

本发明解决上述技术问题所采用的技术方案为：一种同时具有老化检测和PUF功能的电路，包括控制驱动电路和128个功能单元电路，所述的控制驱动电路具有使能端、复位端，功能控制端、第一输出端和第二输出端，每个所述的功能单元电路分别具有第一输入端、第二输入端、控制端、复位端、PUF响应输出端和老化响应输出端，所述的控制驱动电路的第一输出端分别与128个所述的功能单元电路的复位端连接，所述的控制驱动电路的第二输出端分别与128个所述的功能单元电路的控制端连接，所述的控制驱动电路的使能端为所述的同时具有老化检测和PUF功能的电路的使能端，用于接入使能信号，所述的控制驱动电路的复位端为所述的同时具有老化检测和PUF功能的电路的复位端，用于接入全局复位信号，所述的控制驱动电路的功能控制端为所述的同时具有老化检测和PUF功能的电路的功能控制端，用于接入功能控制信号，所述的控制驱动电路的第一输出端用于输出控制128个所述的功能单元电路复位的局部复位信号，所述的控制驱动电路的第二输出端用于输出控制信号，128个所述的功能单元电路的第一输入端连接且其连接端为所述的同时具有老化检测和PUF功能的电路的第一输入端，用于接入第一压控信号，128个所述的功能单元电路的第二输入端连接且其连接端为所述的同时具有老化检测和PUF功能的电路的第二输入端，用于接入第二压控信号，第k个所述的功能单元电路的PUF响应输出端为所述的同时具有老化检测和PUF功能的电路的第k位PUF响应输出端，用于输出第k位PUF响应数据，第k个所述的功能单元电路的老化响应输出端为所述的同时具有老化检测和PUF功能的电路的第k位老化响应输出端，用于输出第k位老化响应数据，k＝1，2，…，128；每个所述的功能单元电路分别包括两个VCO阵列、两个整形电路、两个电平转换电路、功能控制模块、两个计数器、仲裁器、相位比较器和检测窗口，每个所述的VCO阵列分别具有输入端、第一输出端和第二输出端，每个所述的整形电路分别具有第一输入端、第二输入端和输出端，每个所述的电平转换电路分别具有输入端和输出端，所述的功能控制模块具有第一输入端、第二输入端、控制端、第一输出端、第二输出端、第三输出端和第四输出端，每个所述的计数器分别具有输入端、输出端和复位端，所述的相位比较器具有第一输入端、第二输入端和输出端，所述的仲裁器具有第一输入端、第二输入端和输出端，所述的相位比较器具有第一输入端、第二输入端和输出端，所述的检测窗口具有控制端、输入端和输出端，所述的仲裁器具有第一输入端、第二输入端和输出端；将两个所述的VCO阵列分别称为第一VCO阵列和第二VCO阵列，将两个所述的整形电路分别称为第一整形电路和第二整形电路，将两个所述的电平转换电路分别称为第一电平转换电路和第二电平转换电路，将两个所述的计数器分别称为第一计数器和第二计数器，所述的第一VCO阵列的输入端为所述的功能单元电路的第一输入端，所述的第一VCO阵列的第一输出端和所述的第一整形电路的第一输入端连接，所述的第一VCO阵列的第二输出端和所述的第一整形电路的第二输入端连接，所述的第一整形电路的输出端和所述的第一电平转换电路的输入端连接，所述的第一电平转换电路的输出端和所述的功能控制模块的第一输入端连接，所述的第二VCO阵列的输入端为所述的功能单元电路的第二输入端，所述的第二VCO阵列的第一输出端和所述的第二整形电路的第一输入端连接，所述的第二VCO阵列的第二输出端和所述的第二整形电路的第二输入端连接，所述的第二整形电路的输出端和所述的第二电平转换电路的输入端连接，所述的第二电平转换电路的输出端和所述的功能控制模块的第二输入端连接，所述的功能控制模块的控制端为所述的功能单元电路的控制端，所述的功能控制模块的第一输出端和所述的第一计数器的输入端连接，所述的功能控制模块的第二输出端分别与所述的检测窗口的控制端和所述的相位比较器的第一输入端连接，所述的功能控制模块的第三输出端和所述的第二计数器的输入端连接，所述的功能控制模块的第四输出端和所述的相位比较器的第二输入端连接，所述的相位比较器的输出端和所述的检测窗口的输入端连接，所述的第一计数器的复位端和所述的第二计数器的复位端连接且其连接端为所述的功能单元电路的复位端，所述的第一计数器的输出端和所述的仲裁器的第一输入端连接，所述的第二计数器的输出端和所述的仲裁器的第二输入端连接，所述的仲裁器的输出端为所述的功能单元电路的PUF响应输出端，所述的检测窗口的输出端为所述的功能单元电路的老化响应输出端；所述的第一VCO阵列的输入端接入第一压控信号VCON1，在第一压控信号VCON1作用下，所述的第一VCO阵列产生两路周期信号分别通过其第一输出端和第二输出端传输给所述的第一整形电路的第一输入端和第二输入端。所述的第一VCO阵列产生的两路周期信号通过所述的第一整形电路过滤信号的毛刺后得到一路输出信号，该路输出信号通过所述的第一整形电路的输出端传输到所述的第一电平转换电路的输入端，所述的第一电平转换电路使信号的高电平保持在电源VDD，低电平保持在地VSS避免阈值损失，并通过所述的第一电平转换电路的输出端传输到所述的功能控制模块的第一输入端；所述的第二VCO阵列的输入端接入第二压控信号VCON2，在第二压控信号VCON2作用下，所述的第二VCO阵列产生两路周期信号分别通过其第一输出端和第二输出端传输给所述的第二整形电路的第一输入端和第二输入端，所述的第二VCO阵列产生的两路周期信号通过所述的第二整形电路过滤信号的毛刺得到一路输出信号，该路输出信号通过所述的第二整形电路的输出端传输到所述的第二电平转换电路的输入端，所述的第二电平转换电路使信号的高电平保持在电源VDD，低电平保持在地VSS避免阈值损失，并通过所述的第二电平转换电路的输出端传输到所述的功能控制模块的第二输入端；当所述的功能控制模块的控制端接入的控制信号CON为低电平时，所述的功能控制模块接入的两路信号通过功能控制模块的第一输出端和第三输出端传输到所述的第一计数器的输入端和所述的第二计数器的输入端，所述的第一计数器和所述的第二计数器分别对接收到的信号进行计数，当计数达到128个周期时输出高电平，所述的第一计数器的输出端接所述的仲裁器的第一输入端，所述的第二计数器的输出端接所述的仲裁器的第二输入端，当所述的第一计数器相对于所述的第二计数器先输出高电平时，所述的仲裁器的输出端POUT输出高电平；当所述的第二计数器相对于所述的第一计数器先输出高电平时，所述的仲裁器的输出端POUT输出低电平，形成移位PUF密钥，实现PUF电路功能，当功能控制模块的控制端接入的控制信号CON为高电平时，所述的功能控制模块接入的两路信号通过功能控制模块的第二输出端和第四输出端传输到所述的相位比较器的第一输入端和第二输入端，并通过第四输出端传输到所述的检测窗口的第二输入端，所述的相位比较器对其第一输入端和第二输入端的信号进行比较得到两个信号的偏差，通过所述的相位比较器的输出端传输到所述的检测窗口的第一输入端，所述的检测窗口检测到第一输入端的输入信号出现连续3个高电平时，所述的检测窗口的输出端NOUT输出高电平，说明电路发生老化，实现老化检测功能。

每个所述的VCO阵列分别包括15个VCO电路，每个所述的VCO电路分别具有第一输入端、第二输入端、控制端、第一输出端和第二输出端，第m个所述的VCO电路的第一输出端和第m+1个所述的VCO电路的第一输入端连接，第m个所述的VCO电路的第二输出端和第m+1个所述的VCO电路的第二输入端连接，m＝1，2，…，14；15个所述的VCO电路的控制端连接且其连接端为所述的VCO阵列的输入端，第1个所述的VCO电路的第一输入端和第15个所述的VCO电路的第一输出端连接且其连接端为所述的VCO阵列的第一输出端，第1个所述的VCO电路的第二输入端和第15个所述的VCO电路的第二输出端连接且其连接端为所述的VCO阵列的第二输出端；每个所述的VCO电路分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管和第二NMOS管，所述的第一PMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的VCO电路的控制端，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极和所述的第一NMOS管的漏极连接且其连接端为所述的VCO电路的第二输出端，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端设为所述的VCO电路的第一输出端，所述的第一NMOS管的栅极为所述的VCO电路的第一输入端，所述的第二NMOS管的栅极为所述的VCO电路的第二输入端，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地；

每个所述的整形电路分别包括第五PMOS管、第六PMOS管、第三NMOS管、第四NMOS管、第一反相器和第二反相器，所述的第三NMOS管的漏极和所述的第五PMOS管的源极均接入电源，所述的第三NMOS管的栅极和所述的第一反相器的输入端连接且其连接端为所述的整形电路的第一输入端，所述的第五PMOS管的栅极和所述的第一反相器的输出端连接，所述的第三NMOS管的源极、所述的第五PMOS管的漏极、所述的第四NMOS管的漏极和所述的第六PMOS管的源极连接且其连接端为所述的整形电路的输出端，所述的第四NMOS管的栅极和所述的第二反相器的输入端连接且其连接端为所述的整形电路的第二输入端，所述的第六PMOS管的栅极和所述的第二反相器的输出端连接，所述的第四NMOS管的源极和所述的第六PMOS管的漏极均接地。该电路中，通过第三NMOS管、第五PMOS管和第一反相器构成的结构与第六PMOS管、第四NMOS管和第二反相器构成的结构形成两个简单的对称结构来实现整形功能，将输入频率的占空比保持在50％后通过输出端输出，结构简单，面积开销小。

每个所述的电平转换电路分别包括第三反相器、第七PMOS管、第八PMOS管、第五NMOS管和第六NMOS管，所述的第七PMOS管的源极和所述的第八PMOS管的源极均接入电源，所述的第七PMOS管的栅极、所述的第八PMOS管的漏极和所述的第六NMOS管的漏极连接且其连接端为所述的电平转换电路的输出端，所述的第八PMOS管的栅极、所述的第七PMOS管的漏极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的栅极和所述的第三反相器的输入端连接且其连接端为所述的电平转换电路的输入端，所述的第三反相器的输出端和所述的第六NMOS管的栅极连接，所述的第五NMOS管的源极和所述的第六NMOS管的源极均接地。该电平转换电路中，当输入端接入的输入信号为低电平时，该输入信号经第三反相器使第五NMOS管截止，第六NMOS管导通，输出端被第六NMOS管拉低到地电平VSS；当输入端接入的输入信号为高电平时，该输入信号信号经第三反向器使六NMOS管截止，第五NMOS管导通，此时输出端被第八PMOS管拉高至电源电压VDD，由此该电平转换电路中的输出端信号被钳定在高、低电平两种状态，可以有效消除尖峰，而且结构简单，响应速度快。

所述的功能控制模块包括第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器和第十二反相器；所述的第九PMOS管的栅极、所述的第八NMOS管的栅极、所述的第十一PMOS管的栅极、所述的第十NMOS管的栅极和所述的第八反相器的输入端连接且其连接端为所述的功能控制模块的控制端，所述的第九PMOS管的源极、所述的第七NMOS管的源极、所述的第十PMOS管的源极和所述的第八NMOS管的源极连接且其连接端为所述的功能控制模块的第一输入端，所述的第十一PMOS管的源极、所述的第九NMOS管的源极、所述的第十二PMOS管的源极和所述的第十NMOS管的源极连接且其连接端为所述的功能控制模块的第二输入端，所述的第九PMOS管的漏极、所述的第七NMOS管的漏极和所述的第四反相器的输入端连接，所述的第七NMOS管的栅极、所述的第十PMOS管的栅极、所述的第八反相器的输出端、所述的第九NMOS管的栅极和所述的第十二PMOS管的栅极连接，所述的第十PMOS管的漏极、所述的第八NMOS管的漏极和所述的第六反相器的输入端连接，所述的第十一PMOS管的漏极、所述的第九NMOS管的漏极和所述的第九反相器的输入端连接，所述的第十二PMOS管的漏极、所述的第十NMOS管的漏极和所述的第十一反相器的输入端连接，所述的第四反相器的输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端为所述的功能控制电路的第一输出端，所述的第六反相器的输出端和所述的第七反相器的输入端连接，所述的第七反相器的输出端为所述的功能控制电路的第二输出端，所述的第九反相器的输出端和所述的第十反相器的输入端连接，所述的第十反相器的输出端为所述的功能控制电路的第三输出端，所述的第十一反相器的输出端和所述的第十二反相器的输入端连接，所述的第十二反相器的输出端为所述的功能控制电路的第四输出端。该功能控制模块由四个传输门(第九PMOS管和第七NMOS管构成的传输门、第十PMOS管和第八NMOS管构成的传输门、第十一PMOS管和第九NMOS管构成的传输门以及第十二PMOS管和第十NMOS管构成的传输门)和九个反相器构成，传输门结构简单，面积和功耗开销小，八个反相器构成的四个驱动单元(第四反相器和第五反相器构成的驱动单元、第六反相器和第七反相器构成的驱动单元、第九反相器和第十反相器构成的驱动单元以及第十一反相器和第十二反相器构成的驱动单元)可以将输出信号的驱动能力逐级放大到驱动多个负载电路的能力，并能够减小电路延迟，由此该功能控制模块结构简单，延迟小，硬件开销小，功耗低。

每个所述的计数器分别包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第十三反相器、第十四反相器、第十五反相器、第十六反相器、第十七反相器、第十八反相器和第十九反相器，所述的第一D触发器、所述的第二D触发器、所述的第三D触发器、所述的第四D触发器、所述的第五D触发器、所述的第六D触发器和所述的第七D触发器分别具有输入端、时钟端、复位端和输出端，所述的第一D触发器的复位端、所述的第二D触发器的复位端、所述的第三D触发器的复位端、所述的第四D触发器的复位端、所述的第五D触发器的复位端、所述的第六D触发器的复位端和所述的第七D触发器的复位端连接且其连接端为所述的计数器的复位端，所述的第一D触发器的时钟端为所述的计数器的输入端，所述的第一D触发器的输入端和所述的第十三反相器的输出端连接，所述的第十三反相器的输入端、所述的第一D触发器的输出端和所述的第二D触发器的时钟端连接，所述的第二D触发器的输入端和所述的第十四反相器的输出端连接，所述的第十四反相器的输入端、所述的第二D触发器的输出端和所述的第三D触发器的时钟端连接，所述的第三D触发器的输入端和所述的第十五反相器的输出端连接，所述的第十五反相器的输入端、所述的第三D触发器的输出端和所述的第四D触发器的时钟端连接，所述的第四D触发器的输入端和所述的第十六反相器的输出端连接，所述的第十六反相器的输入端、所述的第四D触发器的输出端和所述的第五D触发器的时钟端连接，所述的第五D触发器的输入端和所述的第十七反相器的输出端连接，所述的第十七反相器的输入端、所述的第五D触发器的输出端和所述的第六D触发器的时钟端连接，所述的第六D触发器的输入端和所述的第十八反相器的输出端连接，所述的第十八反相器的输入端、所述的第六D触发器的输出端和所述的第七D触发器的时钟端连接，所述的第七D触发器的输入端和所述的第十九反相器的输出端连接，所述的第十九反相器的输入端和所述的第七D触发器的输出端连接且其连接端为所述的计数器的输出端。该电路由具由低功耗特性的边沿触发D触发器和反相器构成，使电路整体功耗降低，且该电路能够在较高的时钟频率下工作，具有较高的工作频谱。

所述的相位比较器包括第一二输入与非门、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第二十反相器、第二十一反相器、第二十二反相器、第二十三反相器和第二十四反相器，所述的第一二输入与非门具有第一输入端、第二输入端和输出端，所述的第一二输入与非门的第一输入端、所述的第十三PMOS管的栅极、所述的第十二NMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十五PMOS管的栅极、所述的第二十反相器的输入端和所述的第二十三反相器的输入端连接且其连接端为所述的相位比较器的第一输入端，所述的第一二输入与非门的第二输入端为所述的相位比较器的第二输入端，所述的第一二输入与非门的输出端和所述的第十一NMOS管的栅极连接，所述的第十三PMOS管的源极、所述的第十四PMOS管的源极和所述的第十五PMOS管的源极均接入电源，所述的第十三PMOS管的漏极、所述的第十一NMOS管的漏极、所述的第十六PMOS管的漏极、所述的第十三NMOS管的漏极和所述的第二十一反相器的输入端连接，所述的第十四PMOS管的漏极和所述的第十六PMOS管的源极连接，所述的第十五PMOS管的漏极和所述的第十七PMOS管的源极连接，所述的第十六PMOS管的栅极、所述的第二十一反相器的输出端、所述的第十三NMOS管的栅极、所述的第十七PMOS管的漏极、所述的第十五NMOS管的漏极和所述的第二十二反相器的输入端连接，所述的第十一NMOS管的源极和所述的第十二NMOS管的漏极连接，所述的第十三NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第十五NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第十七PMOS管的栅极、所述的第二十二反相器的输出端、所述的第十五NMOS管的栅极和所述的第二十四反相器的输入端连接，所述的第二十三反相器的输出端和所述的第十六NMOS管的栅极连接，所述的第二十四反相器的输出端为所述的相位比较器的输出端，所述的第十二NMOS管的源极、所述的第十四NMOS管的源极和所述的第十六NMOS管的源极均接地，所述的第十四PMOS管的栅极和所述的第二十反相器的输出端连接。该电路根据输入信号，具有两种工作模式：预充电模式和评估模式，可以精确比较两个输入信号的相位关系，对原始频差信号进行响应放大，提高检测精度，在具有简单结构基础上，面积开销小，检测精度高。

所述的检测窗口包括第二二输入与非门、第三二输入与非门、第一二输入与门、第二二输入与门、第三二输入与门、第八D触发器和第九D触发器；所述的第二二输入与非门、所述的第三二输入与非门、所述的第一二输入与门、所述的第二二输入与门和所述的第三二输入与门分别具有第一输入端、第二输入端和输出端，所述的第八D触发器和所述的第九D触发器分别具有输入端、时钟端、反相输出端和输出端，所述的第二二输入与非门的第一输入端、所述的第八D触发器的输出端和所述的第三二输入与门的第一输入端连接，所述的第二二输入与非门的第二输入端、所述的第九D触发器的反相输入端和所述的第三二输入与非门的第二输入端连接，所述的第二二输入与非门的输出端和所述的第一二输入与门的第一输入端连接，所述的第一二输入与门的第二输入端和所述的第二二输入与门的第二输入端连接且其连接端为所述的检测窗口的输入端，所述的第一二输入与门的输出端和所述的第八D触发器的输入端连接，所述的第八D触发器的时钟端和所述的第九D触发器的时钟端连接且其连接端为所述的检测窗口的控制端，所述的第八D触发器的反相输出端和所述的第三二输入与非门的第一输入端连接，所述的第三二输入与非门的输出端和所述的第二二输入与门的第一输入端连接，所述的第二二输入与门的输出端和所述的第九D触发器的输入端连接，所述的第九D触发器的输出端和所述的第三二输入与门的第二输入端连接，所述的第三二输入与门的输出端为所述的检测窗口的输出端。该电路由与门、与非门和D触发器构成，利用时钟信号对输入信号进行连续采集，当连续检测到三个高电平时，输出高电平，由此能够消除前级电路采集中的毛刺，提高信号检测准确度。

所述的控制驱动电路包括第四二输入与门、第五二输入与门、第一缓冲器、第二缓冲器、第三缓冲器和第四缓冲器；所述的第四二输入与门和所述的第五二输入与门分别具有第一输入端、第二输入端和输出端，所述的第四二输入与门的第一输入端和所述的第五二输入与门的第一输入端连接且其连接端为所述的控制驱动电路的使能端，所述的第四二输入与门的第二输入端为所述的控制驱动电路的复位端，所述的第五二输入与门的第二输入端为所述的控制驱动电路的功能控制端，所述的第四二输入与门的输出端和所述的第一缓冲器的输入端连接，所述的第一缓冲器的输出端和所述的第二缓冲器的输入端连接，所述的第二缓冲器的输出端为所述的控制驱动电路的第一输出端，所述的第五二输入与门的输出端和所述的第三缓冲器的输入端连接，所述的第三缓冲器的输出端和所述的第四缓冲器的输入端连接，所述的第四缓冲器的输出端为所述的控制驱动电路的第二输出端。该控制驱动电路用来控制整个电路***的启动工作，当接入控制驱动电路的使能信号作用时，整个电路***才能在各信号的控制下正常工作，控制驱动电路由二输入与门和缓冲器组成，可以将输出信号的驱动能力逐级放大到驱动多个负载电路的能力，结构简单，延迟小，硬件开销小。

与现有技术相比，本发明的优点在于通过控制驱动电路和128个功能单元电路构成同时具有老化检测和PUF功能的电路，每个功能单元电路分别包括两个VCO阵列、两个整形电路、两个电平转换电路、功能控制模块、两个计数器、仲裁器、相位比较器和检测窗口，两个VCO阵列分别称为第一VCO阵列和第二VCO阵列，将两个整形电路分别称为第一整形电路和第二整形电路，将两个电平转换电路分别称为第一电平转换电路和第二电平转换电路，将两个计数器分别称为第一计数器和第二计数器，第一VCO阵列的输入端接入第一压控信号VCON1，在第一压控信号VCON1作用下，第一VCO阵列产生两路周期信号分别通过其第一输出端和第二输出端传输给第一整形电路的第一输入端和第二输入端。第一VCO阵列产生的两路周期信号通过第一整形电路过滤信号的毛刺后得到一路输出信号，该路输出信号通过第一整形电路的输出端传输到第一电平转换电路的输入端，第一电平转换电路使信号的高电平保持在电源VDD，低电平保持在地VSS避免阈值损失，并通过第一电平转换电路的输出端传输到功能控制模块的第一输入端；第二VCO阵列的输入端接入第二压控信号VCON2，在第二压控信号VCON2作用下，第二VCO阵列产生两路周期信号分别通过其第一输出端和第二输出端传输给第二整形电路的第一输入端和第二输入端，第二VCO阵列产生的两路周期信号通过第二整形电路过滤信号的毛刺得到一路输出信号，该路输出信号通过第二整形电路的输出端传输到第二电平转换电路的输入端，第二电平转换电路使信号的高电平保持在电源VDD，低电平保持在地VSS避免阈值损失，并通过第二电平转换电路的输出端传输到功能控制模块的第二输入端；当功能控制模块的控制端接入的控制信号CON为低电平时，功能控制模块接入的两路信号通过功能控制模块的第一输出端和第三输出端传输到第一计数器的输入端和第二计数器的输入端，第一计数器和第二计数器分别对接收到的信号进行计数，当计数达到128个周期时输出高电平，第一计数器的输出端接仲裁器的第一输入端，第二计数器的输出端接仲裁器的第二输入端，当第一计数器相对于第二计数器先输出高电平时，仲裁器的输出端POUT输出高电平；当第二计数器相对于第一计数器先输出高电平时，仲裁器的输出端POUT输出低电平，形成移位PUF密钥，实现PUF电路功能，当功能控制模块的控制端接入的控制信号CON为高电平时，功能控制模块接入的两路信号通过功能控制模块的第二输出端和第四输出端传输到相位比较器的第一输入端和第二输入端，并通过第四输出端传输到检测窗口的第二输入端，相位比较器对其第一输入端和第二输入端的信号进行比较得到两个信号的偏差，通过相位比较器的输出端传输到检测窗口的第一输入端，检测窗口检测到第一输入端的输入信号出现连续3个高电平时，检测窗口的输出端NOUT输出高电平，说明电路发生老化，实现老化检测功能，由此本发明将老化检测功能和PUF功能进行集成，既能实现老化检测功能也能实现PUF电路功能，应用于芯片时可以提高芯片的集成度，降低芯片面积。

附图说明

图1为本发明的同时具有老化检测和PUF功能的电路的电路结构图；

图2为本发明的同时具有老化检测和PUF功能的电路的功能单元电路的结构图；

图3为本发明的同时具有老化检测和PUF功能的电路的VCO阵列的结构图；

图4为本发明的同时具有老化检测和PUF功能的电路的VCO电路的电路图；

图5为本发明的同时具有老化检测和PUF功能的电路的整形电路的电路图；

图6为本发明的同时具有老化检测和PUF功能的电路的电平转换电路的电路图；

图7为本发明的同时具有老化检测和PUF功能的电路的功能控制模块的电路图；

图8为本发明的同时具有老化检测和PUF功能的电路的计数器的电路图；

图9为本发明的同时具有老化检测和PUF功能的电路的相位比较器的电路图；

图10为本发明的同时具有老化检测和PUF功能的电路的窗口检测电路的电路图；

图11为本发明的同时具有老化检测和PUF功能的电路的控制驱动电路的电路图；

图12为本发明的同时具有老化检测和PUF功能的电路在实现PUF电路功能时输出响应(密钥)的分布图；

图13为本发明的同时具有老化检测和PUF功能的电路在实现PUF电路功能时自相关性分析图；

图14为本发明的同时具有老化检测和PUF功能的电路在实现PUF电路功能时输出128位密钥的汉明距分布图；

图15为本发明的同时具有老化检测和PUF功能的电路在实现老化检测功能时的老化检测功能图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例：如图1和图2所示，一种同时具有老化检测和PUF功能的电路，包括控制驱动电路和128个功能单元电路，控制驱动电路具有使能端、复位端，功能控制端、第一输出端和第二输出端，每个功能单元电路分别具有第一输入端、第二输入端、控制端、复位端、PUF响应输出端和老化响应输出端，控制驱动电路的第一输出端分别与128个功能单元电路的复位端连接，控制驱动电路的第二输出端分别与128个功能单元电路的控制端连接，控制驱动电路的使能端为同时具有老化检测和PUF功能的电路的使能端，用于接入使能信号，控制驱动电路的复位端为同时具有老化检测和PUF功能的电路的复位端，用于接入全局复位信号，控制驱动电路的功能控制端为同时具有老化检测和PUF功能的电路的功能控制端，用于接入功能控制信号，控制驱动电路的第一输出端用于输出控制128个功能单元电路复位的局部复位信号，控制驱动电路的第二输出端用于输出控制信号，128个功能单元电路的第一输入端连接且其连接端为同时具有老化检测和PUF功能的电路的第一输入端，用于接入第一压控信号，128个功能单元电路的第二输入端连接且其连接端为同时具有老化检测和PUF功能的电路的第二输入端，用于接入第二压控信号，第k个功能单元电路的PUF响应输出端为同时具有老化检测和PUF功能的电路的第k位PUF响应输出端，用于输出第k位PUF响应数据，第k个功能单元电路的老化响应输出端为同时具有老化检测和PUF功能的电路的第k位老化响应输出端，用于输出第k位老化响应数据，k＝1，2，…，128；每个功能单元电路分别包括两个VCO阵列、两个整形电路、两个电平转换电路、功能控制模块、两个计数器、仲裁器、相位比较器和检测窗口，每个VCO阵列分别具有输入端、第一输出端和第二输出端，每个整形电路分别具有第一输入端、第二输入端和输出端，每个电平转换电路分别具有输入端和输出端，功能控制模块具有第一输入端、第二输入端、控制端、第一输出端、第二输出端、第三输出端和第四输出端，每个计数器分别具有输入端、输出端和复位端，相位比较器具有第一输入端、第二输入端和输出端，仲裁器具有第一输入端、第二输入端和输出端，相位比较器具有第一输入端、第二输入端和输出端，检测窗口具有控制端、输入端和输出端，仲裁器具有第一输入端、第二输入端和输出端；将两个VCO阵列分别称为第一VCO阵列和第二VCO阵列，将两个整形电路分别称为第一整形电路和第二整形电路，将两个电平转换电路分别称为第一电平转换电路和第二电平转换电路，将两个计数器分别称为第一计数器和第二计数器，第一VCO阵列的输入端为功能单元电路的第一输入端，第一VCO阵列的第一输出端和第一整形电路的第一输入端连接，第一VCO阵列的第二输出端和第一整形电路的第二输入端连接，第一整形电路的输出端和第一电平转换电路的输入端连接，第一电平转换电路的输出端和功能控制模块的第一输入端连接，第二VCO阵列的输入端为功能单元电路的第二输入端，第二VCO阵列的第一输出端和第二整形电路的第一输入端连接，第二VCO阵列的第二输出端和第二整形电路的第二输入端连接，第二整形电路的输出端和第二电平转换电路的输入端连接，第二电平转换电路的输出端和功能控制模块的第二输入端连接，功能控制模块的控制端为功能单元电路的控制端，功能控制模块的第一输出端和第一计数器的输入端连接，功能控制模块的第二输出端分别与检测窗口的控制端和相位比较器的第一输入端连接，功能控制模块的第三输出端和第二计数器的输入端连接，功能控制模块的第四输出端和相位比较器的第二输入端连接，相位比较器的输出端和检测窗口的输入端连接，第一计数器的复位端和第二计数器的复位端连接且其连接端为功能单元电路的复位端，第一计数器的输出端和仲裁器的第一输入端连接，第二计数器的输出端和仲裁器的第二输入端连接，仲裁器的输出端为功能单元电路的PUF响应输出端，检测窗口的输出端为功能单元电路的老化响应输出端；第一VCO阵列的输入端接入第一压控信号VCON1，在第一压控信号VCON1作用下，第一VCO阵列产生两路周期信号分别通过其第一输出端和第二输出端传输给第一整形电路的第一输入端和第二输入端。第一VCO阵列产生的两路周期信号通过第一整形电路过滤信号的毛刺后得到一路输出信号，该路输出信号通过第一整形电路的输出端传输到第一电平转换电路的输入端，第一电平转换电路使信号的高电平保持在电源VDD，低电平保持在地VSS避免阈值损失，并通过第一电平转换电路的输出端传输到功能控制模块的第一输入端；第二VCO阵列的输入端接入第二压控信号VCON2，在第二压控信号VCON2作用下，第二VCO阵列产生两路周期信号分别通过其第一输出端和第二输出端传输给第二整形电路的第一输入端和第二输入端，第二VCO阵列产生的两路周期信号通过第二整形电路过滤信号的毛刺得到一路输出信号，该路输出信号通过第二整形电路的输出端传输到第二电平转换电路的输入端，第二电平转换电路使信号的高电平保持在电源VDD，低电平保持在地VSS避免阈值损失，并通过第二电平转换电路的输出端传输到功能控制模块的第二输入端；当功能控制模块的控制端接入的控制信号CON为低电平时，功能控制模块接入的两路信号通过功能控制模块的第一输出端和第三输出端传输到第一计数器的输入端和第二计数器的输入端，第一计数器和第二计数器分别对接收到的信号进行计数，当计数达到128个周期时输出高电平，第一计数器的输出端接仲裁器的第一输入端，第二计数器的输出端接仲裁器的第二输入端，当第一计数器相对于第二计数器先输出高电平时，仲裁器的输出端POUT输出高电平；当第二计数器相对于第一计数器先输出高电平时，仲裁器的输出端POUT输出低电平，形成移位PUF密钥，实现PUF电路功能，当功能控制模块的控制端接入的控制信号CON为高电平时，功能控制模块接入的两路信号通过功能控制模块的第二输出端和第四输出端传输到相位比较器的第一输入端和第二输入端，并通过第四输出端传输到检测窗口的第二输入端，相位比较器对其第一输入端和第二输入端的信号进行比较得到两个信号的偏差，通过相位比较器的输出端传输到检测窗口的第一输入端，检测窗口检测到第一输入端的输入信号出现连续3个高电平时，检测窗口的输出端NOUT输出高电平，说明电路发生老化，实现老化检测功能。

本实施例中，如图3和图4所示，每个VCO阵列分别包括15个VCO电路，每个VCO电路分别具有第一输入端、第二输入端、控制端、第一输出端和第二输出端，第m个VCO电路的第一输出端和第m+1个VCO电路的第一输入端连接，第m个VCO电路的第二输出端和第m+1个VCO电路的第二输入端连接，m＝1，2，…，14；15个VCO电路的控制端连接且其连接端为VCO阵列的输入端，第1个VCO电路的第一输入端和第15个VCO电路的第一输出端连接且其连接端为VCO阵列的第一输出端，第1个VCO电路的第二输入端和第15个VCO电路的第二输出端连接且其连接端为VCO阵列的第二输出端；每个VCO电路分别包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1和第二NMOS管N2，第一PMOS管P1的栅极和第四PMOS管P4的栅极连接且其连接端为VCO电路的控制端，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极和第四PMOS管P4的源极均接入电源VDD，第一PMOS管P1的漏极、第二PMOS管P2的漏极、第三PMOS管P3的栅极和第一NMOS管N1的漏极连接且其连接端为VCO电路的第二输出端，第二PMOS管P2的栅极、第三PMOS管P3的漏极、第四PMOS管P4的漏极和第二NMOS管N2的漏极连接且其连接端设为VCO电路的第一输出端，第一NMOS管N1的栅极为VCO电路的第一输入端，第二NMOS管N2的栅极为VCO电路的第二输入端，第一NMOS管N1的源极和第二NMOS管N2的源极均接地VSS；

本实施例中，如图5所示，每个整形电路分别包括第五PMOS管P5、第六PMOS管P6、第三NMOS管N3、第四NMOS管N4、第一反相器INV1和第二反相器INV2，第三NMOS管N3的漏极和第五PMOS管P5的源极均接入电源VDD，第三NMOS管N3的栅极和第一反相器INV1的输入端连接且其连接端为整形电路的第一输入端，第五PMOS管P5的栅极和第一反相器INV1的输出端连接，第三NMOS管N3的源极、第五PMOS管P5的漏极、第四NMOS管N4的漏极和第六PMOS管P6的源极连接且其连接端为整形电路的输出端，第四NMOS管N4的栅极和第二反相器INV2的输入端连接且其连接端为整形电路的第二输入端，第六PMOS管P6的栅极和第二反相器INV2的输出端连接，第四NMOS管N4的源极和第六PMOS管P6的漏极均接地VSS。

本实施例中，如图6所示，每个电平转换电路分别包括第三反相器INV3、第七PMOS管P7、第八PMOS管P8、第五NMOS管N5和第六NMOS管N6，第七PMOS管P7的源极和第八PMOS管P8的源极均接入电源VDD，第七PMOS管P7的栅极、第八PMOS管P8的漏极和第六NMOS管N6的漏极连接且其连接端为电平转换电路的输出端，第八PMOS管P8的栅极、第七PMOS管P7的漏极和第五NMOS管N5的漏极连接，第五NMOS管N5的栅极和第三反相器INV3的输入端连接且其连接端为电平转换电路的输入端，第三反相器INV3的输出端和第六NMOS管N6的栅极连接，第五NMOS管N5的源极和第六NMOS管N6的源极均接地VSS。

本实施例中，如图7所示，功能控制模块包括第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10、第十一反相器INV11和第十二反相器INV12；第九PMOS管P9的栅极、第八NMOS管N8的栅极、第十一PMOS管P11的栅极、第十NMOS管N10的栅极和第八反相器INV8的输入端连接且其连接端为功能控制模块的控制端，第九PMOS管P9的源极、第七NMOS管N7的源极、第十PMOS管P10的源极和第八NMOS管N8的源极连接且其连接端为功能控制模块的第一输入端，第十一PMOS管P11的源极、第九NMOS管N9的源极、第十二PMOS管P12的源极和第十NMOS管N10的源极连接且其连接端为功能控制模块的第二输入端，第九PMOS管P9的漏极、第七NMOS管N7的漏极和第四反相器INV4的输入端连接，第七NMOS管N7的栅极、第十PMOS管P10的栅极、第八反相器INV8的输出端、第九NMOS管N9的栅极和第十二PMOS管P12的栅极连接，第十PMOS管P10的漏极、第八NMOS管N8的漏极和第六反相器INV6的输入端连接，第十一PMOS管P11的漏极、第九NMOS管N9的漏极和第九反相器INV9的输入端连接，第十二PMOS管P12的漏极、第十NMOS管N10的漏极和第十一反相器INV11的输入端连接，第四反相器INV4的输出端和第五反相器INV5的输入端连接，第五反相器INV5的输出端为功能控制电路的第一输出端，第六反相器INV6的输出端和第七反相器INV7的输入端连接，第七反相器INV7的输出端为功能控制电路的第二输出端，第九反相器INV9的输出端和第十反相器INV10的输入端连接，第十反相器INV10的输出端为功能控制电路的第三输出端，第十一反相器INV11的输出端和第十二反相器INV12的输入端连接，第十二反相器INV12的输出端为功能控制电路的第四输出端。

本实施例中，如图8所示，每个计数器分别包括第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4、第五D触发器D5、第六D触发器D6、第七D触发器D7、第十三反相器INV13、第十四反相器INV14、第十五反相器INV15、第十六反相器INV16、第十七反相器INV17、第十八反相器INV18和第十九反相器INV19，第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4、第五D触发器D5、第六D触发器D6和第七D触发器D7分别具有输入端、时钟端、复位端和输出端，第一D触发器D1的复位端、第二D触发器D2的复位端、第三D触发器D3的复位端、第四D触发器D4的复位端、第五D触发器D5的复位端、第六D触发器D6的复位端和第七D触发器D7的复位端连接且其连接端为计数器的复位端，第一D触发器D1的时钟端为计数器的输入端，第一D触发器D1的输入端和第十三反相器INV13的输出端连接，第十三反相器INV13的输入端、第一D触发器D1的输出端和第二D触发器D2的时钟端连接，第二D触发器D2的输入端和第十四反相器INV14的输出端连接，第十四反相器INV14的输入端、第二D触发器D2的输出端和第三D触发器D3的时钟端连接，第三D触发器D3的输入端和第十五反相器INV15的输出端连接，第十五反相器INV15的输入端、第三D触发器D3的输出端和第四D触发器D4的时钟端连接，第四D触发器D4的输入端和第十六反相器INV16的输出端连接，第十六反相器INV16的输入端、第四D触发器D4的输出端和第五D触发器D5的时钟端连接，第五D触发器D5的输入端和第十七反相器INV17的输出端连接，第十七反相器INV17的输入端、第五D触发器D5的输出端和第六D触发器D6的时钟端连接，第六D触发器D6的输入端和第十八反相器INV18的输出端连接，第十八反相器INV18的输入端、第六D触发器D6的输出端和第七D触发器D7的时钟端连接，第七D触发器D7的输入端和第十九反相器INV19的输出端连接，第十九反相器INV19的输入端和第七D触发器D7的输出端连接且其连接端为计数器的输出端。

本实施例中，如图9所示，相位比较器包括第一二输入与非门NAND1、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第二十反相器INV20、第二十一反相器INV21、第二十二反相器INV22、第二十三反相器INV23和第二十四反相器INV24，第一二输入与非门NAND1具有第一输入端、第二输入端和输出端，第一二输入与非门NAND1的第一输入端、第十三PMOS管P13的栅极、第十二NMOS管N12的栅极、第十四NMOS管N14的栅极、第十五PMOS管P15的栅极、第二十反相器INV20的输入端和第二十三反相器INV23的输入端连接且其连接端为相位比较器的第一输入端，第一二输入与非门NAND1的第二输入端为相位比较器的第二输入端，第一二输入与非门NAND1的输出端和第十一NMOS管N11的栅极连接，第十三PMOS管P13的源极、第十四PMOS管P14的源极和第十五PMOS管P15的源极均接入电源VDD，第十三PMOS管P13的漏极、第十一NMOS管N11的漏极、第十六PMOS管P16的漏极、第十三NMOS管的漏极和第二十一反相器INV21的输入端连接，第十四PMOS管P14的漏极和第十六PMOS管P16的源极连接，第十五PMOS管P15的漏极和第十七PMOS管P17的源极连接，第十六PMOS管P16的栅极、第二十一反相器INV21的输出端、第十三NMOS管N13的栅极、第十七PMOS管P17的漏极、第十五NMOS管N15的漏极和第二十二反相器INV22的输入端连接，第十一NMOS管N11的源极和第十二NMOS管N12的漏极连接，第十三NMOS管N13的源极和第十四NMOS管N14的漏极连接，第十五NMOS管N15的源极和第十六NMOS管N16的漏极连接，第十七PMOS管P17的栅极、第二十二反相器INV22的输出端、第十五NMOS管N15的栅极和第二十四反相器INV24的输入端连接，第二十三反相器INV23的输出端和第十六NMOS管N16的栅极连接，第二十四反相器INV24的输出端为相位比较器的输出端，第十二NMOS管N12的源极、第十四NMOS管N14的源极和第十六NMOS管N16的源极均接地VSS，第十四PMOS管P14的栅极和第二十反相器INV20的输出端连接。

本实施例中，如图10所示，检测窗口包括第二二输入与非门NAND2、第三二输入与非门NAND3、第一二输入与门AND1、第二二输入与门AND2、第三二输入与门AND3、第八D触发器D8和第九D触发器D9；第二二输入与非门NAND2、第三二输入与非门NAND3、第一二输入与门AND1、第二二输入与门AND2和第三二输入与门AND3分别具有第一输入端、第二输入端和输出端，第八D触发器D8和第九D触发器D9分别具有输入端、时钟端、反相输出端和输出端，第二二输入与非门NAND2的第一输入端、第八D触发器D8的输出端和第三二输入与门AND3的第一输入端连接，第二二输入与非门NAND2的第二输入端、第九D触发器D9的反相输入端和第三二输入与非门NAND3的第二输入端连接，第二二输入与非门NAND2的输出端和第一二输入与门AND1的第一输入端连接，第一二输入与门AND1的第二输入端和第二二输入与门AND2的第二输入端连接且其连接端为检测窗口的输入端，第一二输入与门AND1的输出端和第八D触发器D8的输入端连接，第八D触发器D8的时钟端和第九D触发器D9的时钟端连接且其连接端为检测窗口的控制端，第八D触发器D8的反相输出端和第三二输入与非门NAND3的第一输入端连接，第三二输入与非门NAND3的输出端和第二二输入与门AND2的第一输入端连接，第二二输入与门AND2的输出端和第九D触发器D9的输入端连接，第九D触发器D9的输出端和第三二输入与门AND3的第二输入端连接，第三二输入与门AND3的输出端为检测窗口的输出端。

本实施例中，如图11所示，控制驱动电路包括第四二输入与门AND4、第五二输入与门AND5、第一缓冲器BUF1、第二缓冲器BUF2、第三缓冲器BUF3和第四缓冲器BUF4；第四二输入与门AND4和第五二输入与门AND5分别具有第一输入端、第二输入端和输出端，第四二输入与门AND4的第一输入端和第五二输入与门AND5的第一输入端连接且其连接端为控制驱动电路的使能端，第四二输入与门AND4的第二输入端为控制驱动电路的复位端，第五二输入与门AND5的第二输入端为控制驱动电路的功能控制端，第四二输入与门AND4的输出端和第一缓冲器BUF1的输入端连接，第一缓冲器BUF1的输出端和第二缓冲器BUF2的输入端连接，第二缓冲器BUF2的输出端为控制驱动电路的第一输出端，第五二输入与门AND5的输出端和第三缓冲器BUF3的输入端连接，第三缓冲器BUF3的输出端和第四缓冲器BUF4的输入端连接，第四缓冲器BUF4的输出端为控制驱动电路的第二输出端。

本实施例中，仲裁器采用标准D触发器实现，标准D触发器的数据输入端作为仲裁器的第一输入端，标准D触发器的时钟端作为仲裁器的第二输入端，标准D触发器的输出端作为仲裁器的输出端。

在TSMC 65nm CMOS工艺下，设计并验证本发明的一种同时具有老化检测和PUF功能的电路的功能。其中，VCO阵列、整形电路、电平转换电路、功能控制模块和相位比较器采用全定制设计，其余电路采用标准单元设计。本发明的同时具有老化检测和PUF功能的电路在实现PUF电路功能时输出6400位PUF密钥的2D分布如图12所示，分析图12可知：黑色方格代表PUF产生密钥1，产生1概率为0.5102，白色方格代表密钥0，产生0概率为0.4898，计算得电路生成密钥的随机性为97.96％，由此可知，本发明的同时具有老化检测和PUF功能的电路在实现PUF电路功能时具有较高的随机性。

本发明的同时具有老化检测和PUF功能的电路在实现PUF电路功能时生成PUF密钥的自相关性分析如图13所示，分析图13可知：对6400位PUF电路输出响应进行自相关性分析得，自相关平均值为0，95％置信区间范围为±0.015，即所设计电路生成的PUF密钥具有良好的空间独立性。

本发明的同时具有老化检测和PUF功能的电路在实现PUF电路功能时输出128位密钥的汉明距分布如图14所示，分析图14可知：同时具有老化检测和PUF功能的电路产生的密钥的汉明距分布满足数学期望μ＝0.4970，标准偏差σ＝0.0463的正态分布，密钥有良好的唯一性。

本发明的同时具有老化检测和PUF功能的电路在实现老化检测功能时的老化检测功能图如图15所示，分析图15可知：NOUT为老化传感器的输出，NOUT输出为低电平则电路未老化；NOUT输出为高电平则电路发生老化。同时具有老化检测和PUF功能的电路的实现老化检测功能时，够精确检测电路的老化情况，对电路的老化情况进行实时监测。

Claims (9)

1.一种同时具有老化检测和PUF功能的电路，其特征在于包括控制驱动电路和128个功能单元电路，所述的控制驱动电路具有使能端、复位端，功能控制端、第一输出端和第二输出端，每个所述的功能单元电路分别具有第一输入端、第二输入端、控制端、复位端、PUF响应输出端和老化响应输出端，所述的控制驱动电路的第一输出端分别与128个所述的功能单元电路的复位端连接，所述的控制驱动电路的第二输出端分别与128个所述的功能单元电路的控制端连接，所述的控制驱动电路的使能端为所述的同时具有老化检测和PUF功能的电路的使能端，用于接入使能信号，所述的控制驱动电路的复位端为所述的同时具有老化检测和PUF功能的电路的复位端，用于接入全局复位信号，所述的控制驱动电路的功能控制端为所述的同时具有老化检测和PUF功能的电路的功能控制端，用于接入功能控制信号，所述的控制驱动电路的第一输出端用于输出控制128个所述的功能单元电路复位的局部复位信号，所述的控制驱动电路的第二输出端用于输出控制信号，128个所述的功能单元电路的第一输入端连接且其连接端为所述的同时具有老化检测和PUF功能的电路的第一输入端，用于接入第一压控信号，128个所述的功能单元电路的第二输入端连接且其连接端为所述的同时具有老化检测和PUF功能的电路的第二输入端，用于接入第二压控信号，第k个所述的功能单元电路的PUF响应输出端为所述的同时具有老化检测和PUF功能的电路的第k位PUF响应输出端，用于输出第k位PUF响应数据，第k个所述的功能单元电路的老化响应输出端为所述的同时具有老化检测和PUF功能的电路的第k位老化响应输出端，用于输出第k位老化响应数据，k＝1，2，…，128；

每个所述的功能单元电路分别包括两个VCO阵列、两个整形电路、两个电平转换电路、功能控制模块、两个计数器、仲裁器、相位比较器和检测窗口，每个所述的VCO阵列分别具有输入端、第一输出端和第二输出端，每个所述的整形电路分别具有第一输入端、第二输入端和输出端，每个所述的电平转换电路分别具有输入端和输出端，所述的功能控制模块具有第一输入端、第二输入端、控制端、第一输出端、第二输出端、第三输出端和第四输出端，每个所述的计数器分别具有输入端、输出端和复位端，所述的相位比较器具有第一输入端、第二输入端和输出端，所述的仲裁器具有第一输入端、第二输入端和输出端，所述的相位比较器具有第一输入端、第二输入端和输出端，所述的检测窗口具有控制端、输入端和输出端，所述的仲裁器具有第一输入端、第二输入端和输出端；将两个所述的VCO阵列分别称为第一VCO阵列和第二VCO阵列，将两个所述的整形电路分别称为第一整形电路和第二整形电路，将两个所述的电平转换电路分别称为第一电平转换电路和第二电平转换电路，将两个所述的计数器分别称为第一计数器和第二计数器，所述的第一VCO阵列的输入端为所述的功能单元电路的第一输入端，所述的第一VCO阵列的第一输出端和所述的第一整形电路的第一输入端连接，所述的第一VCO阵列的第二输出端和所述的第一整形电路的第二输入端连接，所述的第一整形电路的输出端和所述的第一电平转换电路的输入端连接，所述的第一电平转换电路的输出端和所述的功能控制模块的第一输入端连接，所述的第二VCO阵列的输入端为所述的功能单元电路的第二输入端，所述的第二VCO阵列的第一输出端和所述的第二整形电路的第一输入端连接，所述的第二VCO阵列的第二输出端和所述的第二整形电路的第二输入端连接，所述的第二整形电路的输出端和所述的第二电平转换电路的输入端连接，所述的第二电平转换电路的输出端和所述的功能控制模块的第二输入端连接，所述的功能控制模块的控制端为所述的功能单元电路的控制端，所述的功能控制模块的第一输出端和所述的第一计数器的输入端连接，所述的功能控制模块的第二输出端分别与所述的检测窗口的控制端和所述的相位比较器的第一输入端连接，所述的功能控制模块的第三输出端和所述的第二计数器的输入端连接，所述的功能控制模块的第四输出端和所述的相位比较器的第二输入端连接，所述的相位比较器的输出端和所述的检测窗口的输入端连接，所述的第一计数器的复位端和所述的第二计数器的复位端连接且其连接端为所述的功能单元电路的复位端，所述的第一计数器的输出端和所述的仲裁器的第一输入端连接，所述的第二计数器的输出端和所述的仲裁器的第二输入端连接，所述的仲裁器的输出端为所述的功能单元电路的PUF响应输出端，所述的检测窗口的输出端为所述的功能单元电路的老化响应输出端；

所述的第一VCO阵列的输入端接入第一压控信号VCON1，在第一压控信号VCON1作用下，所述的第一VCO阵列产生两路周期信号分别通过其第一输出端和第二输出端传输给所述的第一整形电路的第一输入端和第二输入端。所述的第一VCO阵列产生的两路周期信号通过所述的第一整形电路过滤信号的毛刺后得到一路输出信号，该路输出信号通过所述的第一整形电路的输出端传输到所述的第一电平转换电路的输入端，所述的第一电平转换电路使信号的高电平保持在电源VDD，低电平保持在地VSS避免阈值损失，并通过所述的第一电平转换电路的输出端传输到所述的功能控制模块的第一输入端；所述的第二VCO阵列的输入端接入第二压控信号VCON2，在第二压控信号VCON2作用下，所述的第二VCO阵列产生两路周期信号分别通过其第一输出端和第二输出端传输给所述的第二整形电路的第一输入端和第二输入端，所述的第二VCO阵列产生的两路周期信号通过所述的第二整形电路过滤信号的毛刺得到一路输出信号，该路输出信号通过所述的第二整形电路的输出端传输到所述的第二电平转换电路的输入端，所述的第二电平转换电路使信号的高电平保持在电源VDD，低电平保持在地VSS避免阈值损失，并通过所述的第二电平转换电路的输出端传输到所述的功能控制模块的第二输入端；当所述的功能控制模块的控制端接入的控制信号CON为低电平时，所述的功能控制模块接入的两路信号通过功能控制模块的第一输出端和第三输出端传输到所述的第一计数器的输入端和所述的第二计数器的输入端，所述的第一计数器和所述的第二计数器分别对接收到的信号进行计数，当计数达到128个周期时输出高电平，所述的第一计数器的输出端接所述的仲裁器的第一输入端，所述的第二计数器的输出端接所述的仲裁器的第二输入端，当所述的第一计数器相对于所述的第二计数器先输出高电平时，所述的仲裁器的输出端POUT输出高电平；当所述的第二计数器相对于所述的第一计数器先输出高电平时，所述的仲裁器的输出端POUT输出低电平，形成移位PUF密钥，实现PUF电路功能，当功能控制模块的控制端接入的控制信号CON为高电平时，所述的功能控制模块接入的两路信号通过功能控制模块的第二输出端和第四输出端传输到所述的相位比较器的第一输入端和第二输入端，并通过第四输出端传输到所述的检测窗口的第二输入端，所述的相位比较器对其第一输入端和第二输入端的信号进行比较得到两个信号的偏差，通过所述的相位比较器的输出端传输到所述的检测窗口的第一输入端，所述的检测窗口检测到第一输入端的输入信号出现连续3个高电平时，所述的检测窗口的输出端NOUT输出高电平，说明电路发生老化，实现老化检测功能。

2.根据权利要求1所述的一种同时具有老化检测和PUF功能的电路，其特征在于每个所述的VCO阵列分别包括15个VCO电路，每个所述的VCO电路分别具有第一输入端、第二输入端、控制端、第一输出端和第二输出端，第m个所述的VCO电路的第一输出端和第m+1个所述的VCO电路的第一输入端连接，第m个所述的VCO电路的第二输出端和第m+1个所述的VCO电路的第二输入端连接，m＝1，2，…，14；15个所述的VCO电路的控制端连接且其连接端为所述的VCO阵列的输入端，第1个所述的VCO电路的第一输入端和第15个所述的VCO电路的第一输出端连接且其连接端为所述的VCO阵列的第一输出端，第1个所述的VCO电路的第二输入端和第15个所述的VCO电路的第二输出端连接且其连接端为所述的VCO阵列的第二输出端；

每个所述的VCO电路分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管和第二NMOS管，所述的第一PMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的VCO电路的控制端，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极和所述的第一NMOS管的漏极连接且其连接端为所述的VCO电路的第二输出端，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端设为所述的VCO电路的第一输出端，所述的第一NMOS管的栅极为所述的VCO电路的第一输入端，所述的第二NMOS管的栅极为所述的VCO电路的第二输入端，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地。

3.根据权利要求1所述的一种同时具有老化检测和PUF功能的电路，其特征在于每个所述的整形电路分别包括第五PMOS管、第六PMOS管、第三NMOS管、第四NMOS管、第一反相器和第二反相器，所述的第三NMOS管的漏极和所述的第五PMOS管的源极均接入电源，所述的第三NMOS管的栅极和所述的第一反相器的输入端连接且其连接端为所述的整形电路的第一输入端，所述的第五PMOS管的栅极和所述的第一反相器的输出端连接，所述的第三NMOS管的源极、所述的第五PMOS管的漏极、所述的第四NMOS管的漏极和所述的第六PMOS管的源极连接且其连接端为所述的整形电路的输出端，所述的第四NMOS管的栅极和所述的第二反相器的输入端连接且其连接端为所述的整形电路的第二输入端，所述的第六PMOS管的栅极和所述的第二反相器的输出端连接，所述的第四NMOS管的源极和所述的第六PMOS管的漏极均接地。

4.根据权利要求1所述的一种同时具有老化检测和PUF功能的电路，其特征在于每个所述的电平转换电路分别包括第三反相器、第七PMOS管、第八PMOS管、第五NMOS管和第六NMOS管，所述的第七PMOS管的源极和所述的第八PMOS管的源极均接入电源，所述的第七PMOS管的栅极、所述的第八PMOS管的漏极和所述的第六NMOS管的漏极连接且其连接端为所述的电平转换电路的输出端，所述的第八PMOS管的栅极、所述的第七PMOS管的漏极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的栅极和所述的第三反相器的输入端连接且其连接端为所述的电平转换电路的输入端，所述的第三反相器的输出端和所述的第六NMOS管的栅极连接，所述的第五NMOS管的源极和所述的第六NMOS管的源极均接地。

5.根据权利要求1所述的一种同时具有老化检测和PUF功能的电路，其特征在于所述的功能控制模块包括第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器和第十二反相器；所述的第九PMOS管的栅极、所述的第八NMOS管的栅极、所述的第十一PMOS管的栅极、所述的第十NMOS管的栅极和所述的第八反相器的输入端连接且其连接端为所述的功能控制模块的控制端，所述的第九PMOS管的源极、所述的第七NMOS管的源极、所述的第十PMOS管的源极和所述的第八NMOS管的源极连接且其连接端为所述的功能控制模块的第一输入端，所述的第十一PMOS管的源极、所述的第九NMOS管的源极、所述的第十二PMOS管的源极和所述的第十NMOS管的源极连接且其连接端为所述的功能控制模块的第二输入端，所述的第九PMOS管的漏极、所述的第七NMOS管的漏极和所述的第四反相器的输入端连接，所述的第七NMOS管的栅极、所述的第十PMOS管的栅极、所述的第八反相器的输出端、所述的第九NMOS管的栅极和所述的第十二PMOS管的栅极连接，所述的第十PMOS管的漏极、所述的第八NMOS管的漏极和所述的第六反相器的输入端连接，所述的第十一PMOS管的漏极、所述的第九NMOS管的漏极和所述的第九反相器的输入端连接，所述的第十二PMOS管的漏极、所述的第十NMOS管的漏极和所述的第十一反相器的输入端连接，所述的第四反相器的输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端为所述的功能控制电路的第一输出端，所述的第六反相器的输出端和所述的第七反相器的输入端连接，所述的第七反相器的输出端为所述的功能控制电路的第二输出端，所述的第九反相器的输出端和所述的第十反相器的输入端连接，所述的第十反相器的输出端为所述的功能控制电路的第三输出端，所述的第十一反相器的输出端和所述的第十二反相器的输入端连接，所述的第十二反相器的输出端为所述的功能控制电路的第四输出端。

6.根据权利要求1所述的一种同时具有老化检测和PUF功能的电路，其特征在于每个所述的计数器分别包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第十三反相器、第十四反相器、第十五反相器、第十六反相器、第十七反相器、第十八反相器和第十九反相器，所述的第一D触发器、所述的第二D触发器、所述的第三D触发器、所述的第四D触发器、所述的第五D触发器、所述的第六D触发器和所述的第七D触发器分别具有输入端、时钟端、复位端和输出端，所述的第一D触发器的复位端、所述的第二D触发器的复位端、所述的第三D触发器的复位端、所述的第四D触发器的复位端、所述的第五D触发器的复位端、所述的第六D触发器的复位端和所述的第七D触发器的复位端连接且其连接端为所述的计数器的复位端，所述的第一D触发器的时钟端为所述的计数器的输入端，所述的第一D触发器的输入端和所述的第十三反相器的输出端连接，所述的第十三反相器的输入端、所述的第一D触发器的输出端和所述的第二D触发器的时钟端连接，所述的第二D触发器的输入端和所述的第十四反相器的输出端连接，所述的第十四反相器的输入端、所述的第二D触发器的输出端和所述的第三D触发器的时钟端连接，所述的第三D触发器的输入端和所述的第十五反相器的输出端连接，所述的第十五反相器的输入端、所述的第三D触发器的输出端和所述的第四D触发器的时钟端连接，所述的第四D触发器的输入端和所述的第十六反相器的输出端连接，所述的第十六反相器的输入端、所述的第四D触发器的输出端和所述的第五D触发器的时钟端连接，所述的第五D触发器的输入端和所述的第十七反相器的输出端连接，所述的第十七反相器的输入端、所述的第五D触发器的输出端和所述的第六D触发器的时钟端连接，所述的第六D触发器的输入端和所述的第十八反相器的输出端连接，所述的第十八反相器的输入端、所述的第六D触发器的输出端和所述的第七D触发器的时钟端连接，所述的第七D触发器的输入端和所述的第十九反相器的输出端连接，所述的第十九反相器的输入端和所述的第七D触发器的输出端连接且其连接端为所述的计数器的输出端。

7.根据权利要求1所述的一种同时具有老化检测和PUF功能的电路，其特征在于所述的相位比较器包括第一二输入与非门、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第二十反相器、第二十一反相器、第二十二反相器、第二十三反相器和第二十四反相器，所述的第一二输入与非门具有第一输入端、第二输入端和输出端，所述的第一二输入与非门的第一输入端、所述的第十三PMOS管的栅极、所述的第十二NMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十五PMOS管的栅极、所述的第二十反相器的输入端和所述的第二十三反相器的输入端连接且其连接端为所述的相位比较器的第一输入端，所述的第一二输入与非门的第二输入端为所述的相位比较器的第二输入端，所述的第一二输入与非门的输出端和所述的第十一NMOS管的栅极连接，所述的第十三PMOS管的源极、所述的第十四PMOS管的源极和所述的第十五PMOS管的源极均接入电源，所述的第十三PMOS管的漏极、所述的第十一NMOS管的漏极、所述的第十六PMOS管的漏极、所述的第十三NMOS管的漏极和所述的第二十一反相器的输入端连接，所述的第十四PMOS管的漏极和所述的第十六PMOS管的源极连接，所述的第十五PMOS管的漏极和所述的第十七PMOS管的源极连接，所述的第十六PMOS管的栅极、所述的第二十一反相器的输出端、所述的第十三NMOS管的栅极、所述的第十七PMOS管的漏极、所述的第十五NMOS管的漏极和所述的第二十二反相器的输入端连接，所述的第十一NMOS管的源极和所述的第十二NMOS管的漏极连接，所述的第十三NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第十五NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第十七PMOS管的栅极、所述的第二十二反相器的输出端、所述的第十五NMOS管的栅极和所述的第二十四反相器的输入端连接，所述的第二十三反相器的输出端和所述的第十六NMOS管的栅极连接，所述的第二十四反相器的输出端为所述的相位比较器的输出端，所述的第十二NMOS管的源极、所述的第十四NMOS管的源极和所述的第十六NMOS管的源极均接地，所述的第十四PMOS管的栅极和所述的第二十反相器的输出端连接。

8.根据权利要求1所述的一种同时具有老化检测和PUF功能的电路，其特征在于所述的检测窗口包括第二二输入与非门、第三二输入与非门、第一二输入与门、第二二输入与门、第三二输入与门、第八D触发器和第九D触发器；所述的第二二输入与非门、所述的第三二输入与非门、所述的第一二输入与门、所述的第二二输入与门和所述的第三二输入与门分别具有第一输入端、第二输入端和输出端，所述的第八D触发器和所述的第九D触发器分别具有输入端、时钟端、反相输出端和输出端，所述的第二二输入与非门的第一输入端、所述的第八D触发器的输出端和所述的第三二输入与门的第一输入端连接，所述的第二二输入与非门的第二输入端、所述的第九D触发器的反相输入端和所述的第三二输入与非门的第二输入端连接，所述的第二二输入与非门的输出端和所述的第一二输入与门的第一输入端连接，所述的第一二输入与门的第二输入端和所述的第二二输入与门的第二输入端连接且其连接端为所述的检测窗口的输入端，所述的第一二输入与门的输出端和所述的第八D触发器的输入端连接，所述的第八D触发器的时钟端和所述的第九D触发器的时钟端连接且其连接端为所述的检测窗口的控制端，所述的第八D触发器的反相输出端和所述的第三二输入与非门的第一输入端连接，所述的第三二输入与非门的输出端和所述的第二二输入与门的第一输入端连接，所述的第二二输入与门的输出端和所述的第九D触发器的输入端连接，所述的第九D触发器的输出端和所述的第三二输入与门的第二输入端连接，所述的第三二输入与门的输出端为所述的检测窗口的输出端。

9.根据权利要求1所述的一种同时具有老化检测功能和PUF功能的电路，其特征在于所述的控制驱动电路包括第四二输入与门、第五二输入与门、第一缓冲器、第二缓冲器、第三缓冲器和第四缓冲器；所述的第四二输入与门和所述的第五二输入与门分别具有第一输入端、第二输入端和输出端，所述的第四二输入与门的第一输入端和所述的第五二输入与门的第一输入端连接且其连接端为所述的控制驱动电路的使能端，所述的第四二输入与门的第二输入端为所述的控制驱动电路的复位端，所述的第五二输入与门的第二输入端为所述的控制驱动电路的功能控制端，所述的第四二输入与门的输出端和所述的第一缓冲器的输入端连接，所述的第一缓冲器的输出端和所述的第二缓冲器的输入端连接，所述的第二缓冲器的输出端为所述的控制驱动电路的第一输出端，所述的第五二输入与门的输出端和所述的第三缓冲器的输入端连接，所述的第三缓冲器的输出端和所述的第四缓冲器的输入端连接，所述的第四缓冲器的输出端为所述的控制驱动电路的第二输出端。

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