CN111114338B - 一种高速磁悬浮列车测速传感器及磁悬浮列车 - Google Patents

Abstract

本发明提出了一种高速磁悬浮列车测速传感器及磁悬浮列车，涉及磁悬浮列车测速技术领域，该高速磁悬浮列车测速传感器包括：可安装于磁悬浮列车上的传感器本体、至少一个安装于传感器本体上且与磁悬浮轨道长定子平行设置的探头线圈、采样处理电路；所述探头线圈为平面螺旋状，且加载有交变的激励信号；所述采样处理电路可将探头线圈的交流信号处理成指示探头线圈阻抗变化的数字信号。本发明提出的高速磁悬浮列车测速传感器可对磁悬浮列车进行高精度的实时测速，同时成本较低。

Description

一种高速磁悬浮列车测速传感器及磁悬浮列车

技术领域

本发明涉及磁悬浮列车测速技术领域，尤其涉及一种高速磁悬浮列车测速传感器及磁悬浮列车。

背景技术

磁悬浮列车依靠其无磨损、速度高、噪声低等优点，已经发展成未来轨道交通技术的一大方向。不同于传统的轮轨列车，磁悬浮列车在正常运行时保持与轨道之间“浮空悬停”，无机械转动，所以原有的通过测量车轮转速进而得到列车速度的速度传感器无法应用在磁悬浮列车上。

对于运行中的列车来说，必须测量实时的速度信号以便于对车辆的运行状态进行实时有效的控制。传统的轮轨列车，车辆运行的时候车轮与钢轨发生机械摩擦产生前进的动力，在车轮不打滑的情况下，车辆运行固定的距离下车轮的转动圈数也是固定的。所以可以通过对车轮转动圈数进行计数，折算为车辆的运行距离，最后对时间进行微分即可以得到当前的车速。但是磁悬浮列车正常运行的时候是悬浮于轨道上端，无机械接触，所以传统的速度传感器都无法使用。

中国专利CN201510429936.0公开了一种基于轨枕检测的磁悬浮列车测速方法，包括步骤：1)将两个以上轨枕检测传感器按照指定间距依次布置在列车上；列车开始启动运行后，转入执行步骤2)；2)获取当前列车运行的加速度，根据获取的加速度计算当前列车速度；3)判断当前列车速度是否处于预设的低速区，如果是，返回执行步骤2)以对低速区进行速度补偿，否则转入执行步骤4)；4)实时接收各个轨枕检测传感器发送的检测信号，根据检测信号计算当前列车速度；返回执行步骤3)，直至列车停止运行。该专利文献所涉及的测速方法中，由于枕轨之间距离一般在1m以上，速度较低的时候可能较长时间传感器无法检测到有效信号，导致速度测量误差较大。此外，该测速方案需要用到多个传感器进行检测并配合后端的专用解析处理装置，因此，实现成本较高、占用体积大、施工要求高；同时多个传感器之间存在一致性差别和信号处理延时等，可导致测量精度下降。

发明内容

本发明所要解决的技术问题在于，针对现有技术的上述不足，提出一种高速磁悬浮列车测速传感器及磁悬浮列车，以对磁悬浮列车进行高精度的实时测速，同时成本较低。

该高速磁悬浮列车测速传感器包括：

可安装于磁悬浮列车上的传感器本体；

至少一个安装于传感器本体上且与磁悬浮轨道长定子平行设置的探头线圈；所述探头线圈为平面螺旋状，且加载有交变的激励信号；

采样处理电路；所述采样处理电路可将探头线圈的交流信号处理成指示探头线圈阻抗变化的数字信号。

进一步地，高速磁悬浮列车测速传感器还包括：FPGA；所述FPFA用于产生驱动探头线圈的激励信号；

所述FPGA还用于根据采样处理电路输出的数字信号，计算磁悬浮列车的行驶速度。

进一步地，所述高速磁悬浮列车测速传感器具体包含有第一探头线圈和第二探头线圈，两探头线圈沿磁悬浮列车的运动方向分布；

所述FPGA还用于根据采样处理电路输出的两路数字信号，判断磁悬浮列车的运动方向；其中，两路数字信号分别对应于第一探头线圈和第二探头线圈。

进一步地，所述FPGA还用于根据采样处理电路输出的两路数字信号，判断是否存在故障。

进一步地，所述高速磁悬浮列车测速传感器还包括：数字信号输出电路；所述数字信号输出电路用于将FPGA输出的速度信号处理成预定格式。

进一步地，所述激励信号为正弦交变电压。

进一步地，当该高速磁悬浮列车测速传感器具有多个探头线圈时，各个探头线圈对应的激励信号的频率均不相同。

进一步地，所述采样处理电路依次设置有：检波电路、滤波电路、信号调理电路、隔离转换电路。

另一方面，本发明还提出了一种磁悬浮列车，该磁悬浮列车具有上述的高速磁悬浮列车测速传感器。

在本发明中，该高速磁悬浮列车测速传感器包括：可安装于磁悬浮列车上的传感器本体、至少一个安装于传感器本体上且与磁悬浮轨道长定子平行设置的探头线圈、采样处理电路；探头线圈上加载有交变的激励信号；由于电涡流效应，探头线圈产生一个等效阻抗，而轨道长定子上的齿槽结构会导致探头线圈的等效阻抗发生变化，采样处理电路可将探头线圈的交流信号处理成指示探头线圈阻抗变化的数字信号，数字信号可用于计算速度。由于齿槽结构的宽度较小远小于枕轨的间隔，基于齿槽结构来进行速度判断，使得传感器的体积得到有效的缩小，测量精度得到较大的提高。此外，基于涡流效应，传感器响应速度快，无需接触，抗干扰能力强。

附图说明

图1是本发明实施例中高速磁悬浮列车测速传感器的结构框图。

图2是本发明实施例中探头线圈的安装位置示意图。

图3是本发明实施例中探头线圈的结构示意图。

图4是本发明实施例中两探头线圈对应的方波信号的波形图。

图5是本发明实施例中采样处理电路的示意框图。

具体实施方式

以下是本发明的具体实施例并结合附图，对本发明的技术方案作进一步的描述，但本发明并不限于这些实施例。在下面的描述中，提供诸如具体的配置和组件的特定细节仅仅是为了帮助全面理解本发明的实施例。因此，本领域技术人员应该清楚，可以对这里描述的实施例进行各种改变和修改而不脱离本发明的范围和精神。另外，为了清楚和简洁，省略了对已知功能和构造的描述。

本申请实施例示出了一种高速磁悬浮列车测速传感器，该高速磁悬浮列车测速传感器安装于磁悬浮列车上。

如图1所示，磁悬浮列车的轨道是由一根根标准长定子拼接组成的。轨道长定子内部为硅钢片，外部包裹有灌封胶，轨道长定子上表面为均匀排布的齿槽结构，用于放置电缆，当该电缆中通过交变电流时，即会在轨道长定子上方产生悬浮磁场，使整个车辆离地悬浮。其中，齿槽结构包括有齿结构和槽结构。通常，齿结构和槽结构的宽度是固定不变且相等的。

在本申请实施例中，该高速磁悬浮列车测速传感器上设置有探头线圈，在经过齿槽结构时，探头线圈内的阻抗发生周期性变化。

参考图1和图2，该高速磁悬浮列车测速传感器10包括：可安装于磁悬浮列车20上的传感器本体10a、至少一个安装于传感器本体10a上且与磁悬浮轨道长定子30平行设置的探头线圈11、采样处理电路12；探头线圈11为平面螺旋状，且加载有交变的激励信号；所述采样处理电路12可将探头线圈11的交流信号处理成指示探头线圈11阻抗变化的数字信号。

需要说明的是，当探头线圈位于齿结构31正上方时，与金属体距离最近，电涡流效应最强，等效阻抗最大，探头线圈中的信号幅值最小；当探头线圈位于槽结构32上方时，与金属体距离最远，电涡流效应最弱，等效阻抗最小，探头线圈中的信号幅值最大，当线圈位于齿槽结构交界处时，信号幅值居中。

探头线圈11与轨道长定子30平行设置，当磁悬浮列车20运动时，探头线圈11由于轨道长定子上的齿槽结构的影响，电涡流效应产生的等效阻抗发生周期性变化，同时信号幅值也发生周期性变化。

进一步地，采样处理电路12可将探头线圈11中交流信号处理成指示探头线圈11阻抗变化的数字信号，获得的数字信号可用于反映电涡流效应产生的等效阻抗的变化。通过该数字信号可获得等效阻抗的变化周期，而等效阻抗的变化周期与探头线圈11经过一个齿槽结构的时间相对应，进而可获得单位时间内经过的齿槽结构的个数，进而结合齿槽结构的宽度可计算探头线圈11运动的速度，即磁悬浮列车沿轨道运动的速度。

在本申请实施例中，由于齿槽结构的宽度较小，典型的数值为43mm，远小于枕轨的间隔，基于齿槽结构来进行速度判断，使得传感器的体积得到有效的缩小，测量精度得到较大的提高。此外，基于涡流效应，传感器响应速度快，无需接触，抗干扰能力强。

图3是本发明实施例中探头线圈的结构示意图，探头线圈11为平面螺旋状。进一步地，探头线圈11为平面矩形螺旋状线圈。

在一些实施方式中，高速磁悬浮列车测速传感器10还包括：FPGA13；所述FPFA13用于产生驱动探头线圈11的激励信号；所述激励信号可为高频信号。

进一步地，所述激励信号可为正弦交变电压。需要说明的是，该激励信号可以为交变信号，而正弦交变电压为一种较优的选择。

进一步地，FPGA13还用于根据采样处理电路输出的数字信号，计算磁悬浮列车20的行驶速度。

在一些实施方式中，高速磁悬浮列车测速传感器具体包含有第一探头线圈111和第二探头线圈112，两探头线圈沿磁悬浮列车20的运动方向分布； FPGA13还用于根据采样处理电路12输出的两路数字信号，判断磁悬浮列车20的运动方向；其中，两路数字信号分别对应于第一探头线圈111和第二探头线圈112。

参考图3，每个探头线圈的宽度可与一个齿结构或槽结构宽度一致，即第一探头线圈111、第二探头线圈112、齿结构31、槽结构32的宽度均相等，宽度可为43mm。进一步地，第一探头线圈111和第二探头线圈112所对应两路数字信号为方波信号，波形图如图4所示。FPGA得到的是两组线圈的方波信号，每个周期代表一个齿槽结构，对单位时间内的方波进行计数即可以得到当前的列车行驶速度。同时通过对两组信号的前后方向进行判别，即可以判断列车的行驶方向。

此外，设置两个探头线圈可获得两路数字信号，可对两路数字信号进行综合考虑，以减小误差，进一步提高测速精度。

进一步地，FPGA还用于根据采样处理电路输出的两路数字信号，判断是否存在故障。FPGA对两组速度进行比较，可以判断传感器自身是否存在故障。例如，当通过两路数字信号计算的速度相差过大时，可判定传感器本身存在故障，可设定一差值的阈值以用于判定传感器的故障。

在一些实施方式中，高速磁悬浮列车测速传感器还包括：数字信号输出电路；所述数字信号输出电路用于将FPGA输出的速度信号处理成预定格式，例如RS485数据格式。经过数字信号输出电路处理后的数字信号可传输给磁悬浮列车20的后端控制器。

在一些实施方式中，当该高速磁悬浮列车测速传感器具有多个探头线圈时，各个探头线圈对应的激励信号的频率均不相同，可减小探头线圈之间的相互干扰。

参考图5，采样处理电路12依次设置有：检波电路、滤波电路、信号调理电路、隔离转换电路。检波电路的作用是将线圈交流信号与同频标准信号进行相乘，提取交流信号幅值的包络线，同时去除其它频率的干扰信号。得到电压幅值后再通过滤波、信号调理、放大等处理，将最大值和最小值进行提取，隔离转换成方波数字信号，从而可以使FPGA直接处理。需要说明的是，最大值对应槽结构；最小值对应齿结构。

本申请实施例还提供了一种磁悬浮列车，参考图1，该磁悬浮列车20具有高速磁悬浮列车测速传感器10。磁悬浮列车20运行于磁悬浮轨道之上，高速磁悬浮列车测速传感器10可用于测速。具体内容可参见高速磁悬浮列车测速传感器10部分的描述。

术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

本文中所描述的具体实施例仅仅是对本发明精神作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。

Claims (8)

1.一种高速磁悬浮列车测速传感器，其特征在于，所述磁悬浮列车的轨道包括多个依次连接的轨道长定子，所述轨道长定子的上表面为均匀排布的齿槽结构，所述齿槽结构包括齿结构与槽结构；所述高速磁悬浮列车测速传感器包括：可安装于磁悬浮列车上的传感器本体；

至少一个安装于传感器本体上且与磁悬浮轨道长定子平行设置的探头线圈；所述探头线圈为平面螺旋状，且加载有交变的激励信号；所述探头线圈、齿结构以及槽结构的宽度相等，当探头线圈位于齿结构正上方时，与金属体距离最近，电涡流效应最强，等效阻抗最大，探头线圈中的信号幅值最小；当探头线圈位于槽结构上方时，与金属体距离最远，电涡流效应最弱，等效阻抗最小，探头线圈中的信号幅值最大，当线圈位于齿槽结构交界处时，信号幅值居中，由此，当磁悬浮列车运动时，探头线圈基于齿槽的结构，使电涡流效应产生的等效阻抗发生周期性变化；

采样处理电路；所述采样处理电路将探头线圈的交流信号处理成指示探头线圈阻抗变化的数字信号；

高速磁悬浮列车测速传感器还包括：FPGA；所述FPGA用于产生驱动探头线圈的激励信号；

所述FPGA还用于根据采样处理电路输出的数字信号，计算磁悬浮列车的行驶速度，具体为：根据数字信号利用当磁悬浮列车运动时，电涡流效应产生的等效阻抗发生周期性变化的原理，获取等效阻抗的变化周期以及变化周期的数量，所述等效阻抗的变化周期与探头线圈经过一个齿槽结构的时间相对应；根据等效阻抗的变化周期以及变化周期的数量利用齿槽结构的宽度获取磁悬浮列车的行驶速度。

2.根据权利要求1所述的高速磁悬浮列车测速传感器，其特征在于，所述高速磁悬浮列车测速传感器具体包含有第一探头线圈和第二探头线圈，两探头线圈沿磁悬浮列车的运动方向分布；

所述FPGA还用于根据采样处理电路输出的两路数字信号，判断磁悬浮列车的运动方向；其中，两路数字信号分别对应于第一探头线圈和第二探头线圈。

3.根据权利要求2所述的高速磁悬浮列车测速传感器，其特征在于，所述FPGA还用于根据采样处理电路输出的两路数字信号，判断是否存在故障。

4.根据权利要求1所述的高速磁悬浮列车测速传感器，其特征在于，所述高速磁悬浮列车测速传感器还包括：数字信号输出电路；所述数字信号输出电路用于将FPGA输出的速度信号处理成预定格式。

5.根据权利要求1所述的高速磁悬浮列车测速传感器，其特征在于，所述激励信号为正弦交变电压。

6.根据权利要求1所述的高速磁悬浮列车测速传感器，其特征在于，当该高速磁悬浮列车测速传感器具有多个探头线圈时，各个探头线圈对应的激励信号的频率均不相同。

7.根据权利要求1所述的高速磁悬浮列车测速传感器，其特征在于，所述采样处理电路依次设置有：检波电路、滤波电路、信号调理电路、隔离转换电路。

8.一种磁悬浮列车，其特征在于，该磁悬浮列车具有如权利要求1-7任一项所述的高速磁悬浮列车测速传感器。

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