CN111092063A - 离子衬底穿孔 - Google Patents

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Abstract

本公开的各种实施例涉及一种集成电路，所述集成电路在第一半导体衬底内包括第一衬底穿孔。所述第一半导体衬底具有分别位于所述第一半导体衬底的相对侧上的前侧表面与背侧表面。所述第一半导体衬底包括第一掺杂沟道区，所述第一掺杂沟道区从所述前侧表面延伸到所述背侧表面。所述第一衬底穿孔至少由所述第一掺杂沟道区界定。第一内连线结构位于所述第一半导体衬底的所述前侧表面上。所述第一内连线结构包括多个第一导电线及多个第一导通孔，且所述多个第一导电线及所述多个第一导通孔界定往所述第一衬底穿孔的导电路径。

Description

离子衬底穿孔
技术领域
本发明实施例是有关于一种离子衬底穿孔及其制造方法。
背景技术
半导体行业已通过缩小最小特征尺寸来不断改善集成电路(integratedcircuit，IC)的处理能力及功耗。然而，近年来，工艺限制使得难以继续缩小最小特征尺寸。将二维(two-dimensional，2D)集成电路堆叠成三维(three-dimensional，3D)集成电路已成为继续改善集成电路的处理能力及功耗的潜在途径。衬底穿孔(through-substratevia，TSV)通常地被使用来将堆叠的二维集成电路电耦合在一起。
发明内容
本发明实施例提供一种集成电路(IC)，所述集成电路包括：第一半导体衬底，具有分别位于所述第一半导体衬底的相对侧上的前侧表面与背侧表面，其中所述第一半导体衬底包括第一掺杂沟道区，所述第一掺杂沟道区从所述前侧表面延伸到所述背侧表面；第一衬底穿孔(TSV)，至少由所述第一掺杂沟道区界定；以及第一内连线结构，位于所述第一半导体衬底的所述前侧表面上，其中所述第一内连线结构包括多个第一导电线及多个第一导通孔，且其中所述第一导电线及所述第一导通孔界定往所述第一衬底穿孔的导电路径。
本发明实施例提供一种集成电路(IC)，所述集成电路包括：第一集成电路管芯，包括第一半导体衬底及上覆在所述第一半导体衬底之上的第一内连线结构；第二集成电路管芯，位于所述第一集成电路管芯之上，其中所述第二集成电路管芯包括第二半导体衬底及位于所述第二半导体衬底之下的第二内连线结构，且其中所述第一集成电路管芯与所述第二集成电路管芯在所述第一内连线结构与所述第二内连线结构之间的接合界面处接触；多个半导体器件，位于所述第一半导体衬底和/或所述第二半导体衬底上；以及第一衬底穿孔(TSV)及第二衬底穿孔，位于所述第二半导体衬底内且通过所述第二内连线结构电耦合到所述第一内连线结构，且其中所述第一衬底穿孔、所述第二衬底穿孔以及所述第二半导体衬底由半导体材料构成。
本发明实施例提供一种形成集成电路(IC)的方法，所述方法包括：向第一半导体衬底的前侧表面中执行离子植入工艺以形成第一掺杂沟道区，所述第一掺杂沟道区从所述前侧表面延伸到所述第一半导体衬底中；在所述第一半导体衬底的所述前侧表面上形成第一内连线结构；从所述第一半导体衬底的背侧表面对所述第一半导体衬底进行薄化直到所述第一掺杂沟道区被暴露出为止，其中所述背侧表面与所述第一半导体衬底的所述前侧表面相对；以及在所述第一半导体衬底的所述背侧表面上形成导电垫，所述导电垫上覆在所述第一掺杂沟道区之上且电耦合到所述第一掺杂沟道区。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的方面。注意到，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A示出三维集成电路(3D IC)的一些实施例的剖视图，所述三维集成电路包括分别包括第一半导体器件及离子衬底穿孔(ion TSV)的第一集成电路管芯及第二集成电路管芯。
图1B示出根据图1A中的切割线的图1A所示三维集成电路的一些实施例的俯视图。
图1C到图1E示出图1A所示三维集成电路的各种替代实施例的剖视图。
图2A示出图1A所示三维集成电路的各种替代实施例的剖视图，其中所述第二集成电路管芯还包括第二半导体器件。
图2B示出根据图2A中的切割线的图2A所示三维集成电路的一些实施例的俯视图。
图3A示出像素传感器器件的一些实施例的剖视图，所述像素传感器器件包括像素传感器集成电路管芯且还包括位于像素传感器集成电路管芯之下的三维集成电路管芯，其中所述三维集成电路管芯包括分别包括第一半导体器件及离子衬底穿孔的第一集成电路管芯及第二集成电路管芯。
图3B示出根据图3A中的切割线的图3A所示像素传感器器件的一些实施例的俯视图。
图3C示出图3A所示像素传感器器件的各种替代实施例的剖视图，其中所述第二集成电路管芯还包括第二半导体器件。
图4到图12示出用于形成像素传感器器件的方法的一些实施例的一系列剖视图，所述像素传感器器件包括像素传感器集成电路管芯及三维集成电路管芯，其中所述三维集成电路管芯位于所述像素传感器集成电路管芯之下且包括第一集成电路管芯及第二集成电路管芯，所述第一集成电路管芯及所述第二集成电路管芯分别包括第一半导体器件及离子衬底穿孔。
图13示出图4到图12所示方法的一些实施例的方块图。
[符号的说明]
100、100c、100d、100e、200：三维集成电路
102a：第一集成电路管芯
102b：第二集成电路管芯
104a：第一半导体衬底
104b：第二半导体衬底
104bb：背侧
104bf：前侧
106a：第一内连线结构
106b：第二内连线结构
108、202：半导体器件
110、204：源极/漏极区
112：栅极介电层
114、208：栅极电极
116、210：侧壁间隔件
118a：第一接合结构
118b：第二接合结构
119a：第一接合介电结构
119b：第二接合介电结构
120a：第一内连线介电结构
120b：第二内连线介电结构
122a：第一导电接触件
122b：第二导电接触件
124a：第一导通孔
124b：第二导通孔
126a：第一导电线
126b：第二导电线
128a：第一重布线通孔
128b：第二重布线通孔
130a：第一重布线导线
130b：第二重布线导线
132：沟道控制接触件
134a：第一衬底穿孔
134b：第二衬底穿孔
136：第一隔离结构
138：第一掺杂沟道区
140：第二掺杂沟道区
142：第三掺杂沟道区
144：第二隔离结构
145：第一背侧接合结构
146：第一背侧接合介电结构
148：第一背侧重布线通孔
150：第一背侧重布线导线
152：第四掺杂沟道区
202a：半导体器件/复位晶体管
202b：半导体器件/源极跟随晶体管
202c：半导体器件/行选择晶体管
206：栅极介电质
212：浮动节点
300、300c：像素传感器器件
301：接合刻蚀停止层
302：像素传感器集成电路管芯
304a、312a：第一钝化层
304b、312b：第二钝化层
304c、312c：第三钝化层
305：第二背侧接合结构
306：第二背侧接合介电结构
308：第二背侧重布线导线
310：第二背侧重布线通孔
314：第三内连线结构
316a：第三导电接触件
316b：第三导通孔
316c：第三导电线
318：第三内连线介电结构
320：转移晶体管
322：转移侧壁间隔件
324：转移栅极介电层
326：转移栅极电极
328：第三半导体衬底
330、332：背侧隔离结构
334：光检测器集电极区
336：抗反射层
338：滤色器
340：微透镜
342：浮动扩散节点
350：像素单元
350a、350b：光检测器
352：外部环形结构
354：边缘区
400、500、600、700、800、900、1000、1100、1200：剖视图
402：第一掩模层
404、504：开口
502：第二掩模层
1300：方法
1302、1304、1306、1308、1310、1312、1314、1316、1318、1320、1322、1324、1326：动作
ds：第一横向距离
Ts：厚度
w1：第一横向宽度
w2：第二横向宽度
w3：第三横向宽度
具体实施方式
本公开提供用于实施本公开的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。
另外，为易于说明，本文中可能使用例如“下方(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上面(over)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
三维集成电路的一种类型包括第一集成电路管芯以及位于第一集成电路管芯之上的第二集成电路管芯。第一集成电路管芯及第二集成电路管芯是二维集成电路管芯(2DIC)，且包括相应的半导体衬底、相应的内连线结构及相应的接合结构。内连线结构位于半导体衬底之间，且接合结构位于内连线结构之间。内连线结构包括多个配线层(例如，水平布线)与多个通孔层(例如，垂直布线)的交替堆叠。接合结构包括相应的多个接合介电层及相应的多个接合接触件。接合介电层在第一集成电路管芯与第二集成电路管芯之间的接合界面处接触，且接合接触件在所述接合界面处接触。
三维集成电路还包括多个金属(例如，铜或铝)衬底穿孔(metal TSV)，所述多个金属衬底穿孔从第二集成电路管芯的背侧(又称为背面)延伸穿过第二集成电路管芯的半导体衬底到达第二集成电路管芯的前侧(又称为正面)。第二集成电路的内连线结构位于第二集成电路管芯的前侧上，且在第二集成电路管芯的背侧上在三维集成电路上方直接地设置有一个或多个电极。电极与金属衬底穿孔对应地电耦合，且金属衬底穿孔电耦合到第二集成电路管芯的内连线结构中的配线层。一个挑战在于金属衬底穿孔可能对邻近的半导体器件(例如，晶体管、光检测器(photodetector)等)造成机械应力(mechanical stress)。这种机械应力可能会转而造成半导体器件的故障(例如，短路)。因此，可在三维集成电路中建立“排除区(keep-out-zone)”以指示半导体器件与金属衬底穿孔之间的最小横向距离(minimum lateral distance)。半导体器件设置在三维集成电路的中心器件区(centerdevice region)内，且金属衬底穿孔设置在三维集成电路的***区(peripheral region)中，所述***区环绕中心器件区在横向上通过排除区与中心器件区隔开。与排除区相关的挑战在于大量的三维集成电路向排除区投入，从而限制了三维集成电路的按比例减小且导致设计及建模复杂性。
已理解，金属衬底穿孔的上述结构和/或材料可具有许多实际困难。举例来说，金属衬底穿孔的宽度和/或金属衬底穿孔的间距可能过大(例如，分别大于接近0.5微米及0.4微米)，而可能限制可设置在三维集成电路内的金属衬底穿孔的数目。另外，减小金属衬底穿孔的宽度和/或金属衬底穿孔的间距可能因为用于形成金属衬底穿孔的工具的能力而受限制。作为另一实例，金属衬底穿孔的形成可为复杂的。举例来说，形成金属衬底穿孔可包括：对衬底进行图案化以形成开口，所述开口延伸穿过衬底的整体厚度；沉积介电层来覆盖衬底并内衬(lining)开口；对介电质进行回刻蚀以使介电层局部化到开口的侧壁；沉积导电层来填充开口并覆盖衬底；以及向导电层执行平坦化一直到衬底。另外，降低形成金属衬底穿孔的复杂性可能会受到金属衬底穿孔的材料(即，金属)的阻碍。
本公开的各种实施例涉及离子衬底穿孔和/或用于形成离子衬底穿孔的方法。在一些实施例中，通过在半导体衬底之上形成掩模层(masking layer)以及向半导体衬底中植入掺杂剂(例如，N型和/或P型)来形成离子衬底穿孔。离子衬底穿孔从半导体衬底的前侧表面延伸到相对的半导体衬底的背侧表面并提供从半导体衬底的前侧表面到相对的半导体衬底的背侧表面的电耦合。离子衬底穿孔减小对上覆的、下伏的和/或相邻的半导体器件(例如，晶体管、光检测器等)的机械应力。这会转而移除三维集成电路中的“排除区”以使得至少一些离子衬底穿孔可例如直接地位于半导体器件之下和/或上覆在半导体器件之上。另外，前述方法可例如以1)具有小的长度和/或小的宽度(例如，长度及宽度可分别接近介于0.3微米到0.5微米之间)；2)具有小的间距(例如，间距可介于接近0.2微米到0.4微米之间)；3)具有降低的复杂性；或4)上述的任何组合等来形成离子衬底穿孔。
图1A示出三维集成电路100的一些实施例的剖视图，三维集成电路100具有位于第二集成电路管芯102b之下的第一集成电路管芯102a。
在一些实施例中，第一集成电路管芯102a及第二集成电路管芯102b可包括相应的第一、第二半导体衬底104a、104b。第一、第二半导体衬底104a、104b彼此间隔开，分别位于相应的第一、第二内连线结构106a、106b之下及之上。在一些实施例中，第一、第二半导体衬底104a、104b可例如为单晶硅或一些其他半导体的块状衬底、一些其他类型的半导体衬底或上述的组合。
在一些实施例中，多个半导体器件108在第一集成电路管芯102a的第一半导体衬底104a之上在横向上间隔开。半导体器件108可例如为金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)、一些其他金属氧化物半导体(metal-oxide-semiconductor，MOS)器件、一些其他绝缘栅极场效应晶体管(insulated-gate field-effect transistor，IGFET)、一些其他半导体器件或上述的任何组合。在一些实施例中，半导体器件108被配置成晶体管且包括对应的多个源极/漏极区110、对应的栅极介电层112、对应的栅极电极114及对应的多个侧壁间隔件116。
第一集成电路管芯102a的第一内连线结构106a及第二集成电路管芯102b的第二内连线结构106b位于第一半导体衬底104a与第二半导体衬底104b之间，且通过第一、第二接合结构(bonding structure)118a、118b(例如，混合接合层(hybrid bonding layer)彼此间隔开。第一集成电路管芯102a的第一内连线结构106a包括第一内连线介电结构120a、多个第一导电接触件122a、多个第一导通孔124a及多个第一导电线126a。相似地，第二集成电路管芯102b的第二内连线结构106b包括第二内连线介电结构120b、多个第二导电接触件122b、多个第二导通孔124b、多个第二导电线126b及沟道控制接触件132。在一些实施例中，沟道控制接触件132被配置成提供对互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)器件(例如相邻的晶体管(未示出))内的导电沟道的控制。在一些实施例中，第一内连线介电结构120a及第二内连线介电结构120b可分别包括多个介电层。在另一些实施例中，第一内连线介电结构120a及第二内连线介电结构120b可例如为或可包含二氧化硅、低介电常数(dielectric constant(κ))介电质、一些其他介电质或上述的组合。如本文中所述，低介电常数介电质是介电常数κ小于约3.9的介电质。在第一内连线介电结构120a中，第一导电线126a与第一导通孔124a交替地堆叠。在第二内连线介电结构120b中，第二导电线126b与第二导通孔124b交替地堆叠。
第一集成电路管芯102a的第一接合结构118a及第二集成电路管芯102b的第二接合结构118b位于第一内连线结构106a与第二内连线结构106b之间。在一些实施例中，第一接合结构118a通过混合接合(hybrid bond)或一些其他合适的接合来接合到第二接合结构118b。第一接合结构118a包括第一接合介电结构119a、多个第一重布线通孔128a及多个第一重布线导线130a。相似地，第二接合结构118b包括第二接合介电结构119b、多个第二重布线通孔128b及多个第二重布线导线130b。第一重布线通孔128a及第一重布线导线130a设置在第一接合介电结构119a内。第二重布线通孔128b及第二重布线导线130b设置在第二接合介电结构119b内。第一重布线通孔128a及第二重布线通孔128b以及第一重布线导线130a及第二重布线导线130b有利于第一内连线结构106a与第二内连线结构106b之间的电耦合。
第二半导体衬底104b上覆在第二内连线结构106b之上。第二半导体衬底104b包括第一掺杂类型(例如，P型)。第一衬底穿孔(TSV)134a及第二衬底穿孔134b上覆在第二导电接触件122b之上且通过第一内连线结构106a及第二内连线结构106b电耦合到半导体器件108。在一些实施例中，第一衬底穿孔134a包括第一掺杂沟道区138，第一掺杂沟道区138被第一隔离结构136环绕。在一些实施例中，第一掺杂沟道区138的外侧壁邻接第一隔离结构136的内侧壁。在另一些实施例中，第一掺杂沟道区138是第二半导体衬底104b的掺杂区，所述掺杂区包括与第一掺杂类型(例如，P型)相反的第二掺杂类型(例如，N型)。因此，在一些实施例中，第一衬底穿孔134a可例如包含半导体衬底材料(例如，硅)。
在一些实施例中，第二衬底穿孔134b包括第二掺杂沟道区140，第二掺杂沟道区140被第三掺杂沟道区142环绕。第二掺杂沟道区140的外侧壁邻接第二隔离结构144的内侧壁。在一些实施例中，第二掺杂沟道区140包括第一掺杂类型(例如，P型)且第三掺杂沟道区142包括第二掺杂类型(例如，N型)。在另一些实施例中，第二掺杂沟道区140及第三掺杂沟道区142分别是第二半导体衬底104b的掺杂区。因此，在一些实施例中，第二衬底穿孔134b可例如包含半导体衬底材料(例如，硅)。
第一背侧接合结构145上覆在第二半导体衬底104b的背侧104bb之上。第一背侧接合结构145包括第一背侧接合介电结构146、多个第一背侧重布线通孔148及多个第一背侧重布线导线150。第一背侧重布线通孔148及第一背侧重布线导线150位于第一背侧接合介电结构146内且直接地上覆在第一衬底穿孔134a及第二衬底穿孔134b之上。
在一些实施例中，耗尽区(depletion region)形成在第一衬底穿孔134a的外部区处(例如，归因于第一掺杂沟道区138与环绕第一衬底穿孔134a的第二半导体衬底104b的掺杂区之间的p-n接面(junction))。在另一些实施例中，耗尽区形成在第二衬底穿孔134b的外部区处(例如，归因于第三掺杂沟道区142与环绕第二衬底穿孔134b的第二半导体衬底104b的掺杂区之间的p-n接面)，且耗尽区形成在第二掺杂沟道区140与第三掺杂沟道区142之间的界面处(例如，归因于第二掺杂沟道区140与第三掺杂沟道区142之间的p-n接面)。第一衬底穿孔134a及第二衬底穿孔134b通过第一内连线结构106a及第二内连线结构106b在半导体器件108与第一背侧重布线通孔148及第一背侧重布线导线150之间提供电耦合。在又一些实施例中，在第一衬底穿孔134a及第二衬底穿孔134b的外部区处形成耗尽区有利于第一衬底穿孔134a及第二衬底穿孔134b与相邻的第二半导体衬底104b的区域之间的电隔离。这是部分地因为在某些操作条件下，举例来说，p-n接面可用作二极管以使得电流从P型区域流动到N型区域(但电流可不从N型区域流动到P型区域)。
通过使第一衬底穿孔134a及第二衬底穿孔134b包括第二半导体衬底104b的掺杂区(例如，第一掺杂沟道区138、第二掺杂沟道区140及第三掺杂沟道区142)，第一衬底穿孔134a与第二衬底穿孔134b可在半导体器件108上方在横向上间隔开。第一衬底穿孔134a及第二衬底穿孔134b的半导体衬底材料(例如，硅)减小在下伏的半导体器件108上引起的机械应力，这转而可防止半导体器件108的器件故障(例如，因机械应力导致的器件故障)。因此，第一衬底穿孔134a与第二衬底穿孔134b可在半导体器件108上方在横向上间隔开的同时有利于第一背侧重布线导线150与半导体器件108之间的电耦合。这转而可在设计三维集成电路100的同时消除“排除区”。因此，三维集成电路100可进一步缩小，且三维集成电路100的设计及建模复杂性可降低。
第一导电接触件122a及第二导电接触件122b、第一导通孔124a及第二导通孔124b、第一导电线126a及第二导电线126b、第一重布线通孔128a及第二重布线通孔128b、第一重布线导线130a及第二重布线导线130b以及第一背侧重布线通孔148及第一背侧重布线导线150是导电的且可例如为或可包含铝铜、铝、铜、钨、一些其他金属或导电材料、上述的组合等。在一些实施例中，沟道控制接触件132可例如为导电材料(包括掺杂多晶硅和/或金属)。在一些实施例中，第一内连线结构106a及第二内连线结构106b包含与构成第一衬底穿孔134a及第二衬底穿孔134b的材料不同的导电材料。在一些实施例中，第一隔离结构136及第二隔离结构144可例如为或可包含介电材料(例如，二氧化硅)、浅沟槽隔离(shallowtrench isolation，STI)结构、深沟槽隔离(deep trench isolation，DTI)结构或一些其他合适的隔离结构。第一接合介电结构119a及第二接合介电结构119b以及第一背侧接合介电结构146可例如为或可包含二氧化硅、另一介电质或上述的组合。
在一些实施例中，第二半导体衬底104b包括具有接近1*1015atom/cm3的掺杂浓度的第一掺杂类型(例如，P型)。在一些实施例中，第一掺杂类型的P型掺杂剂可例如为或可包含硼、二氟硼(difluoroboron)(例如，氟化硼(BF2))、铟、一些其他合适的P型掺杂剂或上述的任何组合。在一些实施例中，第一掺杂沟道区138及第三掺杂沟道区142包括具有接近1*1016atom/cm3到1*1020atom/cm3范围内的掺杂浓度的第二掺杂类型(例如，N型)。在一些实施例中，第二掺杂类型的N型掺杂剂可例如为或可包含磷、砷、锑、一些其他合适的N型掺杂剂或上述的任何组合。在一些实施例中，第二掺杂沟道区140可以包括具有接近1*1016atom/cm3到1*1020atom/cm3范围内的掺杂浓度的第一掺杂类型。在一些实施例中，第二掺杂沟道区140的掺杂浓度大于第二半导体衬底104b的掺杂浓度。
参照图1B，提供根据图1A中的切割线的图1A所示三维集成电路100的一些实施例的俯视图。
如图1B所示，第一衬底穿孔134a的边缘与第二衬底穿孔134b的边缘在横向上通过第一横向距离ds间隔开。在一些实施例中，第一横向距离ds为接近0.2微米到0.4微米的范围内。在一些实施例中，如果第一横向距离ds小于接近0.2微米，则第一衬底穿孔134a及第二衬底穿孔134b可一起变得电短路，从而导致三维集成电路100不可操作。在另一些实施例中，如果第一横向距离ds大于接近0.4微米，则第一横向距离ds可减少在第二半导体衬底104b上和/或在第二半导体衬底104b之下可形成的衬底穿孔和/或半导体器件的数目。
在一些实施例中，第一衬底穿孔134a可具有接近0.3微米到0.5微米范围内的第一横向宽度w1。在一些实施例中，如果第一横向宽度w1小于接近0.3微米，则第一衬底穿孔134a的导电性可能过低，从而降低三维集成电路100的性能。在另一些实施例中，如果第一横向宽度w1大于接近0.5微米，则第一衬底穿孔134a可能于第二半导体衬底104b上使用过多的空间，从而减少在第二半导体衬底104b上和/或在第二半导体衬底104b之下可形成的衬底穿孔和/或半导体器件的数目。
在一些实施例中，第二衬底穿孔134b可具有接近0.3微米到0.5微米范围内的第二横向宽度w2。在一些实施例中，如果第二横向宽度w2小于接近0.3微米，则第二衬底穿孔134b的导电性可能过低，从而降低三维集成电路100的性能。在另一些实施例中，如果第二横向宽度w2大于接近0.5微米，则第二衬底穿孔134b可能于第二半导体衬底104b上使用过多的空间，从而减少在第二半导体衬底104b上和/或在第二半导体衬底104b之下可形成的衬底穿孔和/或半导体器件的数目。在又一些实施例中，第二掺杂沟道区140可具有接近0.1微米到0.3微米范围内的第三横向宽度w3。在一些实施例中，第二衬底穿孔134b的第二横向宽度w2大于第一衬底穿孔134a的第一横向宽度w1，或反之亦然。在另一些实施例中，第一横向宽度w1与第二横向宽度w2接近相等(未示出)。
在一些实施例中，第一衬底穿孔134a及第二衬底穿孔134b的半导体衬底材料(例如，硅)会减小第一衬底穿孔134a及第二衬底穿孔134b的宽度及间距(即，第一横向距离ds、第一横向宽度w1及第二横向宽度w2)。这部分地因为用于形成第一衬底穿孔134a及第二衬底穿孔134b的工具(例如，用于执行掺杂工艺的工具)有利于减小第一衬底穿孔134a及第二衬底穿孔134b的宽度及间距(即，第一横向距离ds、第一横向宽度w1及第二横向宽度w2)。因此，工具(例如，用于执行掺杂工艺的工具)的能力有利于缩小三维集成电路100和/或增加设置在三维集成电路100上的衬底穿孔的数目。
参照图1C，提供根据图1A所示三维集成电路100的一些替代实施例的三维集成电路100c的剖视图，其中第一衬底穿孔134a及第二衬底穿孔134b分别包括单个掺杂沟道区。
如图1C所示，第二衬底穿孔134b包括第二掺杂沟道区140，第二掺杂沟道区140被第二隔离结构144环绕。在一些实施例中，第二掺杂沟道区140的外侧壁邻接第二隔离结构144的内侧壁。在另一些实施例中，第二掺杂沟道区140是包括与第一掺杂类型(例如，P型)相反的第二掺杂类型(例如，N型)的第二半导体衬底104b的掺杂区。因此，第二衬底穿孔134b与第一衬底穿孔134a相同地配置。在一些实施例中，第一掺杂沟道区138及第二掺杂沟道区140以接近相同的掺杂浓度包括第二掺杂类型。在一些实施例中，第一衬底穿孔134a的第一横向宽度w1接近等于第二衬底穿孔134b的第二横向宽度w2。在另一些实施例中，第二半导体衬底104b包含N型掺杂剂，且第一衬底穿孔134a及第二衬底穿孔134b包含P型掺杂剂。
参照图1D，提供根据图1A所示三维集成电路100的一些替代实施例的三维集成电路100d的剖视图，其中第一衬底穿孔134a及第二衬底穿孔134b分别包括两个掺杂沟道区。
如图1D所示，第一衬底穿孔134a包括第一掺杂沟道区138，第一掺杂沟道区138被第四掺杂沟道区152环绕。第一隔离结构136的外侧壁分别邻接第四掺杂沟道区152的内侧壁。在一些实施例中，第一掺杂沟道区138包括第一掺杂类型(例如，P型)且第四掺杂沟道区152包括第二掺杂类型(例如，N型)。在另一些实施例中，第一掺杂沟道区138及第二掺杂沟道区140分别是第二半导体衬底104b的掺杂区。因此，举例来说，第一衬底穿孔134a与第二衬底穿孔134b相同地配置。在一些实施例中，第一掺杂沟道区138及第二掺杂沟道区140以接近相同的掺杂浓度包括第一掺杂类型。在另一些实施例中，第三掺杂沟道区142及第四掺杂沟道区152以接近相同的掺杂浓度包括第二掺杂类型。在又一些实施例中，第一衬底穿孔134a的第一横向宽度w1接近等于第二衬底穿孔134b的第二横向宽度w2。
参照图1E，提供根据图1A所示三维集成电路100的一些替代实施例的三维集成电路100e的剖视图，其中第一衬底穿孔134a及第二衬底穿孔134b分别包括单个掺杂沟道区。
如图1E所示，第一隔离结构136及第二隔离结构144被配置成深沟槽隔离(DTI)结构，所述深沟槽隔离结构从第二半导体衬底104b的前侧104bf延伸到第二半导体衬底104b的背侧104bb。在一些实施例中，第一隔离结构136及第二隔离结构144的深沟槽隔离结构配置可增强第一衬底穿孔134a及第二衬底穿孔134b与设置在第二半导体衬底104b(未示出)的前侧104bf上的任何相邻的半导体器件(例如，晶体管)之间的电隔离。这可部分地提高三维集成电路100e的稳定性及性能，从而进一步提高缩小三维集成电路100e的能力。第二衬底穿孔134b包括第二掺杂沟道区140，第二掺杂沟道区140被第二隔离结构144环绕。在一些实施例中，第二掺杂沟道区140的外侧壁邻接第二隔离结构144的内侧壁。在另一些实施例中，第二掺杂沟道区140是包括第一掺杂类型(例如，P型)的第二半导体衬底104b的掺杂区。在又一些实施例中，第一衬底穿孔134a及第二衬底穿孔134b二者均可包括第一掺杂类型(例如，P型)，或者第一衬底穿孔134a及第二衬底穿孔134b二者均可包括第二掺杂类型(例如，N型)。
参照图2A，提供根据图1A所示三维集成电路100的一些替代实施例的三维集成电路200的剖视图，其中第二多个半导体器件202位于第二半导体衬底104b之下。
如图2A所示，所述第二多个半导体器件202在横向上与第一衬底穿孔134a及第二衬底穿孔134b相邻。所述第二多个半导体器件202中的至少一个半导体器件在横向上设置在第一衬底穿孔134a与第二衬底穿孔134b之间。所述第二多个半导体器件202可例如为金属氧化物半导体场效应晶体管(MOSFET)、一些其他金属氧化物半导体(MOS)器件、一些其他绝缘栅极场效应晶体管(IGFET)、一些其他半导体器件或上述的任何组合。在一些实施例中，半导体器件202被配置成晶体管且分别包括多个源极/漏极区204、栅极介电质206、栅极电极208及多个侧壁间隔件210。源极/漏极区204位于第二半导体衬底104b中。源极/漏极区204分别处于栅极电极208的端部处。源极/漏极区204具有第二掺杂类型(例如，N型)且直接地邻接具有第一掺杂类型(例如，P型)的第二半导体衬底104b的部分。
栅极介电质206相应地位于第二半导体衬底104b之下，且栅极电极208相应地位于栅极介电质206之下。栅极介电质206可例如为或可包含二氧化硅和/或一些其他介电材料，和/或栅极电极208可为或可包含例如掺杂多晶硅、金属、一些其他导电材料或上述的任何组合。侧壁间隔件210可例如为或可包含二氧化硅、氮化硅、氮氧化硅、碳化硅、一些其他介电质或上述的任何组合。在一些实施例中，所述第二多个半导体器件202通过第二内连线结构106b(未示出)电耦合到其他半导体器件(例如，光检测器)。在一些实施例中，沟道控制接触件132被配置成向所述第二多个半导体器件202中的一者的栅极电极208施加偏压(biasvoltage)以控制第二半导体衬底104b内的导电沟道。
在一些实施例中，如果第一衬底穿孔134a及第二衬底穿孔134b由金属材料(例如，铝、铜、钨等)构成，则所述第二多个半导体器件202可不设置在第二半导体衬底104b(未示出)上。在前述实例中，第一衬底穿孔134a及第二衬底穿孔134b的金属材料可能对相邻的半导体器件(例如，所述第二多个半导体器件202)造成机械应变，从而导致相邻的半导体器件不可操作和/或容易发生故障。因此，根据本公开的一些实施例，图2A所示第一衬底穿孔134a及第二衬底穿孔134b的半导体衬底材料(例如，硅)会减小所述第二多个半导体器件202上的机械应变。将所述第二多个半导体器件202放置在第二半导体衬底104b的前侧104bf上可减小三维集成电路200的总体尺寸，降低三维集成电路200的设计和/或形成的复杂性，和/或有利于省略额外的集成电路管芯(未示出)(例如，包括所述第二多个半导体器件202的集成电路管芯)。
尽管图2A所示三维集成电路200是利用图1A所示第一衬底穿孔134a及第二衬底穿孔134b进行例示，然而，举例来说，可理解地，在图2A中可使用来自图1C到图1E的第一衬底穿孔134a及第二衬底穿孔134b。另外，在图2A中可使用来自图1A到图1E的第一衬底穿孔134a及第二衬底穿孔134b的任何组合。另外，图2A所示第一隔离结构136及第二隔离结构144可被配置成例如图1E所示及所阐述的深沟槽隔离结构。
参照图2B，提供根据图2A中的切割线的图2A所示三维集成电路200的一些实施例的俯视图。
如图2B所示，第一衬底穿孔134a及第二衬底穿孔134b与相邻的半导体器件202在横向上通过第一横向距离ds间隔开。在一些实施例中，第一横向距离ds为接近60纳米或大于60纳米。在一些实施例中，如果第一横向距离ds小于接近60纳米，则第一衬底穿孔134a及第二衬底穿孔134b与所述相邻的半导体器件202可一起变得电短路，从而导致三维集成电路200不可操作。在另一些实施例中，如果第一隔离结构及第二隔离结构(图2A所示136、144)被配置成深沟槽隔离结构，则第一衬底穿孔134a及第二衬底穿孔134b与所述相邻的半导体器件202之间的电隔离可增强，从而减少导致三维集成电路200不可操作的可能性。
参照图3A，提供像素传感器器件300的一些实施例的剖视图，像素传感器器件300包括上覆在图1A所示三维集成电路100的各种实施例之上的像素传感器集成电路管芯302。
如图3A所示，第一集成电路管芯102a及第二集成电路管芯102b包括多个接合刻蚀停止层301，接合刻蚀停止层301分别设置在第一接合结构118a与第一内连线结构106a之间及第二接合结构118b与第二内连线结构106b之间。在一些实施例中，接合刻蚀停止层301可例如为或可包含氮化硅、碳化硅等。第一背侧接合结构145还包括多个钝化层(例如，第一、第二、第三钝化层304a、304b、304c)。在一些实施例中，第一钝化层304a及第三钝化层304c可例如为或可包含氧化物、二氧化硅等。在另一些实施例中，第二钝化层304b可例如为或可包含氮化硅等。像素传感器集成电路管芯302上覆在第二集成电路管芯102b之上且接合(例如，混合接合)到第二集成电路管芯102b。
像素传感器集成电路管芯302包括第二背侧接合结构305、第三内连线结构314、第三半导体衬底328及多个光检测器350a、350b。在一些实施例中，第二背侧接合结构305包括多个钝化层(例如，第一、第二、第三钝化层312a到312c)、第二背侧接合介电结构306、多个第二背侧重布线导线308及多个第二背侧重布线通孔310。第二背侧重布线导线308直接地上覆在第一背侧重布线导线150之上且接触第一背侧重布线导线150。第二背侧重布线通孔310上覆在第二背侧重布线导线308之上且延伸穿过第二背侧接合介电结构306及第一、第二、第三钝化层312a到312c。在一些实施例中，第一钝化层312a及第三钝化层312c可例如为或可包含氧化物、二氧化硅等。在另一些实施例中，第二钝化层312b可例如为或可包含氮化硅等。
像素传感器集成电路管芯302的第三内连线结构314包括第三内连线介电结构318、多个第三导电接触件316a、多个第三导通孔316b及多个第三导电线316c。在一些实施例中，第三内连线介电结构318可包括多个层间介电(inter-layer dielectric，ILD)层和/或多个金属间介电(inter-metal dielectric，IMD)层。第三内连线介电结构318可例如为或可包含二氧化硅、低介电常数介电质、一些其他介电质或上述的组合。在第三内连线介电结构318中第三导电线316c与第三导通孔316b交替地堆叠。
所述多个光检测器350a、350b设置在第三半导体衬底328内。在一些实施例中，第三半导体衬底328可例如为单晶硅或一些其他半导体的块状衬底、一些其他类型的半导体衬底或上述的组合。第三半导体衬底328包括第一掺杂类型(例如，P型)。光检测器350a、350b被配置成将电磁辐射(例如，光子)转换成电信号(即，从电磁辐射产生电子-空穴对(electron-hole pair))。光检测器350a、350b分别包括光检测器集电极区(photodetectorcollector region)334。光检测器集电极区334是具有第二掺杂类型(例如，N型)的第三半导体衬底328的区域。在光检测器350a与光检测器350b之间的第三半导体衬底328内设置有浮动扩散节点(floating diffusion node)342。浮动扩散节点342是具有第二掺杂类型(例如，N型)的第三半导体衬底328的区域。
多个转移晶体管320直接地位于第三半导体衬底328之下。转移晶体管320设置在浮动扩散节点342与光检测器350a、350b的中心之间。所述多个转移晶体管320可例如为金属氧化物半导体场效应晶体管(MOSFET)、一些其他金属氧化物半导体(MOS)器件、一些其他绝缘栅极场效应晶体管(IGFET)、一些其他半导体器件或上述的任何组合。转移晶体管320可在光检测器350a、350b与浮动扩散节点342之间选择性地形成导电沟道以将光检测器350a、350b中的累积电荷(例如，通过吸收入射辐射)转移到浮动扩散节点342。在一些实施例中，转移晶体管320包括对应的转移栅极介电层324、对应的转移栅极电极326及对应的多个转移侧壁间隔件322。在一些实施例中，转移晶体管320通过第一内连线结构106a、第二内连线结构106b及第三内连线结构314以及第一衬底穿孔134a及第二衬底穿孔134b电耦合到半导体器件108。第一衬底穿孔134a及第二衬底穿孔134b的半导体衬底材料(例如，硅)减小转移晶体管320、半导体器件108及光检测器350a、350b上的机械应变。因此，第一衬底穿孔134a及第二衬底穿孔134b可在转移晶体管320、半导体器件108及光检测器350a、350b之间垂直间隔开。
多个背侧隔离结构330、332设置在光检测器350a、350b之上以及光检测器350a与光检测器350b之间。抗反射层336直接地上覆在背侧隔离结构332之上。抗反射层336被配置成减小从背侧隔离结构330、332及第三半导体衬底328所反射的电磁辐射的反射。多个滤色器338(例如，红色滤色器、蓝色滤色器、绿色滤色器等)直接地接触抗反射层336或以其他方式位于抗反射层336上。滤色器338分别被配置成传输电磁辐射的特定波长。另外，在滤色器338之上设置有多个微透镜340。微透镜340被配置成朝光检测器350a、350b聚焦电磁辐射(例如，光子)。
尽管图3A所示像素传感器器件300是利用图1A所示第一衬底穿孔134a及第二衬底穿孔134b进行例示，然而，举例来说，可理解地，在图3A中可使用来自图1C到图1E的第一衬底穿孔134a及第二衬底穿孔134b。另外，在图3A中可使用来自图1A到图1E的第一衬底穿孔134a及第二衬底穿孔134b的任何组合。另外，图3A所示第一隔离结构136及第二隔离结构144可被配置成例如图1E所示深沟槽隔离结构。
参照图3B，提供根据图3A中的切割线的图3A所示像素传感器器件300的一些实施例的俯视图。
如图3B所示，具有相似的像素传感器的多个像素单元350排列成包括多个行(例如，沿x轴)及多个列(例如，沿y轴)的阵列。所述多个像素单元350被外部环形结构352环绕。外部环形结构352被像素传感器器件300的边缘区354环绕。第一衬底穿孔134a及第二衬底穿孔134b在阵列中直接地在每一像素单元350之下重复设置。
在一些实施例中，第一衬底穿孔134a及第二衬底穿孔134b被局限到与背侧隔离结构332(例如，在外部环形结构352内)横向间隔开的“排除区”。这转而可限制可在单个集成电路管芯上形成的像素单元350和/或衬底穿孔的数目。由于第一衬底穿孔134a及第二衬底穿孔134b可对上覆的、下伏的和/或相邻的半导体器件(例如，晶体管、光检测器等)造成应力，因此而建立“排除区”。然而，由于第一衬底穿孔134a及第二衬底穿孔134b包含半导体衬底材料(例如，硅)，因此上覆的、下伏的和/或相邻的半导体器件上的应力减小。因此，第一衬底穿孔134a及第二衬底穿孔134b可直接地设置在每一像素单元下方。因此，“排除区”的消除(elimination)会增大芯片上的可用空间(即，增加可设置在芯片上的半导体器件(例如，晶体管、光检测器等)的数目)，有利于芯片缩小的能力并降低设计/建模的复杂性。
参照图3C，提供根据图3A所示像素传感器器件300的一些替代实施例的像素传感器器件300c的剖视图，其中第二多个半导体器件202a到202c设置在第二半导体衬底104b的前侧104bf上。
在一些实施例中，所述第二多个半导体器件202a到202c可例如为晶体管、变容管(varactor)、二极管、电阻器等。在另一些实施例中，半导体器件202a到202c被配置成晶体管且分别包括多个浮动节点212、栅极介电质206、栅极电极208及多个侧壁间隔件210。浮动节点212分别处于栅极电极208的侧面处。浮动节点212具有第二掺杂类型(例如，N型)且直接地邻接具有第一掺杂类型(例如，P型)的第二半导体衬底104b的部分。在又一些实施例中，所述第二多个半导体器件202a到202c中的至少一个半导体器件通过第二内连线结构106b电耦合到第一衬底穿孔134a及第二衬底穿孔134b中的至少一个衬底穿孔。
在一些实施例中，所述第二多个半导体器件202a到202c被配置成控制所述多个光检测器350a、350b。举例来说，复位晶体管(reset transistor)202a、源极跟随晶体管(source follower transistor)202b及行选择晶体管(row select transistor)202c可通过第二内连线结构106b和/或第一衬底穿孔134a及第二衬底穿孔134b电耦合到至少一个光检测器350a、350b。在像素传感器器件300c的操作期间，转移栅极电极326控制从光检测器集电极区334到浮动扩散节点342的电荷转移。如果在浮动扩散节点342内的电荷电平(charge level)足够高，则激活源极跟随晶体管202b，并根据用于寻址的行选择晶体管202c的操作选择性地输出电荷。复位晶体管202a可用于在曝光周期(exposure period)之间将光检测器集电极区334复位。在一些实施例中，可在有机膜层内实施像素传感器集成电路管芯302内的光检测器350a、350b。
图4到图12示出根据本公开的形成像素传感器器件的方法的一些实施例的剖视图400到1200，像素传感器器件包括上覆在包括衬底穿孔的集成电路管芯之上的像素传感器集成电路管芯。尽管参照方法阐述了图4到图12所示剖视图400到1200，然而应理解，图4到图12所示结构并非仅限于所述方法而是可独立于所述方法。尽管图4到图12被阐述为一系列动作，然而应理解，这些动作并非限制性的，原因在于所述动作的次序在其他实施例中可改变，且所公开的方法也适用于其他结构。在其他实施例中，可整体地或部分地省略所示出和/或所阐述的一些动作。在一些实施例中，可例如采用图4到图12来形成图3A所示像素传感器器件300。
如图4的剖视图400所示，提供第二半导体衬底104b，且在第二半导体衬底104b的前侧104bf之上形成第一掩模层402。在一些实施例中，第二半导体衬底104b可为例如块状衬底(例如，块状硅衬底)、绝缘体上硅(silicon-on-insulator，SOI)衬底或一些其他合适的衬底。在一些实施例中，在形成第一掩模层402之前，执行第一植入工艺以利用第一掺杂类型(例如，P型)将第二半导体衬底104b掺杂到接近1*1015atom/cm3的掺杂浓度。在一些实施例中，第一掩模层402可例如为或可包含氧化物、二氧化硅、氮化硅等。在另一些实施例中，第一掩模层402可为光刻胶层。在前述实施例中，可在第一掩模层402与第二半导体衬底104b之间形成氧化物层(未示出)。氧化物层可例如被配置成防止沟道效应(channelingeffect)和/或保护第二半导体衬底104b的晶格结构(lattice structure)。第一掩模层402界定多个开口404且在所述多个开口404中具有多个侧壁。在一些实施例中，第一掺杂类型的P型掺杂剂可例如为或可包含硼、二氟硼(例如，BF2)、铟、一些其他合适的P型掺杂剂或上述的任何组合。
另外，如在图4的剖视图400中所见，执行第二植入工艺以在第二半导体衬底104b内形成第一掺杂沟道区138及第三掺杂沟道区142，其中第一掺杂沟道区138界定第一衬底穿孔134a。在一些实施例中，第一掺杂沟道区138及第三掺杂沟道区142位于所述多个开口404之下。在一些实施例中，第一掺杂沟道区138及第三掺杂沟道区142可具有与第一掺杂类型相反的第二掺杂类型(例如，N型)且还可具有接近1*1016atom/cm3到1*1020atom/cm3范围内的掺杂浓度。在执行第二植入工艺之后，可执行第一移除工艺来移除第一掩模层402(未示出)。在一些实施例中，第一移除工艺可包括刻蚀工艺和/或平坦化工艺(例如，化学机械平坦化(chemical mechanical planarization，CMP)工艺)。在一些实施例中，第二掺杂类型的N型掺杂剂可例如为或可包含磷、砷、锑、一些其他合适的N型掺杂剂或上述的任何组合。
如图5的剖视图500所示，在第二半导体衬底104b的前侧104bf之上形成第二掩模层502。第二掩模层502界定至少一个开口504且在所述至少一个开口504中具有多个侧壁。在另一些实施例中，第二掩模层502可为光刻胶层。在前述实施例中，可在第二掩模层502与第二半导体衬底104b之间形成氧化物层(未示出)。氧化物层可例如被配置成防止沟道效应和/或保护第二半导体衬底104b的晶格结构。在另一些实施例中，氧化物层可保留在第二半导体衬底104b之上以用于后续处理步骤(未示出)。执行第三植入工艺以在第二半导体衬底104b内形成第二掺杂沟道区140，其中第二掺杂沟道区140及第三掺杂沟道区142界定第二衬底穿孔134b。在一些实施例中，第二掺杂沟道区140具有第一掺杂类型以及接近1*1016atom/cm3到1*1020atom/cm3范围内的掺杂浓度。在一些实施例中，第二掺杂沟道区140的掺杂浓度大于第二半导体衬底104b的掺杂浓度。在另一些实施例中，第二掺杂沟道区140可通过反掺杂工艺(counter-doping process)形成。
在一些实施例中，在形成第一衬底穿孔134a及第二衬底穿孔134b之后，举例来说，对第二半导体衬底104b执行快速热退火(rapid thermal annealing，RTA)工艺以修复因形成第一衬底穿孔134a和/或第二衬底穿孔134b而对第二半导体衬底104b造成的任何损坏。在又一些实施例中，快速热退火工艺可达到接近摄氏995度到摄氏1010度的范围内的温度。在执行快速热退火工艺之后，可执行第二移除工艺来移除第二掩模层502(未示出)。在一些实施例中，第二移除工艺可包括刻蚀工艺和/或平坦化工艺(例如，化学机械平坦化(CMP)工艺)。
如图6的剖视图600所示，在第二半导体衬底104b的前侧104bf上形成第一隔离结构136及第二隔离结构144。在一些实施例中，形成第一隔离结构136及第二隔离结构144可包括：在第二半导体衬底104b之上形成掩模层(未示出)；根据掩模层执行刻蚀工艺以在第二半导体衬底104b中界定开口；以介电材料填充第二半导体衬底104b中的开口；执行移除工艺以移除掩模层和/或过量的介电材料(未示出)。在另一些实施例中，第一隔离结构136及第二隔离结构144可例如为或可包含介电材料、二氧化硅等。
在一些实施例中，在形成第一衬底穿孔134a和/或第二衬底穿孔134b之前和/或之后(未示出)，可在第二半导体衬底104b的前侧104bf上形成多个半导体器件(例如，晶体管)(未示出)。在另一些实施例中，第一隔离结构136的底表面与第一衬底穿孔134a的底表面对准或位于第一衬底穿孔134a的底表面下方，且第一隔离结构136的顶表面与第二半导体衬底104b的前侧104bf对准。在又一些实施例中，第二隔离结构144的底表面与第二衬底穿孔134b的底表面对准或位于第二衬底穿孔134b的底表面下方，且第二隔离结构144的顶表面与第二半导体衬底104b的前侧104bf对准。
如图7的剖视图700所示，在第二半导体衬底104b的前侧104bf之上形成第二内连线结构106b。第二内连线结构106b包括第二内连线介电结构120b、多个第二导电接触件122b、多个第二导通孔124b及多个第二导电线126b。第二导通孔124b处于第二内连线介电结构120b内且分别从第二导电线126b延伸到第一衬底穿孔134a及第二衬底穿孔134b。
在一些实施例中，形成第二内连线结构106b的工艺包括通过单镶嵌工艺(singledamascene process)形成第二导电接触件122b以及接着通过单镶嵌工艺形成第二导电线126b的最底部层。另外，在一些实施例中，所述工艺包括通过重复执行双镶嵌工艺(dualdamascene process)形成第二导通孔124b及第二导电线126b的其余层。在一些实施例中，单镶嵌工艺包括沉积介电层、将介电层图案化成具有用于单层导电特征(例如，一层的接触件、通孔或导线)的开口以及以导电材料填充开口以形成单层导电特征。在一些实施例中，双镶嵌工艺包括沉积介电层、将介电层图案化成具有用于两层导电特征(例如，一层的通孔及一层的导线)的开口以及以导电材料填充开口以形成所述两层导电特征。在一些实施例中，第二导电接触件122b、第二导通孔124b及第二导电线126b可例如为或可包含铝铜、铜、铝等。
如图8的剖视图800所示，在第二内连线结构106b之上形成第二接合结构118b。在一些实施例中，第二接合结构118b包括接合刻蚀停止层301、第二接合介电结构119b、多个第二重布线通孔128b及多个第二重布线导线130b。在第二内连线结构106b之上形成接合刻蚀停止层301，且在接合刻蚀停止层301之上形成第二接合介电结构119b。在内连线结构106b之上形成第二重布线通孔128b及第二重布线导线130b以使得第二重布线通孔128b及第二重布线导线130b电耦合到第二内连线结构106b内的导电层。在一些实施例中，可执行单镶嵌工艺和/或双镶嵌工艺以形成第二重布线通孔128b和/或第二重布线导线130b。
如图9的剖视图900所示，提供第一集成电路管芯102a，以及将图8所示结构翻转且接着将图8所示结构接合到第一集成电路管芯102a。第二接合结构118b在混合接合处与第一集成电路管芯102a的第一接合结构118a界接(interface)。在一些实施例中，第一集成电路管芯102a被配置成图1A所示的第一集成电路管芯102a。混合接合包括第一接合介电结构119a与第二接合介电结构119b之间的介电质对介电质接合(dielectric-to-dielectricbond)。另外，混合接合包括第一重布线导线130a与第二重布线导线130b之间的导体对导体接合(conductor-to-conductor bond)。将第一接合结构118a与第二接合结构118b接合的工艺可包括例如熔融接合(fusion bonding)工艺和/或金属接合(metallic bonding)工艺。在一些实施例中，第二半导体衬底104b具有在第二半导体衬底104b的前侧104bf与第二半导体衬底104b的背侧104bb之间界定的厚度Ts。在一些实施例中，厚度Ts为接近750微米到800微米的范围内。
如图10的剖视图1000所示，对第二半导体衬底104b的背侧104bb执行薄化工艺以暴露出第一衬底穿孔134a及第二衬底穿孔134b的上表面。在一些实施例中，薄化工艺使第二半导体衬底104b的厚度Ts以接近795微米到799微米减小，使得厚度Ts落在为接近1微米到5微米的范围内。在一些实施例中，薄化工艺包括研磨工艺和/或刻蚀工艺。
如图11的剖视图1100所示，在第二半导体衬底104b之上形成第一背侧接合结构145，从而界定第二集成电路管芯102b。第一背侧接合结构145包括多个钝化层(例如，第一、第二、第三钝化层304a、304b、304c)、第一背侧接合介电结构146、多个第一背侧重布线通孔148及多个第一背侧重布线导线150。第一、第二、第三钝化层304a到304c形成在第二半导体衬底104b之上。在一些实施例中，第一钝化层304a及第三钝化层304c可例如为或可包含氧化物、二氧化硅等。在另一些实施例中，第二钝化层304b可例如为或可包含氮化硅等。第一背侧接合介电结构146形成在第一、第二、第三钝化层304a到304c之上。第一背侧重布线通孔148及第一背侧重布线导线150形成在第二半导体衬底104b之上。第一背侧重布线通孔148及第一背侧重布线导线150通过第一衬底穿孔134a及第二衬底穿孔134b电耦合到第二内连线结构106b内的导电层。
如图12的剖视图1200所示，提供像素传感器集成电路管芯302且接着将像素传感器集成电路管芯302接合到第二集成电路管芯102b，以使得第二背侧接合结构305与第一背侧接合结构145界接以界定混合接合。在一些实施例中，像素传感器集成电路管芯302被配置成图3A所示像素传感器集成电路管芯302。混合接合包括第二背侧接合介电结构306与第一背侧接合介电结构146之间的介电质对介电质接合。另外，混合接合包括第一背侧重布线导线150与第二背侧重布线导线308之间的导体对导体接合。将像素传感器集成电路管芯302接合到第二集成电路管芯102b的工艺可包括例如熔融接合工艺和/或金属接合工艺。
在一些实施例中，可理解，举例来说，可采用图4到图12中概括的方法来形成图1A到图1E所示三维集成电路、图2A所示三维集成电路200、图3A所示三维集成电路300和/或图3C所示像素传感器器件300c。在一些实施例中，可在形成第一衬底穿孔134a及第二衬底穿孔134b之前形成第一隔离结构136及第二隔离结构144(以使得第一隔离结构136及第二隔离结构144可例如充当掺杂工艺的掩模层)。在另一些实施例中，第三掺杂沟道区142可形成为例如掺杂阱(doping well)，且第二掺杂沟道区140可通过反掺杂工艺形成在掺杂阱的中心部分中。
图13示出根据一些实施例的形成像素传感器器件的方法1300的方块图。尽管方法1300被示出和/或阐述为一系列动作或事件，然而将理解，所述方法并非仅限于所示次序或动作。因此，在一些实施例中，可采用与所示次序不同的次序来实施所述动作和/或可同时实施所述动作。另外，在一些实施例中，所示动作或事件可被细分成多个动作或事件，所述多个动作或事件可在单独的时间实施或者与其他动作或子动作同时实施。在一些实施例中，可省略一些所示出的动作或事件，且可包括其他未示出的动作或事件。
在动作1302处，对半导体衬底执行第一植入工艺，以使得半导体衬底包括第一掺杂类型(例如，P型)。图4示出与动作1302的一些实施例对应的剖视图400。
在动作1304处，在半导体衬底的前侧之上形成第一掩模层。图4示出与动作1304的一些实施例对应的剖视图400。
在动作1306处，执行第二植入工艺以根据第一掩模层向半导体衬底中植入第二掺杂类型(例如，N型)的掺杂剂。第二植入工艺界定第三掺杂沟道区以及包括第一掺杂沟道区的第一衬底穿孔。
在动作1308处，执行第一移除工艺以移除第一掩模层。图4示出与动作1308的一些实施例对应的剖视图400。
在动作1310处，在半导体衬底的前侧之上形成第二掩模层。图5示出与动作1310的一些实施例对应的剖视图500。
在动作1312处，根据第二掩模层执行第三植入工艺以向半导体衬底中植入第一掺杂类型的掺杂剂。第三植入工艺界定第二掺杂沟道区，从而界定第二衬底穿孔，第二衬底穿孔包括第二掺杂沟道区及第三掺杂沟道区。图5示出与动作1312的一些实施例对应的剖视图500。
在动作1314处，执行第二移除工艺以移除第二掩模层。图5示出与动作1314的一些实施例对应的剖视图500。
在动作1316处，在第一衬底穿孔周围形成第一隔离结构且在第二衬底穿孔周围形成第二隔离结构。图6示出与动作1316的一些实施例对应的剖视图600。
在动作1318处，在半导体衬底的前侧之上形成内连线结构且在内连线结构之上形成接合结构。图7及图8示出与动作1318的一些实施例对应的剖视图700及800。
在动作1320处，将接合结构接合到第一集成电路(IC)管芯。图9示出与动作1320的一些实施例对应的剖视图900。
在动作1322处，对半导体衬底的背侧执行薄化工艺。图10示出与动作1322的一些实施例对应的剖视图1000。
在动作1324处，在半导体衬底的背侧之上形成背侧接合结构。图11示出与动作1324的一些实施例对应的剖视图1100。
在动作1326处，将背侧接合结构接合到像素集成电路管芯。通过第一衬底穿孔及第二衬底穿孔将像素集成电路管芯上的光检测器电耦合到设置在第一集成电路管芯中和/或设置在半导体衬底的前侧上的半导体器件。图12示出与动作1326的一些实施例对应的剖视图1200。
因此，在一些实施例中，本公开涉及一种在第二集成电路管芯的半导体衬底中利用至少一种植入工艺形成衬底穿孔的方法。将第二集成电路管芯接合到第一集成电路管芯及像素集成电路管芯以使得像素集成电路管芯内的光检测器与衬底穿孔横向对准。因此，在第二集成电路管芯的半导体衬底内未建立“排除区”。
在一些实施例中，本公开提供一种集成电路(IC)，所述集成电路包括：第一半导体衬底，具有分别位于所述第一半导体衬底的相对侧上的前侧表面与背侧表面，其中所述第一半导体衬底包括第一掺杂沟道区，所述第一掺杂沟道区从所述前侧表面延伸到所述背侧表面；第一衬底穿孔(TSV)，至少由所述第一掺杂沟道区界定；以及第一内连线结构，位于所述第一半导体衬底的所述前侧表面上，其中所述第一内连线结构包括多个第一导电线及多个第一导通孔，且其中所述第一导电线及所述第一导通孔界定往所述第一衬底穿孔的导电路径。
根据一些实施例，在所述的集成电路中，其中所述第一半导体衬底包括第二掺杂沟道区及第三掺杂沟道区，所述第二掺杂沟道区及所述第三掺杂沟道区分别从所述前侧表面延伸到所述背侧表面，其中所述第二掺杂沟道区被所述第三掺杂沟道区环绕，且其中所述集成电路还包括：第二衬底穿孔，至少由所述第二掺杂沟道区及所述第三掺杂沟道区界定，其中所述第一掺杂沟道区及所述第三掺杂沟道区包括第一掺杂类型，且所述第二掺杂沟道区包括与所述第一掺杂类型相反的第二掺杂类型。根据一些实施例，在所述的集成电路中，其中所述第一衬底穿孔及所述第二衬底穿孔由硅构成且所述多个第一导电线及所述多个第一导通孔由铜或铝构成。根据一些实施例，所述的集成电路还包括：第一隔离结构，延伸到所述第一半导体衬底的所述前侧表面中，其中所述第一掺杂沟道区的外侧壁邻接所述第一隔离结构的内侧壁；以及第二隔离结构，延伸到所述第一半导体衬底的所述前侧表面中至面对所述第一半导体衬底的所述背侧表面的隔离结构表面，其中所述第二掺杂沟道区的外侧壁邻接所述第二隔离结构的内侧壁，且其中所述隔离结构表面邻接所述第三掺杂沟道区。根据一些实施例，在所述的集成电路中，其中所述第一半导体衬底、所述第一内连线结构及所述第一衬底穿孔部分地界定第一集成电路管芯，且其中所述集成电路还包括：第二集成电路管芯，位于所述第一集成电路管芯之下且接合到所述第一集成电路管芯，其中所述第二集成电路管芯包括第二半导体衬底、半导体器件及第二内连线结构，其中所述半导体器件上覆在所述第二半导体衬底之上且位于所述第二半导体衬底上、位于所述第二半导体衬底与所述第二内连线结构之间，且其中所述第一衬底穿孔通过所述第一内连线结构及所述第二内连线结构电耦合到所述半导体器件。根据一些实施例，所述的集成电路还包括：第三集成电路管芯，上覆在所述第一集成电路管芯之上且接合到所述第一集成电路管芯，其中所述第三集成电路管芯包括第三半导体衬底、光检测器及第三内连线结构，其中所述光检测器位于所述第三半导体衬底中且上覆在所述第一衬底穿孔之上，其中所述第三内连线结构位于所述第三半导体衬底与所述第一集成电路管芯之间，且其中所述光检测器通过所述第一衬底穿孔、所述第一内连线结构、所述第二内连线结构及所述第三内连线结构电耦合到所述半导体器件。根据一些实施例，在所述的集成电路中，其中所述第一内连线结构、所述第二内连线结构及所述第三内连线结构分别包括交替堆叠的多个导线与多个通孔，其中所述多个导线及所述多个通孔由金属构成，且其中所述第一衬底穿孔由硅构成。根据一些实施例，在所述的集成电路中，其中所述第一衬底穿孔上覆在所述半导体器件之上。
在一些实施例中，本公开提供一种集成电路(IC)，所述集成电路包括：第一集成电路管芯，包括第一半导体衬底及上覆在所述第一半导体衬底之上的第一内连线结构；第二集成电路管芯，位于所述第一集成电路管芯之上，其中所述第二集成电路管芯包括第二半导体衬底及位于所述第二半导体衬底之下的第二内连线结构，且其中所述第一集成电路管芯与所述第二集成电路管芯在所述第一内连线结构与所述第二内连线结构之间的接合界面处接触；多个半导体器件，位于所述第一半导体衬底和/或所述第二半导体衬底上；以及第一衬底穿孔(TSV)及第二衬底穿孔，位于所述第二半导体衬底内且通过所述第二内连线结构电耦合到所述第一内连线结构，且其中所述第一衬底穿孔、所述第二衬底穿孔以及所述第二半导体衬底由半导体材料构成。
根据一些实施例，在所述的集成电路中，其中所述第一内连线结构及所述第二内连线结构由与所述半导体材料不同的导电材料构成。根据一些实施例，在所述的集成电路中，其中所述半导体材料包括硅，且所述导电材料包括铜。根据一些实施例，在所述的集成电路中，其中所述第一衬底穿孔的最大宽度小于所述第二衬底穿孔的最小宽度。根据一些实施例，在所述的集成电路中，其中所述第二半导体衬底包括第一掺杂类型，其中所述第一衬底穿孔包括与所述第一掺杂类型相反的第二掺杂类型，其中所述第二衬底穿孔包括被外部区环绕的内部区，且其中所述内部区包括所述第一掺杂类型，且所述外部区包括所述第二掺杂类型。根据一些实施例，在所述的集成电路中，其中所述内部区包括比所述第二半导体衬底高的所述第一掺杂类型的掺杂浓度。根据一些实施例，所述的集成电路还包括：第一隔离结构，从所述第二半导体衬底的前侧表面延伸到所述第二半导体衬底中的位置，其中所述第一衬底穿孔的外侧壁邻接所述第一隔离结构的内侧壁；以及第二隔离结构，从所述第二半导体衬底的所述前侧表面延伸到所述第二隔离结构的隔离结构表面，其中所述隔离结构表面处于所述位置处且邻接所述第二衬底穿孔。
本发明实施例提供一种形成集成电路(IC)的方法，所述方法包括：向第一半导体衬底的前侧表面中执行离子植入工艺以形成第一掺杂沟道区，所述第一掺杂沟道区从所述前侧表面延伸到所述第一半导体衬底中；在所述第一半导体衬底的所述前侧表面上形成第一内连线结构；从所述第一半导体衬底的背侧表面对所述第一半导体衬底进行薄化直到所述第一掺杂沟道区被暴露出为止，其中所述背侧表面与所述第一半导体衬底的所述前侧表面相对；以及在所述第一半导体衬底的所述背侧表面上形成导电垫，所述导电垫上覆在所述第一掺杂沟道区之上且电耦合到所述第一掺杂沟道区。
根据一些实施例，所述的方法还包括：在所述第一掺杂沟道区周围形成隔离结构。根据一些实施例，在所述的方法中，其中所述离子植入工艺还包括：在所述第一半导体衬底中形成第二掺杂沟道区，且所述第二掺杂沟道区横向偏离所述第一掺杂沟道区，其中所述第一掺杂沟道区及所述第二掺杂沟道区包括第一掺杂类型；在所述第一半导体衬底中形成第三掺杂沟道区，其中所述第三掺杂沟道区包括与所述第一掺杂类型相反的第二掺杂类型，且所述第三掺杂沟道区的外侧壁邻接所述第二掺杂沟道区的内侧壁；以及执行快速热退火工艺。根据一些实施例，在所述的方法中，其中所述第一掺杂类型是n型且所述第二掺杂类型是p型，且其中所述快速热退火工艺具有接近摄氏1010度的最大温度。根据一些实施例，所述的方法还包括：将所述第一内连线结构接合到逻辑集成电路管芯的第二内连线结构，其中所述逻辑集成电路管芯包括第二半导体衬底，所述第二半导体衬底位于所述第二内连线结构之下，且其中至少一个半导体器件设置在所述第二半导体衬底上且位于所述第一掺杂沟道区之下。
在一些实施例中，本公开提供一种形成集成电路(IC)的方法，所述方法包括：向第一半导体衬底的前侧表面中执行离子植入工艺以形成第一掺杂沟道区，所述第一掺杂沟道区从所述前侧表面延伸到所述第一半导体衬底中的位置；在所述第一半导体衬底的所述前侧表面之上形成第一内连线结构；对所述第一半导体衬底的背侧表面执行薄化工艺，所述第一半导体衬底的所述背侧表面与所述第一半导体衬底的所述前侧表面相对，其中所述薄化工艺移除所述第一半导体衬底的所述背侧表面与所述第一半导体衬底中的所述位置之间的所述第一半导体衬底的材料；以及在所述第一半导体衬底的所述背侧表面上形成导电垫，所述导电垫上覆在所述第一掺杂沟道区之上且电耦合到所述第一掺杂沟道区。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (10)

1.一种集成电路，其特征在于，包括：
第一半导体衬底，具有分别位于所述第一半导体衬底的相对侧上的前侧表面与背侧表面，其中所述第一半导体衬底包括第一掺杂沟道区，所述第一掺杂沟道区从所述前侧表面延伸到所述背侧表面；
第一衬底穿孔，至少由所述第一掺杂沟道区界定；以及
第一内连线结构，位于所述第一半导体衬底的所述前侧表面上，其中所述第一内连线结构包括多个第一导电线及多个第一导通孔，且其中所述多个第一导电线及所述多个第一导通孔界定往所述第一衬底穿孔的导电路径。
2.根据权利要求1所述的集成电路，其特征在于，其中所述第一半导体衬底包括第二掺杂沟道区及第三掺杂沟道区，所述第二掺杂沟道区及所述第三掺杂沟道区分别从所述前侧表面延伸到所述背侧表面，其中所述第二掺杂沟道区被所述第三掺杂沟道区环绕，且其中所述集成电路还包括：
第二衬底穿孔，至少由所述第二掺杂沟道区及所述第三掺杂沟道区界定，其中所述第一掺杂沟道区及所述第三掺杂沟道区包括第一掺杂类型，且所述第二掺杂沟道区包括与所述第一掺杂类型相反的第二掺杂类型。
3.根据权利要求2所述的集成电路，其特征在于，还包括：
第一隔离结构，延伸到所述第一半导体衬底的所述前侧表面中，其中所述第一掺杂沟道区的外侧壁邻接所述第一隔离结构的内侧壁；以及
第二隔离结构，延伸到所述第一半导体衬底的所述前侧表面中至面对所述第一半导体衬底的所述背侧表面的隔离结构表面，其中所述第二掺杂沟道区的外侧壁邻接所述第二隔离结构的内侧壁，且其中所述隔离结构表面邻接所述第三掺杂沟道区。
4.根据权利要求1所述的集成电路，其特征在于，其中所述第一半导体衬底、所述第一内连线结构及所述第一衬底穿孔部分地界定第一集成电路管芯，且其中所述集成电路还包括：
第二集成电路管芯，位于所述第一集成电路管芯之下且接合到所述第一集成电路管芯，其中所述第二集成电路管芯包括第二半导体衬底、半导体器件及第二内连线结构，其中所述半导体器件上覆在所述第二半导体衬底之上且位于所述第二半导体衬底上、位于所述第二半导体衬底与所述第二内连线结构之间，且其中所述第一衬底穿孔通过所述第一内连线结构及所述第二内连线结构电耦合到所述半导体器件。
5.根据权利要求4所述的集成电路，其特征在于，还包括：
第三集成电路管芯，上覆在所述第一集成电路管芯之上且接合到所述第一集成电路管芯，其中所述第三集成电路管芯包括第三半导体衬底、光检测器及第三内连线结构，其中所述光检测器位于所述第三半导体衬底中且上覆在所述第一衬底穿孔之上，其中所述第三内连线结构位于所述第三半导体衬底与所述第一集成电路管芯之间，且其中所述光检测器通过所述第一衬底穿孔、所述第一内连线结构、所述第二内连线结构及所述第三内连线结构电耦合到所述半导体器件。
6.一种集成电路，其特征在于，包括：
第一集成电路管芯，包括第一半导体衬底及上覆在所述第一半导体衬底之上的第一内连线结构；
第二集成电路管芯，位于所述第一集成电路管芯之上，其中所述第二集成电路管芯包括第二半导体衬底及位于所述第二半导体衬底之下的第二内连线结构，且其中所述第一集成电路管芯与所述第二集成电路管芯在所述第一内连线结构与所述第二内连线结构之间的接合界面处接触；
多个半导体器件，位于所述第一半导体衬底和/或所述第二半导体衬底上；以及
第一衬底穿孔及第二衬底穿孔，位于所述第二半导体衬底内且通过所述第二内连线结构电耦合到所述第一内连线结构，且其中所述第一衬底穿孔、所述第二衬底穿孔以及所述第二半导体衬底由半导体材料构成。
7.根据权利要求6所述的集成电路，其特征在于，其中所述第二半导体衬底包括第一掺杂类型，其中所述第一衬底穿孔包括与所述第一掺杂类型相反的第二掺杂类型，其中所述第二衬底穿孔包括被外部区环绕的内部区，且其中所述内部区包括所述第一掺杂类型，且所述外部区包括所述第二掺杂类型。
8.根据权利要求6所述的集成电路，其特征在于，还包括：
第一隔离结构，从所述第二半导体衬底的前侧表面延伸到所述第二半导体衬底中的位置，其中所述第一衬底穿孔的外侧壁邻接所述第一隔离结构的内侧壁；以及
第二隔离结构，从所述第二半导体衬底的所述前侧表面延伸到所述第二隔离结构的隔离结构表面，其中所述隔离结构表面处于所述位置处且邻接所述第二衬底穿孔。
9.一种形成集成电路的方法，其特征在于，包括：
向第一半导体衬底的前侧表面中执行离子植入工艺以形成第一掺杂沟道区，所述第一掺杂沟道区从所述前侧表面延伸到所述第一半导体衬底中；
在所述第一半导体衬底的所述前侧表面上形成第一内连线结构；
从所述第一半导体衬底的背侧表面对所述第一半导体衬底进行薄化直到所述第一掺杂沟道区被暴露出为止，其中所述背侧表面与所述第一半导体衬底的所述前侧表面相对；以及
在所述第一半导体衬底的所述背侧表面上形成导电垫，所述导电垫上覆在所述第一掺杂沟道区之上且电耦合到所述第一掺杂沟道区。
10.根据权利要求9所述的方法，其特征在于，其中所述离子植入工艺还包括：
在所述第一半导体衬底中形成第二掺杂沟道区，且所述第二掺杂沟道区横向偏离所述第一掺杂沟道区，其中所述第一掺杂沟道区及所述第二掺杂沟道区包括第一掺杂类型；
在所述第一半导体衬底中形成第三掺杂沟道区，其中所述第三掺杂沟道区包括与所述第一掺杂类型相反的第二掺杂类型，且所述第三掺杂沟道区的外侧壁邻接所述第二掺杂沟道区的内侧壁；以及
执行快速热退火工艺。
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