CN111081302B - 半导体存储装置 - Google Patents

Abstract

实施方式提供一种能够快速进行动作的半导体存储装置。一实施方式的半导体存储装置包含第1至第4存储单元、第1及第2字线、以及控制器。第1字线连接于第1及第3存储单元的栅极。第2字线连接于第2及第4存储单元的栅极。控制器基于在对第1存储单元的写入动作中施加于第1字线的编程电压的次数，变更在对第3存储单元的写入动作中的初次编程动作中施加于第1字线的编程电压的值。控制器基于在对第2存储单元的写入动作中施加于第2字线的编程电压的次数，变更在对第4存储单元的写入动作中的初次编程动作中施加于第2字线的编程电压的值。

Description

半导体存储装置

[相关申请]

本申请享有以日本专利申请案2018-198575号(申请日：2018年10月22日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式大致涉及一种半导体存储装置。

背景技术

已知有将存储单元三维排列的半导体存储装置。

发明内容

实施方式提供一种能够快速进行动作的半导体存储装置。

一实施方式的半导体存储装置包含第1至第4存储单元晶体管、第1至第4选择晶体管、第1及第2字线、第1及第2位线、以及控制器。第1存储单元晶体管与第2存储单元晶体管相邻。第3存储单元晶体管与第4存储单元晶体管相邻。第1选择晶体管连接于第1存储单元晶体管。第2选择晶体管连接于第2存储单元晶体管，且与第1选择晶体管对向。第3选择晶体管连接于第3存储单元晶体管。第4选择晶体管连接于第4存储单元晶体管，且与第3选择晶体管对向。第1字线连接于第1及第3存储单元晶体管的每一个的栅极。第2字线连接于第2及第4存储单元晶体管的每一个的栅极。第1位线连接于第1及第2选择晶体管。第2位线连接于第3及第4选择晶体管。控制器控制对第1至第4存储单元晶体管的写入动作。写入动作分别为包括编程动作及验证动作的组，且包含反复执行的多个程序循环。控制器基于在对第1存储单元晶体管的写入动作中施加于第1字线的编程电压的次数，变更在对第3存储单元晶体管的写入动作中的初次程序循环的编程动作中施加于第1字线的编程电压的值。控制器基于在对第2存储单元晶体管的写入动作中施加于第2字线的编程电压的次数，变更在对第4存储单元晶体管的写入动作中的初次程序循环的编程动作中施加于第2字线的编程电压的值。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的存储单元阵列的电路图。

图3是第1实施方式的选择栅极线的平面布局。

图4是第1实施方式的字线的平面布局。

图5是第1实施方式的区块的剖视图。

图6是第1实施方式的区块的剖视图。

图7是第1实施方式的存储单元晶体管的剖视图。

图8是第1实施方式的存储单元晶体管的剖视图。

图9是第1实施方式的存储柱的等效电路。

图10是表示第1实施方式的半导体存储装置中所包含的存储单元晶体管的阈值分布及数据的分配的一例的图。

图11是表示第1实施方式的检测电压的一例的图。

图12是表示第1实施方式的写入顺序的一例的图。

图13是表示第1实施方式的写入顺序的一例的图。

图14是表示第1实施方式的写入顺序的一例的图。

图15是第1实施方式的写入动作的流程图。

图16是第1实施方式的写入动作的流程图。

图17是第1实施方式的写入动作的流程图。

图18是第1实施方式的编程动作时的各种信号的时序图。

图19是第1实施方式的验证动作时的各种信号的时序图。

图20是表示第1实施方式的写入信息寄存器内的信息的概念图。

图21是表示第1实施方式的写入动作的波形的一例的图。

图22是表示第1实施方式的写入动作的波形的一例的图。

图23是表示第2实施方式的写入信息寄存器内的信息的概念图。

图24是第2实施方式的写入动作的流程图。

图25是第2实施方式的写入动作的流程图。

图26是第2实施方式的写入动作的流程图。

图27是第2实施方式的写入动作的流程图。

图28是第3实施方式的写入动作的流程图。

图29是第3实施方式的写入动作的流程图。

图30是第3实施方式的写入动作的流程图。

图31是表示第3实施方式的变化例的写入动作的波形的一例的图。

图32是第1至第3实施方式的变化例的字线的平面布局。

图33是第1至第3实施方式的变化例的存储单元晶体管的剖视图。

图34是第1至第3实施方式的变化例的字线的平面布局。

图35是第1至第3实施方式的变化例的存储单元晶体管的剖视图。

具体实施方式

以下，参照附图对实施方式进行记述。在以下的记述中，对具有大致相同功能及构成的构成要素标注相同符号，并省略重复的说明。另外，对某实施方式的所有记述只要不明确或显而易见地被排除，那么也适合作为另一实施方式的记述。

不必如以下的例子般对各功能区块加以区分。例如，也可通过与例示的功能区块不同的功能区块执行一部分功能。进而，也可将例示的功能区块分割为更细致的功能子区块。实施方式并不因由哪一功能区块特定而受到限定。

在本说明书及权利要求书中，将某第1要素“连接”于另一第2要素表示将第1要素直接连接于第2要素，或者经由始终或选择性地呈导电性的要素将第1要素与第2要素之间连接。

1.第1实施方式

以下，对本实施方式的半导体存储装置进行说明。半导体存储装置为NAND(NotAnd，与非)型闪存。

1.1关于构成

1.1.1关于整体构成

图1是表示第1实施方式的半导体存储装置10的整体构成的一例的框图。如图1所示，半导体存储装置10具备存储单元阵列11、行解码器模块12、感测放大器模块13、输入输出电路14、寄存器部15、逻辑控制器16、序列产生器17、就绪/忙碌控制电路18及电压产生电路19。

存储单元阵列11包含区块BLK0～BLKn(n为1以上的自然数)。区块BLK是与位线及字线建立对应关系的多个非易失性存储单元的集合，例如成为数据的删除单位。区块BLK包含与行及列建立对应关系，且三维积层的多个存储单元。半导体存储装置10例如可通过应用MLC(Multi-Level Cell，多层单元)方式，而使各存储单元存储2比特以上的数据。

行解码器模块12能够基于保存在地址寄存器15B的区块地址选择执行各种动作的对象的区块BLK。而且，行解码器模块12能够将由电压产生电路19供给的电压传输到所选择的区块BLK。

感测放大器模块13能够将从存储单元阵列11读出的数据DAT经由输入输出电路14输出到外部的控制器。另外，感测放大器模块13能够将从外部的控制器经由输入输出电路14接收的写入数据DAT传输到存储单元阵列11。

输入输出电路14能够在与外部的控制器之间收发例如8比特宽度的输入输出信号I/O(I/O1～I/O8)。例如，输入输出电路14将从外部的控制器接收的输入输出信号I/O中所包含的写入数据DAT传输到感测放大器模块13，将从感测放大器模块13传输的读出数据DAT作为输入输出信号I/O而发送到外部的控制器。

寄存器部15包括状态寄存器15A、地址寄存器15B、指令寄存器15C及写入信息寄存器15D。状态寄存器15A例如保存序列产生器17的状态信息STS，并基于序列产生器17的指示将该状态信息STS传输到输入输出电路14。地址寄存器15B保存从输入输出电路14传输的地址信息ADD。地址信息ADD中所包含的区块地址、列地址及页地址分别在行解码器模块12、感测放大器模块13及电压产生电路19中使用。指令寄存器15C保存从输入输出电路14传输的指令CMD。写入信息寄存器15D例如保存对写入要求的次数。

逻辑控制器16能够基于从外部的控制器接收的各种控制信号对输入输出电路14及序列产生器17进行控制。作为各种控制信号，例如使用芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读取使能信号/RE及写入保护信号/WP。信号/CE是用以启动半导体存储装置10的信号。信号CLE是对输入输出电路14通知与被断定的信号CLE并行输入到半导体存储装置10的信号为指令CMD的信号。信号ALE是对输入输出电路14通知与被断定的信号ALE并行输入到半导体存储装置10的信号为地址信息ADD的信号。信号/WE及/RE分别为命令输入输出电路14执行例如输入输出信号I/O的输入及输出的信号。信号/WP例如为开关电源时用于使半导体存储装置10成为保护状态的信号。

序列产生器17能够基于保存在指令寄存器15C的指令CMD控制半导体存储装置10整体的动作。例如，序列产生器17对行解码器模块12、感测放大器模块13、电压产生电路19等进行控制而执行写入动作或读出动作等各种动作。

就绪/忙碌控制电路18能够基于序列产生器17的动作状态产生就绪/忙碌信号RBn。信号RBn是对外部的控制器通知半导体存储装置10为受理来自外部的控制器的命令的就绪状态，还是不受理命令的忙碌状态的信号。

电压产生电路19能够基于序列产生器17的控制产生所期望的电压，并将所产生的电压供给到存储单元阵列11、行解码器模块12、感测放大器模块13等。例如，电压产生电路19基于保存在地址寄存器15B的页地址，对与选择字线对应的信号线及与非选择字线对应的信号线分别施加所期望的电压。

1.1.2关于存储单元阵列11的构成

其次，对本实施方式的存储单元阵列11的构成进行说明。

＜关于存储单元阵列的电路构成＞

首先，利用图2对存储单元阵列11的电路构成的一例进行说明。图2是区块BLK的等效电路图。如图2所示，区块BLK包含多个存储器组MG(MG0、MG1、MG2、…)。另外，各个存储器组MG包含多个NAND串20。以下，将偶数号存储器组MGe(MG0、MG2、MG4、…)的NAND串称为NAND串20e，将奇数号存储器组MGo(MG1、MG3、MG5、…)的NAND串称为NAND串20o。

各个NAND串20包含例如8个存储单元晶体管MT(MT0～MT7)及选择晶体管ST1、ST2。存储单元晶体管MT具备控制栅极及电荷储存层，且非易失地保存数据。而且，存储单元晶体管MT串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。以下，将NAND串20e中所包含的存储单元晶体管MT称为存储单元晶体管MTe，将NAND串20o中所包含的存储单元晶体管MT称为存储单元晶体管MTo。

存储器组MG0～MG7中所包含的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD7。各选择栅极线SGD经由行解码器模块12独立施加电压。另外，偶数号存储器组MGe中所包含的选择晶体管ST2的栅极例如共通连接于选择栅极线SGSe，奇数号存储器组MGo中所包含的选择晶体管ST2的栅极例如共通连接于选择栅极线SGSo。选择栅极线SGSe与SGSo例如独立施加电压。此外，选择栅极线SGSe与SGSo也可共通连接，在该情况下，对选择栅极线SGSe与SGSo施加相同电压。

另外，在同一区块BLK中，存储器组MGe中所包含的存储单元晶体管MTe0～MTe7的控制栅极分别共通连接于字线WLe0～WLe7。另一方面，存储器组MGo中所包含的存储单元晶体管MTo0～MTo7的控制栅极分别共通连接于字线WLo0～WLo7。字线WLe与WLo经由行解码器模块12独立施加电压。

进而，在存储单元阵列11内位于同一列的NAND串20的选择晶体管ST1的漏极连接于共通的位线BL。也就是说，位线BL在多个存储器组MG间将NAND串20共通连接。进而，多个选择晶体管ST2的源极共通连接于源极线SL。

另外，在1个存储器组MG内连接于共通的字线WL的多个存储单元晶体管MT的集合例如被称为单元单位CU。例如将包含分别存储1比特数据的存储单元晶体管MT的单元单位CU的存储容量作为「1页数据」而定义。单元单位CU可根据存储单元晶体管MT所存储的数据的比特数具有2页数据以上的存储容量。

如以上，存储器组MG包含连接于不同位线BL，且连接于同一选择栅极线SGD的复数个NAND串20。另外，区块BLK包含共享字线WL的多个存储器组MG。而且，存储单元阵列11包含共享位线BL的多个区块BLK。

＜关于存储单元阵列的平面布局＞

其次，对存储单元阵列11的平面布局的一例进行说明。图3表示某区块BLK的XY平面上的选择栅极线SGD的平面布局的一例。在以下的说明中，XY平面对应于与半导体衬底的表面平行的面，且X方向与Y方向正交。Z方向为与XY方向正交的方向，即垂直于半导体衬底面的方向。

本例中，于在1个区块BLK内包含8条选择栅极线SGD的情况下，着眼于包含4条位线BL(BL0～BL3)的区域来进行说明。

如图3所示，沿着Y方向排列有沿X方向延伸的8个配线层30(30-0～10-7)。各配线层30作为选择栅极线SGD发挥功能。具体来说，配线层30-0～30-7分别作为选择栅极线SGD0～SGD7发挥功能。因此，沿XY平面观察时，同一区块BLK内的存储器组MG0～MG7沿着Y方向排列。

在区块BLK内Y方向上相邻的配线层30由未图示的绝缘膜分离。将设置有该绝缘膜的区域称为狭缝SLT2。在狭缝SLT2中，例如在从半导体衬底的表面至少到设置有配线层30的层的区域嵌埋有绝缘膜。另外，在存储单元阵列11内，例如沿Y方向排列有多个图3所示的区块BLK。而且，Y方向上相邻的区块BLK间也由未图示的绝缘膜分离。将设置有该绝缘膜的区域称为狭缝SLT1。狭缝SLT1的构造与狭缝SLT2的构造相同。

进而，在Y方向上相邻的配线层30间，以将设置柱的狭缝SLT2与无柱的狭缝SLT2交替地配置的方式设置分别沿着Z方向的多个存储柱MP(MP0～MP15)。

具体来说，在配线层30-0与30-1之间设置存储柱MP0、MP4、MP8及MP12，在配线层30-2与30-3之间设置存储柱MP1、MP5、MP9及MP13，在配线层30-4与30-5之间设置存储柱MP2、MP6、MP10及MP14，在配线层30-6与30-7之间设置存储柱MP3、MP7、MP11及MP15。存储柱MP是与NAND串20e及20o的组对应的构造体，下文对其详情进行叙述。

存储柱MP0至MP3沿着Y方向排列。同样地，存储柱MP4至MP7、存储柱MP8至MP11、及存储柱MP12至MP15分别沿着Y方向排列。

另外，存储柱MP0、MP4、MP8及MP12沿着X方向排列。同样地，存储柱MP1、MP5、MP9及MP13、存储柱MP2、MP6、MP10及MP14、以及存储柱MP3、MP7、MP11及MP15分别沿着X方向排列。

而且，将配线层35-0(位线BL0)以与存储柱MP0至MP3重叠的方式配置，且共通连接于存储柱MP0至MP3。将配线层35-1(位线BL1)以与存储柱MP8至MP11重叠的方式配置，且共通连接于存储柱MP8至MP11。将配线层35-2(位线BL2)以与存储柱MP8至MP11重叠的方式配置，且共通连接于存储柱MP8至MP11。将配线层35-3(位线BL3)以与存储柱MP12至MP15重叠的方式配置，且共通连接于存储柱MP12至MP15。

图4表示XY平面上的字线WL的平面布局的一例。图4是与相当于图3的1区块的区域对应，且设置在比图3中所说明的配线层30更下层的配线层31的布局。

如图4所示，沿着Y方向排列有沿X方向延伸的8个配线层31(31-0～31-7)。配线层31-0～31-7分别介隔绝缘膜设置在配线层30-0～30-7的正下方。

各配线层31作为字线WL7发挥功能。其它字线WL0～WL6也同样设置在字线WL7的下层。如果是图4的例子，那么配线层31-0、31-2、31-4及31-6作为字线WLe7发挥功能。而且，这些配线层31-0、31-2、31-4及31-6向X方向的一侧引出，将所引出的部分相互共通连接。以下，将包含共通连接有配线层31-0、31-2、31-4及31-6的部分的区域称为第1连接部。而且，配线层31-0、31-2、31-4及31-6经由第1连接部连接于行解码器模块12。

另外，配线层31-1、31-3、31-5及31-7作为字线WLo7发挥功能。而且，这些配线层31-1、31-3、31-5及31-7向X方向的另一侧引出，将所引出的部分相互共通连接。以下，将包含共通连接有配线层31-1、31-3、31-5及31-7的部分的区域称为第2连接部。而且，配线层31-1、31-3、31-5及31-7经由第2连接部连接于行解码器模块12。

而且，将存储单元部设置在第1连接部与第2连接部之间。在存储单元部中，Y方向上相邻的配线层31由图3中所说明的狭缝SLT2分离。另外，Y方向上相邻的区块BLK间的配线层31也同样由狭缝SLT1分离。另外，在存储单元部中，与图3同样地设置有存储柱MP0至MP15。

所述构成在形成其它字线WL及选择栅极线SGS的层中也相同。也就是说，在存储柱MP0面向字线WLe一侧形成有NAND串20-0，在面向字线WLo一侧形成有NAND串20-1。另外，在存储柱MP1面向字线WLe一侧形成有NAND串20-2，在面向字线WLo一侧形成有NAND串20-3。存储柱MP2至MP15也相同，在存储柱MP面向字线WLe一侧形成偶数号NAND串20e，在面向字线WLo一侧形成奇数号NAND串20o。

＜关于存储单元阵列的剖面构造＞

其次，对存储单元阵列11的剖面构造的一例进行说明。图5是沿着Y方向的区块BLK的剖视图，作为一例，示出图3中的沿着配线层35(位线BL0)的区域的剖面构造。

如图5所示，在半导体衬底(例如p型阱区域)33的上方设置作为选择栅极线SGS发挥功能的配线层32。在配线层32的上方沿着Z方向积层作为字线WL0～WL7发挥功能的8层配线层31。配线层31及32的平面布局如图4中所说明。而且，在配线层31的上方设置作为选择栅极线SGD发挥功能的配线层30。配线层30的平面布局如图3中所说明。这样一来，在存储单元阵列11内，通过在半导体衬底上方积层选择栅极线SGS、字线WL及选择栅极线SGD，而三维积层有存储单元晶体管MT。

而且，以从配线层30到达半导体衬底33的方式将狭缝SLT2与存储柱MP沿着Y方向交替地设置。存储柱MP的直径例如从上层侧朝向下层侧逐渐变小。另外，如上所述，狭缝SLT2的本体为绝缘膜。但是，在狭缝SLT2内可设置用以对设置在半导体衬底33内的区域施加电压的接触插塞等，也可设置用以将选择晶体管ST2的源极连接于源极线的接触插塞。

而且，经由存储柱MP相邻的配线层32中的一个作为选择栅极线SGSo发挥功能，另一个作为选择栅极线SGSe发挥功能。同样地，经由存储柱MP相邻的配线层31中的一个作为字线WLe发挥功能，另一个作为字线WLo发挥功能。

另外，在Y方向上相邻的区块BLK间设置狭缝SLT1。狭缝SLT1的本体也为绝缘膜。在狭缝SLT1内也可设置用以对设置在半导体衬底33内的区域施加电压的接触插塞等。例如也可设置用以将选择晶体管ST2的源极连接于源极线的接触插塞或槽形状的导体。此外，狭缝SLT1沿着Y方向的宽度比狭缝SLT2沿着Y方向的宽度大。

而且，在存储柱MP上设置接触插塞36，且以共通连接于这些接触插塞36的方式沿着Y方向设置作为位线BL发挥功能的配线层35。

图6是沿着X方向的区块BLK的剖视图，作为一例，示出图3中的沿着选择栅极线SGD1且通过存储柱MP0、MP4、MP8及MP12的区域的剖面构造。在半导体衬底33上方依序设置有配线层32、31及30是如利用图5所说明。另外，关于存储单元部，是如利用图5所说明。

如图6所示，在第1连接部例如呈阶梯状引出有配线层30至32。也就是说，沿XY平面观察时，在第1连接部中，配线层30至32分别具有不与上层的配线层重叠的阶面部分。而且，在该阶面部分上设置接触插塞37，接触插塞37连接于金属配线层38。而且，通过该金属配线层38将偶数选择栅极线SGD0、SGD2、SGD4及SGD6、偶数字线WLe、以及作为偶数选择栅极线SGSe发挥功能的配线层30至32电连接于行解码器模块12。

另一方面，在第2连接部中，以相同方式例如呈阶梯状引出有配线层30至32。也就是说，沿XY平面观察时，在第2连接部中，配线层30至32分别具有不与上层的配线层重叠的阶面部分。而且，在该阶面部分上设置接触插塞39，接触插塞39连接于金属配线层40。而且，通过该金属配线层40将奇数选择栅极线SGD1、SGD3、SGD5及SGD7、奇数字线WLo、以及作为奇数选择栅极线SGSo发挥功能的配线层31及32电连接于行解码器模块12。此外，配线层30可经由第2连接部代替第1连接部而电连接于行解码器模块12，也可经由第1连接部及第2连接部双方来连接。

＜关于存储柱及存储单元晶体管的构造＞

其次，对存储柱MP及存储单元晶体管MT的构造进行说明。

图7是XY平面上的存储柱MP的剖视图，图8是YZ平面上的存储柱MP的剖视图。图7及图8分别表示设置尤其是2个存储单元晶体管MT的区域。

如图7及图8所示，存储柱MP包含绝缘层50、半导体层51、及绝缘层52至54。字线WL包含配线层31、绝缘层55及障壁金属层56。

绝缘层50、半导体层51、及绝缘层52至54分别沿着Z方向设置。绝缘层50例如为氧化硅膜。半导体层51是以包围绝缘层50的侧面的方式设置，且作为形成存储单元晶体管MT的信道的区域发挥功能。半导体层51例如为多晶硅层。

绝缘层52是以包围半导体层51的侧面的方式设置，且作为存储单元晶体管MT的栅极绝缘膜发挥功能。绝缘层52例如具有氧化硅膜与氮化硅膜的积层构造。绝缘层53是以包围半导体层51的侧面的方式设置，且作为存储单元晶体管MT的电荷储存层发挥功能。绝缘层53例如为氮化硅膜。绝缘层54是以包围绝缘层53的侧面的方式设置，且作为存储单元晶体管MT的区块绝缘膜发挥功能。绝缘层54例如为氧化硅膜。在除去存储柱MP部以外的狭缝SLT2内嵌埋有绝缘层57。绝缘层57例如为氧化硅膜。

配线层31是由障壁金属层56覆盖。障壁金属层56是由绝缘层55覆盖。绝缘层55与绝缘层54的侧面及绝缘层57的侧面分别接触。配线层31例如包含钨。障壁金属层56例如为TiN膜等。

根据所述构成，在配线层31的各层中，在1个存储柱MP内沿着Y方向相邻设置有2个存储单元晶体管MT。选择晶体管ST1及ST2也具有相同构成。

＜关于存储柱的等效电路＞

图9是所述构成的存储柱MP的等效电路图。如图示，在1根存储柱MP形成有2个NAND串20e及20o。也就是说，设置在同一存储柱MP的选择晶体管ST1连接于互不相同的选择栅极线SGD，存储单元晶体管MT连接于互不相同的字线WLe及WLo，选择晶体管ST2也连接于互不相同的选择栅极线SGSe及SGSo。而且，同一存储柱MP内的2个NAND串20e及20o连接于同一位线BL，另外，连接于同一源极线SL。但是，各个NAND串20e及20o的电流路径相互电分离。

1.1.3存储单元晶体管的阈值分布

以上所说明的存储单元晶体管MT可通过对阈值电压详细地进行分类而存储2比特以上的数据。例如，存储单元晶体管MT在应用TLC(Triple-Level Cell，三层单元)方式作为写入方式的情况下存储3比特数据。也就是说，单元单位CU在应用TLC方式的情况下存储3页数据。

图10表示应用TLC方式(3bit/cell)的情况下的存储单元晶体管MT的阈值分布的一例及数据相对于存储单元晶体管MT的阈值分布的分配的一例，纵轴对应于存储单元晶体管MT的个数，横轴对应于存储单元晶体管MT的阈值电压Vth。存储单元晶体管MT的阈值分布如图3所示分类为8个。

将TLC方式中的8个阈值分布从阈值电压较低的起，依序定义为“ER”状态、“A”状态、“B”状态、“C”状态、“D”状态、“E”状态、“F”状态、“G”状态。在这些阈值分布中分别分配有3比特数据。

在相邻的阈值分布之间分别设定读出电压。例如读出电压AR设定于“ER”状态下的最大阈值电压与“A”状态下的最小阈值电压之间，用于判定存储单元晶体管MT的阈值电压是包含于“ER”状态的阈值分布，还是包含于“A”状态以上的阈值分布的动作。读出电压BR设定于“A”状态下的最大阈值电压与“B”状态下的最小阈值电压之间，用于判定存储单元晶体管MT的阈值电压是包含于“A”状态以下的阈值分布，还是包含于“B”状态以上的阈值分布的动作。

例如，当对字线WL施加读出电压AR时，“ER”状态中所包含的存储单元晶体管MT成为接通状态，“A”状态以上的阈值分布中所包含的存储单元晶体管成为断开状态。当对字线WL施加读出电压BR时，“A”状态以下的阈值分布中所包含的存储单元晶体管MT成为接通状态，“B”状态以上的阈值分布中所包含的存储单元晶体管成为断开状态。

其它读出电压CR、DR、ER、FR及GR也与读出电压AR及BR同样地设定于相邻的阈值分布间。

将读出通过电压VREAD设定为比最高的阈值分布中的最大阈值电压高的电压。当对字线WL施加读出通过电压VREAD时，存储单元晶体管MT无关于存储的数据而成为接通状态。

此外，图11所示的电压AV、BV、CV、DV、EV、FV及GV分别为用于“A”状态、“B”状态、“C”状态、“D”状态、“E”状态、“F”状态及“G”状态的编程的验证电压。半导体存储装置10通过侦测存储单元晶体管MT的阈值电压超过所期望的验证电压而成为验证通过，从而完成该存储单元晶体管MT的编程。例如，验证电压AV设定于“ER”状态下的最大阈值电压与“A”状态下的最小阈值电压之间，且位于“A”状态的阈值分布的下部边缘附近。其它验证电压BV、CV、DV、EV、FV、GV也相同。也就是说，验证电压AV、BV、CV、DV、EV、FV及GV例如设定为分别比读出电压AR、BR、CR、DR、ER、FR及GR高的电压。

以下，罗列图10所示的TLC方式的数据的分配。

“ER”状态：“111”(“下位(Lower)比特/中位(Middle)比特/上位(Upper)比特”)数据

“A”状态：“110”数据

“B”状态：“100”数据

“C”状态：“101”数据

“D”状态：“001”数据

“E”状态：“011”数据

“F”状态：“010”数据

“G”状态：“000”数据

在应用该数据的分配的情况下，在读出动作中，下位比特的1页数据(下位页(Lower page)数据)是根据使用读出电压DR的读出结果而确定。中位比特的1页数据(中位页(Middle page)数据)是根据使用读出电压BR、ER及GR的读出结果而确定。上位比特的1页数据(上位页(Upper page)数据)是根据使用读出电压AR、CR及FR的读出结果而确定。

＜关于检测电压Vdet＞

在本实施方式中，作为用于判定存储单元晶体管MT的阈值电压Vth时的电压，除了使用至此所说明的值以外，也使用检测电压Vdet。图11是表示检测电压Vdet与各种电压的大小关系的图。如图11所示，检测电压Vdet是比“A”状态的验证电压AV及“A”状态的读出电压AR低，且比“ER”状态高的电压。下文，对使用检测电压Vdet的动作进行叙述。

1.2关于写入动作

其次，对所述构成的半导体存储装置10中的数据的写入方法进行说明。

在本实施方式中，利用图12至图14说明对存储单元阵列11中所包含的单元单位CU、存储单元晶体管MT的写入顺序。图12至图14是以0到63的数字表示第1至第3例的对单元单位CU的写入顺序。本例中，单元单位CU存储3页数据，写入是以3页单位执行。另外，在图12至图14中，将字线记为”WL”，不对字线WLe与WLo加以区分。例如，与偶数号存储器组MG0、MG2、MG4、MG6对应的字线WL相当于所述字线WLe，与奇数号存储器组MG1、MG3、MG5、MG7对应的字线WL相当于字线WLo。

首先，参照图12对第1例进行说明。本例中，首先选择最下层的字线WL0，写入与各存储器组MG的单元单位CU对应的页数据。此时，先选择偶数号存储器组MG，其后，选择奇数号存储器组MG。

具体来说，第1例中的选择字线WL0的3页数据的写入是按照偶数号存储器组MG0、MG2、MG4、MG6、奇数号存储器组MG1、MG3、MG5、MG7的顺序进行选择执行。由此，选择字线WL0的状态下的写入完成。

紧接着，选择字线WL1写入数据。也就是说，一边选择字线WL1，一边依序选择存储器组MG0、MG2、MG4、MG6，其次，依序选择存储器组MG1、MG3、MG5、MG7。其后，选择字线WL2，以下相同。

其次，参照图13对第2例进行说明。本例中，首先选择最下层的字线WL0，写入偶数号存储器组MG的单元单位CU中的对应的页数据。此时，不选择奇数号存储器组MG。

具体来说，第2例中的选择字线WL0的3页数据的写入首先按照偶数号存储器组MG0、MG2、MG4、MG6的顺序进行选择执行。当对选择字线WL0的偶数号存储器组MG的单元单位CU的写入结束时，继续依序执行对选择字线WL1的偶数号存储器组MG的单元单位CU的写入。以下也同样地分别选择字线WL2～WL7，依序执行对偶数号存储器组MG的单元单位CU的写入。

当字线WL7之前偶数号存储器组MG的单元单位CU中的写入结束时，继而，按照奇数号存储器组MG1、MG3、MG5、MG7的顺序选择执行选择字线WL0的3页数据的写入。当选择字线WL0的对奇数号存储器组MG的单元单位CU的写入结束时，继续依序执行选择字线WL1的奇数号存储器组MG的写入。以下也同样地分别选择字线WL2～WL7，依序执行奇数号存储器组MG的写入。

最后，参照图14对第3例进行说明。本例中，首先选择最下层的字线WL0，写入与各存储器组MG的单元单位CU对应的页数据。此时，交替地选择偶数号存储器组MG与奇数号存储器组MG。

具体来说，第3例中的选择字线WL0的3页数据的写入是按照存储器组MG0、MG1、MG2、MG3、MG4、MG5、MG6、MG7的顺序进行选择执行。接着，选择字线WL1的写入与字线WL0相同，交替地选择执行偶数号存储器组MG与奇数号存储器组MG。以下，也同样地分别选择字线WL2～WL7，交替地选择执行偶数号存储器组MG与奇数号存储器组MG。

其次，利用图15至图17对数据的写入方法进行说明。图15至图17是表示第1实施方式中的数据的写入方法的流程图。按照所述说明的图12的顺序，连续执行本流程图所示的写入动作。图13及图14的情况也相同。

写入动作包括将电荷注入到电荷储存层而使阈值上升的编程动作、及确认编程动作发生结果变化的阈值电压的验证动作。而且，半导体存储装置10是通过反复进行这些动作的组(称为程序循环)而写入数据。此外，图15至图17所示的处理主要是通过序列产生器17的控制来执行。

如图示，半导体存储装置10接收写入指令。写入指令包括地址信息，决定写入对象的单元单位CU属于哪号存储器组MG(存储器组MGi)，该存储器组MG为偶数号(even)或奇数号(odd)，与k层的字线WLk对应。以下，关于写入对象的单元单位CU，将存储器组MG的编号设为“i”，将偶数号或奇数号设为“j”，将字线WL的层设为“k”，表示为“MGi、WLjk”。变量i及k分别为0以上的整数。符号j在与偶数号存储器组MG对应的情况下成为“e(even)”，在与奇数号存储器组MG对应的情况下成为“o(odd)”。

序列产生器17通过参照地址寄存器15B及指令寄存器15C而侦测写入对象为与存储器组MGi、字线WLjk对应的存储单元晶体管MT(步骤S1)。如果是图12的例子，那么首先执行写入的是i＝0、j＝e、k＝0的情况。

而且，序列产生器17在紧接着的步骤S2中，判定变量i是否为0或1。以下，依序对在步骤S2的处理中，变量i为0或1的情况、及变量i不为0或1的情况进行说明。

首先，对在步骤S2中变量i为0或1的情况进行说明。于在步骤S2中变量i为0或1的情况下(步骤S2，是(YES))，如图16所示，序列产生器17将写入信息寄存器15D的WLjk的计数值设定为1(步骤S3)。

紧接着，序列产生器17将编程电压VPGM设定为初始值VPGMinit(步骤S4)，对与存储器组MGi、字线WLjk对应的单元单位CU编程数据(步骤S5)。VPGMinit是程序循环的最初编程动作时施加于选择字线的编程电压VPGM。将该编程的情况示于图18。图18表示作为例子在选择WLe0的状态下执行步骤S5时的各种配线的电位变化的时序图。

如图18所示，在时刻t1，行解码器模块12对选择存储器组MG的选择栅极线SGD施加电压VSG。电压VSG是使选择晶体管ST1接通的电压。由此，连接于选择栅极线SGD的选择晶体管ST1成为接通状态。另外，行解码器模块12对选择存储器组MG的选择栅极线SGS施加电压VSGS。电压VSGS例如为大于电压VSS，且选择晶体管ST2不会接通的电压。

紧接着，在时刻t2，感测放大器模块13对编程禁止的位线施加电压VDD。另外，电压产生电路19对源极线SL施加电压VDD。

在时刻t3，行解码器模块12对选择区块BLK的所有字线WL施加电压VPASS。电压VPASS是无关于保存数据而使存储单元晶体管MT接通，且能够在非选择的NAND串20中通过偶联而使信道电位充分上升的电压。

在时刻t4，行解码器模块12对选择存储器组MG的选择栅极线SGD施加电压VSGD。电压VSGD是比电压VSG低的电压，在对位线施加电压VDD的情况下，选择晶体管ST1被截止。

在时刻t5，行解码器模块12仅对选择字线、即本例中的WLe0施加电压VPGM。电压VPGM是用于通过FN(Fowler-Nordheim，电场辅助)穿隧将电子注入到电荷储存层的高电压，且VPGM＞VPASS。

在时刻t6，行解码器模块12对选择字线施加电压VPASS。

在时刻t7，行解码器模块12对编程禁止的位线施加电压VSS。另外，电压产生电路19对源极线SL施加电压VSS。

在时刻t8，行解码器模块12对选择栅极线SGD及选择栅极线SGS施加电压VSS，且对所有字线WL施加电压VSS。

通过以上，将电荷注入到电荷储存层，存储单元的阈值电压向正侧上升。

返回到图16继续进行说明。在执行步骤S5的处理之后，序列产生器17执行第1验证动作(步骤S6)。

此外，本实施方式中的验证动作包括第1验证动作、及下述第2验证动作。第1验证动作的目的在于决定执行编程动作时的适当的VPGMinit。半导体存储装置10在第1验证动作中，使用图11中所说明的电压Vdet作为验证电压以对该VPGMinit进行探索。

此处，利用图19对第1验证动作的详情进行说明。图19是表示在第1验证动作中选择字线WLe0的状态下的各种配线的电压变化的一例的时序图。

如图19所示，在时刻t1，感测放大器模块13对位线BL施加电压VBL。

其次，在时刻t2，行解码器模块12对选择串的选择栅极线SGD施加电压VSG。进而，行解码器模块12对选择字线、即本例中的WLe0施加检测电压Vdet，对与选择字线同层且为非选择的字线、即本例中的WLo0施加电压VNEG。电压VNEG例如为负电压或0V，是用以使存储单元晶体管MT断开的电压。进而，行解码器模块12对其它层的字线、即本例中的WL1至WL7施加电压VREAD，对选择栅极线SGS、即本例中的SGSe施加电压VSG。而且，感测放大器模块13检测单元电流是否从位线BL流向源极线SL。

其后，在时刻t3，感测放大器模块13对位线BL施加电压VSS。进而，行解码器模块12对选择栅极线SGD、SGS及所有字线WL施加VSS。

此外，从时刻t0到时刻t5，通过行解码器模块12对非选择串的选择栅极线SGD及SGSo施加电压VSS。从时刻t0到时刻t5，通过电压产生电路19对源极线SL施加电压VSS。

以上的结果为，如果单元电流从位线BL流向源极线SL(步骤S7，是)，那么写入对象的存储单元晶体管MT的阈值电压Vth不上升到Vdet。因此，序列产生器17对写入信息寄存器15D的WLjk的计数值进行递增计数(步骤S8)，进而，使VPGM升压(步骤S9)，返回到步骤S5。也就是说，序列产生器17反复执行图18所说明的编程动作。

另一方面，如果在步骤S6中，单元电流不从位线BL流向源极线SL(步骤S7，是)，那么序列产生器17执行第2验证动作(步骤S10)。

第2验证动作的目的在于验证通过编程动作上升的阈值电压是否超过与写入数据对应的目标电压。第2验证动作时的各配线的电压在第1验证动作中所说明的图19中，将施加于选择字线的电压从检测电压Vdet变更为验证电压Vvfy，除此以外相同。验证电压Vvfy与利用图10所说明的验证电压AV等对应。

此外，在第2验证动作中施加的验证电压的种类及数量可基于写入动作的进展适当进行变更。阈值电压Vth超过目标验证电压的存储单元晶体管MT在以下的程序循环中设定为禁止写入，抑制阈值电压的上升。

在第2验证动作失败的情况下，即所选择的单元单位CU中的写入未完成的情况下(步骤S11，否(NO))，序列产生器17使编程电压VPGM升压(步骤S12)，再次执行程序循环。也就是说，序列产生器17执行使VPGM升压的编程动作(步骤S13)，返回到步骤S10，执行第2验证动作。

另一方面，在通过第2验证动作的情况下，即所选择的单元单位CU中的写入完成的情况下(步骤S11，是)，序列产生器17结束选择该单元单位CU的写入动作。其次，对在步骤S2中变量i不为0或1的情况进行说明。于在步骤S2中变量i不为0或1的情况下(步骤S2，否)，即选择存储器组MG为存储器组MG2～MG7的任一个的情况下，序列产生器17从写入信息寄存器15D获取WLjk的计数值(步骤S14)。在写入的顺序为所述说明的图12的情况下，变量i为2以上的情况在变量i为0或1的情况之后执行，因此，序列产生器17能够在变量i为0或1的情况下，获取被计数的WLjk的计数值。该动作在图13及图14分别所示的写入顺序下也相同。

紧接着，序列产生器17设定基于所获取的计数值的编程电压VPGMinit(步骤S15)。也就是说，序列产生器17对存储器组MG0以外的偶数号存储器组MG的WLek的单元单位CU进行写入时，使用基于对存储器组MG0的WLek的单元单位CU进行写入时计数的值的编程电压。同样地，序列产生器17对存储器组MG1以外的奇数号存储器组MG的WLok的单元单位CU进行写入时，使用基于对存储器组MG1的WLok的单元单位CU进行写入时的计数值的编程电压。

而且，序列产生器17对与存储器组MGi、字线WLjk对应的单元单位CU编程数据(步骤S16)。紧接着，序列产生器17不执行第1验证而执行第2验证(步骤S17)。第2验证失败时(步骤S18，否)，使VPGM升压(步骤S19)，返回到步骤S16。另一方面，如果通过第2验证(步骤S18，是)，那么写入动作结束，或者按照所述说明的图12的顺序对下一单元单位CU写入数据。

图20是与所有字线WL0至WL7相关的计数值储存在写入信息寄存器15D中的概念图。如果是图20的例子，那么关于字线WLe0，保存计数值＝3，关于字线WLo0，保存计数数＝5，以下如图示。

图20表示写入信息寄存器15D保存与所有字线WL相关的计数值的例子。但是，在本实施方式中，写入信息寄存器15D所保存的要素并不限定于此。例如，如果是按照图12及图13的例子的写入动作，那么在第0个写入动作中所获取的计数值在第1个、第2个及第3个写入动作中使用。由此，也可在第3个写入动作完成的时间点停止在第0个写入动作中所获取的计数值的保存。如果是图14的例子，那么在第0个写入动作中所获取的计数值在第2个、第4个及第6个写入动作中使用。另外，在第1个写入动作中所获取的计数值在第3个、第5个及第7个写入动作中使用。由此，在第0个写入动作中所获取的计数值也可在第6个写入动作完成的时间点停止保存。另外，在第1个写入动作中所获取的计数值也可在第7个写入动作完成的时间点停止保存。这样一来，即便不持续保存与所有字线WL相关的计数值，也能够执行本实施方式的动作。

而且，存储器组MG2之后的编程时，基于图20所示的计数值决定编程电压VPGMinit。也就是说，在字线WLe0的情况下，计数值为“3”，因此，关于存储器组MG2之后，使用在存储器组MG0中的第3次程序循环中所使用的编程电压作为VPGMinit。同样地，在字线WLo0的情况下，计数值为“5”，因此，关于存储器组MG3之后，使用在存储器组MG1中的第5次程序循环中所使用的编程电压作为VPGMinit。以下相同。

图21是表示数据写入时的字线WLe0的电压变化的示意图。表示按照图12所示的顺序，对存储器组MG0到存储器组MG6的偶数号存储器组MG写入同一数据时的编程、第1验证及第2验证中的选择字线的电压变化。为了简化说明，针对第2验证仅示出一种电压值，但实际可适当实施多个各水准的验证。存储器组MG0中，在最初的程序循环中使用VPGMinit1，在第3次编程中通过第1验证，在第6次编程中通过第2验证。相对于此，在存储器组MG2、MG4及MG6中，在比存储器组MG0中所使用的VPGMinit1高的VPGMinit2下开始编程，不进行第1验证而仅进行第2验证，经过4次编程通过第2验证。

图22是表示数据写入时的字线WLe0及WLo0的电压变化的示意图。表示按照图12所示的顺序，从存储器组MG0到存储器组MG7写入同一数据时的与编程相关的电压变化。为了简化说明，仅示出与编程相关的电压变化，省略与第1验证及第2验证相关的电压变化。关于字线WLe0，与图21相同。相对于此，字线WLo0在存储器组MG1中，在第5次编程中通过第1验证，在第8次编程中通过第2验证。相对于此，在存储器组MG3、MG5及MG7中，在比施加于存储器组MG0及MG1的VPGMinit1高且与施加于存储器组MG2、MG4及MG6的电压VPGMinit2不同的VPGMinit3下开始编程，经过4次编程通过第2验证。

此外，在图22所示的例子中，示出偶数侧存储单元晶体管MTe与奇数侧存储单元晶体管MTo中写入特性存在差异的情况。在偶数侧存储单元晶体管MTe与奇数侧存储单元晶体管MTo的特性一致的情况下，施加于存储器组MG2的存储器组MGinit2与施加于存储器组MG3的VPGMinit3也可相等。

另外，在本实施方式中，作为一例，示出在计数值为N次的情况、不应用计数值的情况下应用第N次施加的编程电压的方法作为决定基于计数值的写入电压VPGMinit的方法。但是，决定基于计数值的写入电压VPGMinit的方法并不限定于此，可使用各种方法。

1.3第1实施方式的效果

根据第1实施方式，能够修正存储单元特性的差异，从而提高半导体存储装置的动作速度。以下，对本效果进行说明。

存储单元晶体管MT可能与存储单元晶体管MT的大小差异对应而产生特性的差异。参照图3至图5对存储单元晶体管MT的大小进行说明。

首先，对XY平面上的大小的差异进行说明。如果参照图3及图4进行说明，那么存在存储柱MP与对应的2条字线WLe及WLo的位置关系上产生偏差的情况。如果是图3及图4的例子，那么存储柱MP0与配线层30-0及31-0重叠距离d1，与配线层30-1及31-1重叠距离d2，存在d1＞d2的关系。在这种情况下，与字线WLe对应的存储单元晶体管MTe的单元尺寸大于与字线WLo对应的存储单元晶体管MTo的单元尺寸。这样一来，存储单元晶体管MT的单元尺寸根据存储柱MP与存储柱MP相接的字线WLe及WLo的位置关系发生变化。

其次，对Z轴方向上的大小的差异进行说明。如图5中所说明，存储柱MP的直径例如从上层侧朝向下层侧逐渐变小。也就是说，存储单元晶体管MT的单元尺寸根据字线的层而不同。

这样一来，在存储单元晶体管MT的单元尺寸上存在差异，但可期待在同一区块BLK中，差异大致均匀。也就是说，可期待在同一区块BLK中，存储柱MP的XY平面上的偏差大致均匀，形状也大致均匀。由此，可期待在某区块BLK中，同一层中的偶数侧的存储单元晶体管MTe或奇数侧的存储单元晶体管MTo的特性上产生的差异得到抑制。

因此，如果是本实施方式的半导体存储装置，那么如图15至图17中所说明，在区块BLK中，首先针对进行写入的偶数号及奇数号存储器组MG，将通过第1验证动作之前所需的程序循环的计数值保存到写入信息寄存器15D。也就是说，通过伴随第1验证动作的程序循环测定单元单位CU的写入特性，并保存到写入信息寄存器15D。

而且，之后对其它存储器组MG进行写入时，获取保存在写入信息寄存器15D的计数值，并设定基于计数值的编程电压VPGMinit。也就是说，对写入对象的单元单位CU不进行第1验证动作的写入特性的测定，便能够设定符合特性的写入电压VPGMinit。

此处，利用图21及图22，对第1实施方式的半导体存储装置10的写入动作中的写入电压VPGMinit的变化的一例进行说明。

如果是图21所示的例子，那么首先在进行写入的存储器组MG0中获取写入特性，并应用于存储器组MG2之后的编程电压VPGMinit2。结果，存储器组MG2之后的写入所需的循环次数从6次被削减为4次。

如果是图22所示的例子，那么在奇数号存储器组MG中，也是首先在进行写入的存储器组MG1中获取写入特性，并应用于存储器组MG3之后的编程电压VPGMinit3。结果，存储器组MG3之后的写入所需的循环次数从8次被削减为4次。

如以上，第1实施方式的半导体存储装置10可使用符合各单元单位CU的特性的写入电压VPGMinit。因此，第1实施方式的半导体存储装置10能够抑制动作可靠性的下降，并且削减程序循环数，从而能够提高半导体存储装置的动作速度。

2.第2实施方式

其次，对第2实施方式的半导体存储装置进行说明。第2实施方式的半导体存储装置10具有与第1实施方式相同的构成，相对于第1实施方式，写入动作的方法不同。以下，仅对与第1实施方式的不同点进行说明。

2.1关于写入动作

第2实施方式中的写入动作包括计数值的推定。具体来说，作为用以获得计数值的方法，不仅包括伴随第1验证动作的动作，还包括推定从获取完毕的计数值中未获取的计数值的动作。在本实施方式中，作为例子，使用应用差量进行推定的方法来进行说明。

利用图23对差量的一例进行说明。差量例如通过与计数值相同的表进行管理。在图23的例子中，将与偶数侧的所有字线WLe0至WLe7相关的计数值、与WLo0相关的计数值、及WLe0的计数值与WLo0的计数值的差量储存到写入信息寄存器15D。如果是图23的例子，那么关于字线WLe0，保存计数值＝3，关于字线WLo0，保存计数值＝5，关于WLe1，保存计数值＝4，同样地，关于字线WLe2至WLe7，保存如图示的值。而且，关于差量，保存计数值＝+2。

其次，利用图24至图27对数据的写入方法进行说明。图24至图27是表示第2实施方式中的数据的写入方法的流程图。

如图24至图27所示，半导体存储装置10接收写入指令(步骤S20)，序列产生器17执行与写入对象的存储器组MG及字线WL对应的写入动作。

具体来说，于在步骤S21中变量i为0或1的情况下(步骤S21，是)，继而，序列产生器17判断符号j是否为“e”(步骤S22)。

于在步骤S22中为j＝e的情况下(步骤S22，是)，序列产生器17进行到步骤S26的处理，执行与存储器组MG0、字线WLek相关的写入。在步骤S26至S36中进行的写入动作与第1实施方式中的步骤S3至S13相同。

也就是说，序列产生器17将通过第1验证动作所需的次数保存到写入信息寄存器15D，并执行编程动作直到通过第2验证动作为止。而且，写入动作结束，或者按照所述说明的图12的顺序对下一单元单位CU写入数据。

于在步骤S22中符号j不为“e”的情况下(步骤S22，否)，继而，序列产生器17判断变量k是否为0(步骤S23)。

于在步骤S23中为k＝0的情况下(步骤S23，是)，进行到步骤S37，执行与存储器组MG1、字线WLo0相关的写入动作。在步骤S37至S43中进行的动作与步骤S26至S32相同。

也就是说，序列产生器17将通过第1验证动作所需的次数保存到写入信息寄存器15D。继而，序列产生器17算出WLe0的计数值与WLo0的计数值的差，并将值保存到写入信息寄存器15D(步骤S44)。

在步骤S45至S48中进行的动作与步骤S33至S36相同。也就是说，序列产生器17执行编程动作直到通过第2验证动作为止。而且，写入动作结束，或者按照所述说明的图12的顺序对下一单元单位CU写入数据。

于在步骤S23中不为k＝0的情况下(步骤S23，否)，序列产生器17执行与字线WLok(其中，k≠0)相关的写入动作。也就是说，序列产生器17从写入信息寄存器15D获取WLek的计数值及差量的计数值(步骤S49)，并从这些值中算出WLok的推定计数值(步骤S50)。

而且，序列产生器17设定基于计数值的写入电压VPGMinit(步骤S53)，执行编程动作直到通过第2验证动作为止(步骤S54至S57)。而且，写入动作结束，或者按照所述说明的图12的顺序对下一单元单位CU写入数据。

于在步骤S21中变量i为0或1的情况下(步骤S21，否)，继而，序列产生器17判断符号j是否为“e”(步骤S24)

于在步骤S24中为j＝e的情况下(步骤S24，是)，序列产生器17执行与存储器组MG0以外的WLek相关的动作。也就是说，序列产生器17从写入信息寄存器15D获取WLek的计数值(步骤S52)。然后，序列产生器17与以上所说明的步骤S50之后的处理同样地执行步骤S53至S57的处理。

于在步骤S24中符号j不为“e”的情况下(步骤S24，否)，继而，序列产生器17判断是否为k＝0(步骤S25)。

于在步骤S25中为k＝0的情况下(步骤S25，是)，序列产生器17执行与存储器组MG1以外的WLo0相关的动作。也就是说，序列产生器17从写入信息寄存器15D获取WLo0的计数值(步骤S51)。然后，序列产生器17与以上所说明的步骤S50之后的处理同样地执行步骤S53至S57的处理。

于在步骤S25中不为k＝0的情况下(步骤S25，否)，序列产生器17继续执行步骤S49及S50的处理。然后，序列产生器17与以上所说明的步骤S50之后的处理同样地执行步骤S53至S57的处理。

2.2第2实施方式的效果

根据本实施方式，能够提高半导体存储装置的动作速度。以下，对本效果进行说明。

想到如果是本实施方式的构成，那么存储单元晶体管MT的特性的差异与层的位置具有关联关系。例如，存储柱MP的直径从上层部朝向下层部逐渐变小。也就是说，想到层的位置与存储柱的直径存在关联关系。

进而，如所述说明，可期待在同一区块BLK中，存储柱MP的形状大致均匀。也就是说，可期待在同一区块BLK中，在某存储柱MP中所测定的层位置与直径的关系在其它存储柱MP中也相同。

此外，如所述说明，可期待在同一区块BLK中，存储柱MP的XY平面上的偏差大致均匀。也就是说，可期待偶数侧的存储单元晶体管MTe的形状与同一区块BLK中所包含的其它偶数侧的存储单元晶体管MTe为大致相似形状。奇数侧的存储单元晶体管MTo也相同。

因此，本实施方式的半导体存储装置10算出关于偶数侧存储器组MG的单元单位CU与奇数侧存储器组MG的单元单位CU的计数值的差量，推定计数值。而且，本实施方式的半导体存储装置10基于推定出的计数值决定选择同一区块BLK的写入动作中的VPGMinit。

具体来说，如图24至图27中所说明，在选择某区块BLK的写入动作中，首先关于写入的存储器组MG(例如存储器组MG0)，对所有单元单位CU执行第1验证动作的测定。

而且，在紧接着的写入动作中，首先，关于偶数奇数的区别与写入的存储器组MG不同的存储器组MG(例如存储器组MG1)，仅对例如与首先写入的字线WLo0对应的单元单位CU执行第1验证动作的测定。

然后，半导体存储装置10例如算出字线WLe0中的计数值与字线WLo0中的计数值的差量，根据算出的差量及与各字线WLe对应的计数值推定与各字线WLo对应的计数值。

也就是说，在第2实施方式中，同一区块BLK中，使用基于对字线WLe0及WLo0的第1验证动作算出的差量作为设置在其它层的字线WLe及WLo中的计数值的差量。

由此，第2实施方式的半导体存储装置10不执行对字线WLo0以外的字线WLo1～WLo7的第1验证动作，便能够推定与各个字线WLo1～WLo7对应的计数值。

结果，第2实施方式的半导体存储装置10能够与省略第1验证动作相应地缩短选择同一区块BLK的写入动作的时间，从而能够提高半导体存储装置的动作速度。

在所述实施方式中，作为一例，在字线WL0中，获取偶数侧存储器组MG的单元单位CU的计数值与奇数侧存储器组MG的单元单位CU的计数值的差量。而且，关于偶数侧存储器组MG的单元单位CU，在计数值为已知的层中，根据偶数侧存储器组MG的单元单位CU的计数值与字线WL0中的差量推定奇数侧存储器组MG的单元单位CU的计数值。本实施方式的推定方法并不限定于此。

例如，对某层的奇数侧存储器组MG的单元单位CU推定计数值时，不限于与该单元单位CU位于同一层的偶数侧存储器组MG的单元单位CU的计数值，也可对多层获取偶数侧存储器组MG的单元单位CU的计数值。而且，也可根据获取的多层的计数值推定层位置与计数值的关系，从而推定根据层而不同的偶数侧存储器组MG的单元单位CU与奇数侧存储器组MG的单元单位CU的计数值的差量。进而，也可使用推定的差量推定奇数侧存储器组MG的单元单位CU的计数值。

另外，也可在多层中对奇数侧存储器组MG的单元单位CU进行第1验证动作的计数值的测定。而且，也可对多层算出偶数侧存储器组MG的单元单位CU与奇数侧存储器组MG的单元单位CU的计数值的差量。进而，也可使用根据层位置而不同的差量推定奇数侧存储器组MG的单元单位CU的计数值。

另外，在所述实施方式中，作为一例，关于不进行第1验证动作的计数值的测定的字线WL，不将计数值保存到写入信息寄存器15D，每当写入时算出并获取推定计数值。推定计数值可这样每次进行算出，也可将算出的推定计数值保存到寄存器，之后从寄存器读出来获取。

3.第3实施方式

其次，对第3实施方式的半导体存储装置10进行说明。第3实施方式的半导体存储装置10具有与第1实施方式相同的构成，相对于第1实施方式，写入特性的测定方法不同。以下，仅对与第1实施方式的不同点进行说明。

3.1关于写入动作

第3实施方式中的写入动作是对写入特性的测定使用“A”状态的验证电压AV。利用图28至图30对第3实施方式的写入动作进行说明。图28至图30是表示第3实施方式中的数据的写入方法的一例的流程图。

如图28所示，首先，半导体存储装置10接收写入指令(步骤S60)。具体来说，在步骤S60中，半导体存储装置10接收与存储器组MGi及字线WLjk对应的地址信息、及指示写入动作的执行的指令。于是，序列产生器17执行对与存储器组MGi及字线WLjk对应的单元单位CU的写入动作。

在写入动作中，序列产生器17首先参照接收的地址信息，确认变量i是否为0或1(步骤S61)。换句话说，序列产生器17确认执行写入动作的存储器组MG是否为存储器组MG0或MG1。

于在步骤S61中变量i为0或1的情况下(步骤S61，是)，序列产生器17执行测定写入特性的写入动作(第1写入动作)(步骤S62)。

另一方面，于在步骤S61中变量i不为0或1的情况下(步骤S61，否)，序列产生器17执行应用预先测定出的写入特性的写入动作(第2写入动作)(步骤S63)。

而且，序列产生器17当完成步骤S62中的第1写入动作、或步骤S63中的第2写入动作时，结束对所选择的单元单位CU的写入动作。

以下，利用图29对第1写入动作进行说明。如图29所示，当开始第1写入动作时，序列产生器17将写入信息寄存器15D的WLjk的计数值设定为1(步骤S70)，将编程电压VPGM设定为初始值VPGMinit(步骤S71)。

其次，序列产生器17执行对所选择的单元单位CU的编程动作(步骤S72)，继续执行对该单元单位CU的验证动作(步骤S73)。

在第3实施方式中的验证动作中，不使用在第1及第2实施方式中所使用的电压Vdet。也就是说，在第3实施方式中的验证动作中，执行与第1实施方式中所说明的第2验证动作相同的动作，例如仅施加与写入动作的进展对应的验证电压。

当步骤S73中的验证动作结束时，序列产生器17基于该验证动作的结果判定阈值电压Vth超过验证电压AV的存储单元晶体管MT的单元数是否比指定的阈值数Nth多(步骤S74)。阈值数Nth例如设定为1以上且比判定是否通过“A”状态的验证的单元数低的值。

在阈值电压Vth超过验证电压AV的存储单元晶体管MT的单元数比阈值数Nth少的情况下(步骤S74，否)，序列产生器17对写入信息寄存器15D的WLjk的计数值进行递增计数(步骤S75)。而且，序列产生器17使VPGM升压(步骤S76)，返回到步骤S72的处理。也就是说，序列产生器17对计数值进行递增计数，且使VPGM升压，再次执行编程动作及验证动作。

另一方面，在阈值电压Vth超过验证电压AV的存储单元晶体管MT的单元数比阈值数Nth多的情况下(步骤S74，是)，序列产生器17确定执行写入动作的字线WL中的计数值，并执行紧接着的程序循环。

具体来说，序列产生器17使VPGM升压(步骤S77)，执行编程动作(步骤S78)，并执行验证动作(步骤S79)。

在步骤S78中的验证动作的结果为验证失败的情况下(步骤S79，否)，序列产生器17返回到步骤S77，再次执行使VPGM升压的编程动作及验证动作。

另一方面，在步骤S78中的验证动作的结果为通过验证的情况下(步骤S79，是)，序列产生器17结束第1写入动作。

其次，利用图30对第2写入动作进行说明。如图30所示，当开始第2写入动作时，序列产生器17从写入信息寄存器15D获取WLjk的计数值(步骤S90)，并设定基于计数值的VPGM(步骤S91)。

而且，序列产生器17对所选择的单元单位CU与第1实施方式同样地执行使用基于计数值的VPGM的编程动作(步骤S92)，继续执行对该单元单位CU的验证动作(步骤S93)。

在步骤S93中的验证动作的结果为验证失败的情况下(步骤S94，否)，使VPGM升压(步骤S95)，返回到步骤S92，再次执行编程动作及验证动作。

另一方面，在步骤S78中的验证动作的结果为通过验证的情况下(步骤S94，是)，序列产生器17结束第2写入动作。

3.2第3实施方式的效果

可推测各单元单位CU的删除状态下的阈值分布(“ER”状态的阈值分布)成为大致常态分布。因此，第3实施方式的半导体存储装置10使用通常验证动作中的验证电压AV估计上升到指定的阈值电压所需的程序循环的计数数。

具体来说，序列产生器17例如在使用验证电压AV的验证动作中，将与验证通过的判定中所使用的单元数不同的阈值数Nth设定为恰当的数值，由此与第1实施方式同样地估计单元单位CU内的存储单元晶体管MT上升到指定的阈值电压的时点。

也就是说，在第3实施方式的半导体存储装置10的写入动作中，将第1实施方式中的第1验证动作的任务分配给与第1实施方式中的第2验证动作对应的通常的验证电压。

由此，在第3实施方式的半导体存储装置10中，可与第1实施方式同样地使用符合各单元单位CU的特性的写入电压VPGMinit，且可省略第1实施方式中的第1验证动作。结果，第3实施方式的半导体存储装置10能够获得与第1实施方式相同的效果，且相比于第1实施方式能够缩短写入动作的时间。

此外，在第3实施方式中，对设定与第1验证动作的任务对应的阈值数Nth的情况进行了例示，但并不限定于此。例如，半导体存储装置10也可基于通过“A”状态的验证的时间点的程序循环数，决定紧接着的选择存储器组MG的写入动作中的VPGMinit的值。

图31是表示第3实施方式的变化例的数据写入时的字线WLe0的电压变化的例子的示意图。图31表示按照图12所示的顺序，对存储器组MG0到存储器组MG6的偶数号存储器组MG写入同一数据时的编程、验证中的选择字线的电压变化。此外，在图31中，为了简化，针对验证仅示出一种电压值，但实际可适当实施多个各水准的验证。

如图31所示，在选择存储器组MG0的写入动作中，在最初的编程动作中使用VPGMinit1。而且，本例中，利用第4次编程动作通过“A”状态的验证，决定计数值(图31，“获取(Acquire)”)。

另一方面，在选择存储器组MG2、MG4及MG6的写入动作的中，分别在最初的编程动作中，使用比VPGMinit1高的VPGMinit2。VPGMinit2例如比在存储器组MG0中决定计数值时施加的第4次编程电压低，且与在存储器组MG0中第3次施加的编程电压相等。

此外，在第3实施方式的变化例中，作为一例，示出在计数值为N次的情况、不应用计数值的情况下应用第N－1次施加的编程电压的方法作为决定基于计数值的写入电压VPGMinit的方法。但是，决定基于计数值的写入电压VPGMinit的方法并不限定于此，可使用各种方法。

4.变化例等

至此，对实施方式基于图3至图8的构造的例子进行了记述。然而，实施方式也可应用于其它构造。图32至图35表示能够应用实施方式的构造的例子。

图32与图4所示的第1构造同样地表示实施方式的半导体存储装置10的第2构造的一部分的平面构造，表示某配线层30的层。其它配线层30的层也具有相同的构造。

如图32所示，各存储柱MP分为2个部分柱MP-1与MP-2。部分柱MP-1与MP-2的交界例如和配线层31-0的一部分与配线层31-1的一部分的交界一致，所述配线层31-1的一部分与所述配线层31-0的一部分并排。

图33表示实施方式的半导体存储装置10的第2构造的一部分，表示沿着各存储柱MP的XY面的剖面的构造。如图33所示，并且如上所述，在图7的第1构造中，为1个的存储柱MP分为2个部分柱MP-1与MP-2。基于此，绝缘层50、半导体层51、绝缘层52、绝缘层53及绝缘层54也分别如下分为2个。

第1构造中的绝缘层50分为绝缘层50-1与50-2。第1构造中的半导体层51分为半导体层51-1与半导体层51-2。第1构造中的绝缘层52分为绝缘层52-1与52-2。第1构造中的绝缘层53分为绝缘层53-1与53-2。第1构造中的绝缘层54分为绝缘层54-1与54-2。

绝缘层50-1、半导体层51-1、绝缘层52-1、绝缘层53-1及绝缘层54-1包含于部分柱MP-1中。绝缘层50-2、半导体层51-2、绝缘层52-2、绝缘层53-2及绝缘层54-2包含于部分柱MP-2中。

图34与图4所示的第1构造同样地概略性地表示实施方式的半导体存储装置10的第3构造的一部分的平面构造，表示某配线层31的层。其它配线层31的层也具有相同的构造。

如图34所示，配线层31-0(字线WLe7的一部分)及配线层31-1(字线WLo7的一部分)沿着X轴延伸。第偶数号配线层31及第奇数号配线层31沿着Y轴交替地排列。夹着1个第偶数号配线层31的2个第奇数号配线层31在图34中未示出的区域中，与第1实施方式同样地相互连接。夹着1个第奇数号配线层31的2个第偶数号配线层31在图34中未示出的区域中，与第1实施方式同样地相互连接。第偶数号配线层30及第奇数号配线层30分别在沿着X轴延伸的2个侧面的每一个之上设置有积层体60。积层体60包含沿着Y轴并排设置的导电体与绝缘体。

在沿着Y轴并排的各2个积层体60之间设置多个分离柱IP。分离柱IP与存储柱MP相同，沿着Z轴延伸，另一方面，与存储柱MP不同，包含绝缘体。各分离柱IP与沿着Y轴并排的各2个积层体60的每一个部分地重叠，在该分离柱IP的左右将积层体60的一部分分离。各积层体60之中，由相邻的2个分离柱IP之间的部分构成1个存储单元晶体管MT。也就是说，相邻的2个分离柱IP之间的部分，且偶数号字线WLe与奇数号字线WLo之间的部分是与存储柱MP对应的区域。

图35表示实施方式的半导体存储装置10的第3构造的一部分，表示沿着分离柱IP的XY面的剖面的构造。如图35所示，在各配线层31的XZ面上设置有障壁金属层56。在障壁金属层56的XZ面上设置有绝缘层55。在绝缘层55的XZ面上设置有绝缘层54。在绝缘层54的XZ面上设置有绝缘层53。在绝缘层53的XZ面上设置有绝缘层52。在绝缘层52的XZ面上设置有半导体层51。在半导体层51的XZ面上设置有绝缘层50。在沿着Y轴并排的2个绝缘层50之间设置有绝缘层57。

另外，所述实施方式也可对动作进行各种变化。例如，进行写入特性的测定的存储器组MG可为首先进行访问的存储器组MG，可为区块BLK的最前面的存储器组MG，也可决定特定的存储器组MG。

另外，计数值的获取可在每次对进行写入特性的测定的对象的存储器组MG有写入时进行，也可决定获取的时点。

第1实施方式中的检测电压Vdet除“A”状态的验证电压AV、“A”状态的读出电压AR等，也可兼任其它电压。另外，检测电压Vdet也可决定为ER状态与“A”状态之间以外。但是，动作必须适当进行变更。

另外，在第3实施方式中执行指定的阈值数Nth的判定的验证电压并不限定于验证电压AV。作为执行指定的阈值数Nth的判定的验证电压，可使用任意的验证电压。

另外，在第2实施方式的写入方法中，可对计数值的推定使用写入对象层以外的层中的计数值，也可参照多层的计数值进行推定。当为图12或图14的顺序的例子时，如果是字线WL0以外的层，那么可参照比写入对象层更下层的信息。此时，也可决定参照到哪层下，对无参照预计的计数值停止保存到寄存器。另外，如果是图13的顺序的例子，那么结束所有偶数侧串的写入，然后进行对奇数侧串的写入。也就是说，对奇数侧串写入时，可将所有层的计数值用于推定。同样地，也可限定为了推定而进行参照的层，对无参照预计的计数值停止保存到寄存器。由此，能够减少写入信息寄存器15D所保存的要素。

另外，在所述实施方式中，使用存储单元晶体管MT存储3比特数据的TLC方式，但与靠近最上层或最下层的字线WL对应的存储单元晶体管MT也可使用SLC(Single-Level-Cell，单层单元)方式存储1比特数据。

已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

符号说明

10       半导体存储装置

11       存储单元阵列

12       行解码器模块

13       感测放大器模块

14       输入输出电路

15       寄存器部

16       逻辑控制器

17       序列产生器

18       就绪/忙碌控制电路

19       电压产生电路

Claims (9)

1.一种半导体存储装置，具备：

相邻的第1及第2存储单元晶体管；

相邻的第3及第4存储单元晶体管；

第1选择晶体管，连接于所述第1存储单元晶体管；

第2选择晶体管，连接于所述第2存储单元晶体管，且与所述第1选择晶体管对向；

第3选择晶体管，连接于所述第3存储单元晶体管；

第4选择晶体管，连接于所述第4存储单元晶体管，且与所述第3选择晶体管对向；

第1字线，连接于所述第1及第3存储单元晶体管的每一个的栅极；

第2字线，连接于所述第2及第4存储单元晶体管的每一个的栅极；

第1位线，连接于所述第1及第2选择晶体管；

第2位线，连接于所述第3及第4选择晶体管；以及

控制器，控制对所述第1至第4存储单元晶体管的写入动作；且

所述写入动作分别为包括编程动作及验证动作的组，包含反复执行的多个程序循环，

所述控制器

基于在对所述第1存储单元晶体管的写入动作中施加于所述第1字线的编程电压的次数，变更在对所述第3存储单元晶体管的写入动作中的初次程序循环的所述编程动作中施加于所述第1字线的编程电压的值，且

基于在对所述第2存储单元晶体管的写入动作中施加于所述第2字线的编程电压的次数，变更在对所述第4存储单元晶体管的写入动作中的初次程序循环的所述编程动作中施加于所述第2字线的编程电压的值。

2.根据权利要求1所述的半导体存储装置，其中

所述控制器在对所述第1存储单元晶体管的所述写入动作中的初次程序循环中，对所述第1字线施加第1编程电压，在对所述第3存储单元晶体管的所述写入动作中的初次程序循环中，对所述第1字线施加比所述第1编程电压高的第2编程电压，且

在对所述第2存储单元晶体管的所述写入动作中的初次程序循环中，对所述第2字线施加第3编程电压，在对所述第4存储单元晶体管的所述写入动作中的初次程序循环中，对所述第2字线施加比所述第3编程电压高的第4编程电压。

3.根据权利要求1所述的半导体存储装置，还具备：

第5存储单元晶体管，连接于所述第1存储单元晶体管与所述第1选择晶体管之间；

第6存储单元晶体管，连接于所述第2存储单元晶体管与所述第2选择晶体管之间，且与所述第5存储单元晶体管相邻；

第7存储单元晶体管，连接于所述第3存储单元晶体管与所述第3选择晶体管之间；

第8存储单元晶体管，连接于所述第4存储单元晶体管与所述第4选择晶体管之间，且与所述第7存储单元晶体管相邻；

第3字线，连接于所述第5及第7存储单元晶体管的每一个的栅极；以及

第4字线，连接于所述第6及第8存储单元晶体管的每一个的栅极；且

所述控制器

算出在对所述第1存储单元晶体管的所述写入动作中施加于所述第1字线的编程电压的次数与在对所述第2存储单元晶体管的所述写入动作中施加于所述第2字线的编程电压的次数的差量，且

基于所述差量及在对所述第5存储单元晶体管的写入动作中施加于所述第3字线的编程电压的次数，变更在对所述第6存储单元晶体管及第8存储单元晶体管的写入动作中的初次程序循环的所述编程动作中施加于所述第4字线的编程电压的值。

4.根据权利要求1所述的半导体存储装置，其中

所述验证动作包括使用第1验证电压的第1验证动作，且

基于在所述第1存储单元晶体管通过所述第1验证动作的时间点的施加于所述第1字线的编程电压的次数，变更对所述第3存储单元晶体管的写入动作中的所述初次程序循环的编程电压的值。

5.根据权利要求4所述的半导体存储装置，其中

所述第1至第4存储单元晶体管分别基于阈值电压存储多比特数据，在存储第1数据作为所述多比特数据的情况下，以具有第1阈值电压的方式进行设定，在存储第2数据作为所述多比特数据的情况下，以具有比第1阈值电压高的第2阈值电压的方式进行设定，且

具有所述第1阈值电压的存储单元晶体管与删除状态对应，

所述验证动作包括使用与所述第2数据对应的第2验证电压的第2验证动作，

所述第1验证电压与所述第2验证电压不同。

6.根据权利要求5所述的半导体存储装置，其中

所述第1验证电压比所述第2验证电压低。

7.根据权利要求5所述的半导体存储装置，其中

所述第1验证动作不用于所述第1至第4存储单元晶体管分别存储的数据的判定，该判定是基于所述第2验证动作的结果。

8.根据权利要求1所述的半导体存储装置，其中

所述第1至第4存储单元晶体管分别基于阈值电压存储多比特数据，在存储第1数据作为所述多比特数据的情况下，以具有第1阈值电压的方式进行设定，在存储第2数据作为所述多比特数据的情况下，以具有比第1阈值电压高的第2阈值电压的方式进行设定，且

具有所述第1阈值电压的存储单元晶体管与删除状态对应，

所述控制器基于所述第2数据的验证动作的结果，变更对所述第3存储单元晶体管的写入动作中的所述初次程序循环的编程电压的值。

9.根据权利要求1所述的半导体存储装置，还包含：

第1至第4配线层，设置在半导体衬底的上方的第1层，分别沿第1方向延伸，且沿与所述第1方向交叉的第2方向排列；

第5至第8配线层，设置在所述第1层的上方的第2层，分别沿所述第1方向延伸，且分别配置在所述第1至第4配线层的上方；

第1柱，沿与所述第1方向及所述第2方向分别交叉的第3方向延伸，且分别通过所述第1配线层与所述第2配线层之间及所述第5配线层与所述第6配线层之间；及

第2柱，沿所述第3方向延伸，且分别通过所述第3配线层与所述第4配线层之间及所述第7配线层与所述第8配线层之间；且

所述第1配线层与所述第1柱之间的部分用作所述第1存储单元晶体管的一部分，

所述第2配线层与所述第1柱之间的部分用作所述第2存储单元晶体管的一部分，

所述第3配线层与所述第2柱之间的部分用作所述第3存储单元晶体管的一部分，

所述第4配线层与所述第2柱之间的部分用作所述第4存储单元晶体管的一部分，

所述第5配线层与所述第1柱之间的部分用作所述第1选择晶体管的一部分，

所述第6配线层与所述第1柱之间的部分用作所述第2选择晶体管的一部分，

所述第7配线层与所述第2柱之间的部分用作所述第3选择晶体管的一部分，

所述第8配线层与所述第2柱之间的部分用作所述第4选择晶体管的一部分，

所述第1配线层与所述第3配线层用作所述第1字线，

所述第2配线层与所述第4配线层用作所述第2字线。

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