CN111078626A - 用于大数据传输的高速通信子母板卡及其使用方法 - Google Patents
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Abstract
本发明涉及一种用于大数据传输的高速通信子母板卡及其使用方法，包括母板和子板，其中母板包括：FPGA模块，其内含FPGA芯片以作为板卡的核心芯片；PCIe总线接口模块，其与所述FPGA模块相连；DDR3缓存模块，其与所述FPGA模块相连；电源模块，其设置在母板上并分别与各模块相连；时钟产生模块，其分别与所述PCIe总线接口模块和DDR3缓存模块相连。本发明通过应用PCIe总线实现了板卡的高速数据传输，解决大数据传输问题，通过将板卡设计成子母板结构，便于在子板上实现不同功能需求。通过预留了大量的数据接口，可通过子板设计满足不同用户的不同需求，从而减少了板卡的设计成本和制板周期。
Description
技术领域
本发明涉及数据通信技术领域，尤其涉及一种用于大数据传输的高速通信子母板卡。
背景技术
板卡是一种印制电路板，简称PCB板，制作时带有插芯，可以***计算机的主电路板(主板)的插槽中，用来控制硬件的运行，比如显示器、采集卡等设备，安装驱动程序后，即可实现相应的硬件功能。
然而，现有技术中的板卡大都在同一PCB板上焊接芯片，无法实现对多样化数据的接收，仅能够对单一种类的信息进行数据通信，无法满足不同功能上的需求；同时，现有技术中的板卡无法对大数据进行高速传输，因此在针对不同种类信息进行通信时需要开发多个板卡，从而导致板卡开发周期长，开发成本高。
发明内容
为此，本发明提供一种用于大数据传输的高速通信子母板卡，用以克服现有技术中板卡无法针对多种数据进行高速处理导致的开发周期长的问题。
为实现上述目的，本发明提供一种用于大数据传输的高速通信子母板卡，包括母板和子板，其中母板包括：
FPGA模块，其内含FPGA芯片以作为板卡的核心芯片；
PCIe总线接口模块，其与所述FPGA模块相连，用以与上位机进行通信；
DDR3缓存模块，其与所述FPGA模块相连，用以储存板卡采集到的数据；
电源模块，其设置在母板上并分别与各模块相连，用以转换外部电源；
时钟产生模块，其与所述FPGA模块相连，用以为FPGA模块与PCIe总线接口模块和DDR3缓存模块连接的部分提供所需时钟。
进一步地，所述FPGA模块内设有多个Bank，包括MGTX Bank、HP Bank和HR Bank，其中：
MGTX Bank中预留有8路高速接口，各高速接口分别通过FMC接口与子板相连；
HP Bank与所述DDR3缓存模块相连，用以进行数据缓存；
HR Bank预留多路差分信号，用以连接LVDS信号或连接单端信号。
进一步地，所述PCIe总线接口模块的卡槽中设有金手指，金手指与所述FPGA模块中MGTX Bank相应管脚相连，用以与上位机进行高速通信。
进一步地，所述DDR3缓存模块包括两颗DDR3缓存芯片，各缓存芯片分别与所述FPGA芯片中HP Bank的对应管脚相连，以缓存板卡采集到的数据。
进一步地，各所述DDR3缓存芯片的内存均为2Gb。
进一步地，所述时钟产生模块内设有AD9522芯片，用以将晶振时钟产生满足FPGA各功能所需的时钟。
进一步地，所述所需时钟包括PCIe总线接口模块所需时钟和DDR3缓存模块所需时钟。
另一方面，本发明还提供了一种用于大数据传输的高速通信子母板卡的使用方法，包括：
步骤1：将板卡中的PCIe总线接口模块、6PIN供电口分别与对应的设备相连，连接完成后，电源模块接收外部电源并对板卡中指定模块提供电源；
步骤2：在板卡接收电源时，6PIN供电口接收外部电源，将电源输送至LTM4613降压稳压器，LTM4613降压稳压器对电源进行一次降压稳压以使电源电压稳定在指定值；
步骤3：LTM4613降压稳压器在一次稳压后将电源分别输送至各LTM4616降压稳压器，各LTM4616降压稳压器分别对接收到的电源电压进行二次降压和稳压，并将二次稳压后的电源电压输送至指定芯片；
步骤4：当LTM4616降压稳压器对缓存模块输送电源时，LTM4616降压稳压器将二次稳压后的电源输送至TPS51200稳压器，TPS51200稳压器对电源进行进一步稳定以使电源稳定在指定电压值，并在稳定后将电源提供至DDR3A缓存芯片和DDR3B缓存芯片；
步骤5：板卡通电后开始运行，子板从外部接收信息，并将信息输送至FPGA模块，FPGA模块会对信息进行处理，并将处理完的信息储存至DDR3缓存模块；
步骤6：DDR3A缓存芯片和DDR3B缓存芯片会分别接收HP Bank输送的信息，并将信息储存起来，当FPGA模块需要使用指定信息时，DDR3A缓存芯片和DDR3B缓存芯片会将指定的信息通过HP Bank输送至FPGA模块。
步骤7：当FPGA模块将信息从DDR3缓存模块中取出后，FPGA模块会将取出的信息输送至PCIe总线接口模块，PCIe总线接口模块将信息输送至上位机以完成板卡和上位机之间的信息交互。
进一步地，当板卡从外部接收信息时，FPGA模块会接收子板输送的信息，并在对信息处理后通过HP Bank将接收到的信息存储至所述DDR3缓存模块，当FPGA模块需要输送指定信息时，FPGA模块会通过HP Bank将DDR3缓存模块中储存的指定信息提取至FPGA模块内部，并通过MGTX Bank输送至CPIe总线接口模块；
当板卡从上位机接收信息时，FPGA模块会通过MGTX Bank接收CPIe总线接口模块输送的信息，并通过HP Bank将接收到的信息存储至所述DDR3缓存模块。
与现有技术相比，本发明的有益效果在于，本发明通过应用PCIe总线实现了板卡的高速数据传输，解决大数据传输问题，通过将板卡设计成子母板结构，便于在子板上实现不同功能需求。通过预留了大量的数据接口，可通过子板设计满足不同用户的不同需求，从而减少了板卡的设计成本和制板周期。
进一步地，本发明在FPGA模块中设有MGTX Bank，通过在MGTX Bank中预留8路高速接口，使PCIe 2.0×8数据传输速率高达4GB/s，能够满足板卡对大数据量高速传输。
进一步地，本发明在FPGA模块中还设有HR Bank，在HR Bank中预留有多路差分信号，从而实现对不同种类信号的连接。
进一步地，本发明在板卡内设置了DDR3缓存模块，通过将HP Bank与DDR3缓存芯片相连以使FPGA模块的大容量数据存储。
进一步地，本发明中所述PCIe总线接口模块的卡槽中设有金手指，通过将金手指与所述FPGA模块中MGTX Bank相应管脚相连，能够使板卡与上位机进行高速通信。
进一步地，本发明所述时钟产生模块中设有AD9522芯片，通过使用AD9522芯片能够使晶振时钟产生满足FPGA各功能所需的时钟。
附图说明
图1为本发明所述用于大数据传输的高速通信子母板卡的结构示意图。
具体实施方式
为了使本发明的目的和优点更加清楚明白，下面结合实施例对本发明作进一步描述；应当理解，此处所描述的具体实施例仅仅用于解释本发明，并不用于限定本发明。
下面参照附图来描述本发明的优选实施方式。本领域技术人员应当理解的是，这些实施方式仅仅用于解释本发明的技术原理，并非在限制本发明的保护范围。
需要说明的是，在本发明的描述中，术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方向或位置关系的术语是基于附图所示的方向或位置关系，这仅仅是为了便于描述，而不是指示或暗示所述装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，还需要说明的是，在本发明的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域技术人员而言，可根据具体情况理解上述术语在本发明中的具体含义。
请参阅图1所示，其为本发明所述用于大数据传输的高速通信子母板卡的结构示意图，包括子板和母板，所述子板设置在母板上，用以接收外部的作中类型的数据。所述母板包括：FPGA模块、PCIe总线接口模块、DDR3缓存模块、电源模块和时钟产生模块。其中，所述PCIe总线接口模块与所述FPGA模块相连，用以使板卡与上位机进行高速通信。所述DDR3缓存模块与所述FPGA模块相连，用以存储FPGA模块中的信息。所述电源模块分别与所述FPGA模块、DDR3模块和子板相连，用以为上述模块提供所需电源。所述时钟产生模块选用AD9522芯片，其与所述FPGA芯片相连，用以将晶振时钟产生满足FPGA各功能所需的时钟。
在所述板卡运行时，电源模块会对板卡中指定模块提供电源，子板会从外部接收信息，并将信息输送至所述FPGA模块，FPGA模块会对信息进行处理，并将处理完的信息储存至DDR3缓存模块，当FPGA模块需要使用指定信息时，会将信息从DDR3缓存模块中取出，并输送至PCIe总线接口模块，PCIe总线接口模块将信息输送至上位机以完成板卡和上位机之间的信息交互。本领域的技术人员可以理解的是，所述板卡可主动向上位机发送指令，上位机也可通过PCIe总线向板卡发送命令。
请继续参阅图1所示，本发明实施例所述FPGA模块为一FPGA芯片，在FPGA芯片中设有多个Bank，包括MGTX Bank、HP Bank和HR Bank。其中，所述MGTX Bank与所述PCIe总线接口模块相连，用以实现板卡与上位机的高速通信。所述HP Bank与所述DDR3缓存模块相连，用以使FPGA模块将收集到的信息输送至DDR3缓存模块。所述HR Bank设置在FPGA芯片内，用以使FPGA芯片接收多种信号。当板卡运行时，FPGA模块会通过所述子板接收信息，并通过HPBank将接收到的信息存储至所述DDR3缓存模块，当FPGA模块需要输送指定信息时，FPGA模块会通过HP Bank将DDR3缓存模块中储存的指定信息提取至FPGA模块内部，并通过MGTXBank输送至CPIe总线接口模块。当板卡从上位机接收信息时，FPGA模块会通过MGTX Bank接收CPIe总线接口模块输送的信息，并通过HP Bank将接收到的信息存储至所述DDR3缓存模块。
具体而言，所述MGTX Bank中预留有8路高速接口，各高速接口分别通过FMC接口与子板相连。在板卡运行时，MGTX Bank能够实现PCIe2.0×8，从而实现板卡与上位机之间的高速通信。
具体而言，HP Bank与所述DDR3缓存模块相连，从而实现FPGA模块与DDR3缓存模块之间的大容量数据缓存。
具体而言，所述HR Bank中预留有多路差分信号，可用于连接LVDS信号或连接单端信号，从而实现板卡对多种类信号的接收。
请继续参阅图1所示，本发明实施例所述DDR3缓存模块包括DDR3A缓存芯片、DDR3B缓存芯片和TPS51200稳压器。其中，所述DDR3A缓存芯片和DDR3B缓存芯片分别与所述HPBank相连，用以接收和存储HP Bank输送的信号。所述TPS51200稳压器分别与DDR3A缓存芯片和DDR3B缓存芯片相连，用以为各所述缓存芯片提供稳定电压。
具体而言，所述DDR3A缓存芯片和DDR3B缓存芯片均为内存大小2Gb的DDR3内存芯片，两所述芯片与所述HP Bank并联，用以存储HP Bank输送的信息，当板卡运行时，DDR3A缓存芯片和DDR3B缓存芯片会分别接收HP Bank输送的信息，并将信息储存起来，当FPGA模块需要使用指定信息时，DDR3A缓存芯片和DDR3B缓存芯片会将指定的信息通过HP Bank输送至FPGA模块。可以理解的是，所述DDR3A缓存芯片和DDR3B缓存芯片的数量可以为2个，也可以为3个、4个或其他数量个，只要满足所述DDR3缓存芯片能够储存指定内存的信息即可。
具体而言，所述TPS51200稳压器与所述电源模块相连，用以将电源模块输出的电压转换成DDR3A缓存芯片和DDR3B缓存芯片所需电压。在板卡运行时，所述电源模块通过TPS51200稳压器将电源电压输送至DDR3A缓存芯片和DDR3B缓存芯片，此时TPS51200稳压器将电源电压稳定在指定值，并在稳定后将电源提供至DDR3A缓存芯片和DDR3B缓存芯片。可以理解的是，所述稳压器的型号本实施例不作具体限制，只要满足所述稳压器能够将电源模块输送的电源稳定在指定电压值即可。
请继续参阅图1所示，本实施例所述电源模块包括6PIN供电口、LTM4613降压稳压器和LTM4616降压稳压器。其中，所述6PIN供电口设置在板卡边缘并与外部电源相连，用以为板卡提供电源。所述LTM4613降压稳压器与所述6PIN供电口相连，用以对6PIN供电口输出的电源进行转化。所述LTM4616降压稳压器与LTM4613降压稳压器相连，用以将LTM4613降压稳压器输出的电源转化成指定电压，并将转化后电源分别输送至指定芯片中。当板卡运行时，所述6PIN供电口接收外部电源，并将电源输送至LTM4613降压稳压器，LTM4613降压稳压器对电源进行一次降压稳压以使电源电压稳定在指定值，稳定后LTM4613降压稳压器将电源分别输送至LTM4616降压稳压器，LTM4616降压稳压器分别对电源的电压进行二次降压和稳压，从而分别将转化后电压输送至指定芯片。
具体而言，所述LTM4616降压稳压器分别与FPGA模块、子板和TPS51200稳压器相连，当LTM4616降压稳压器对电源进行二次降压稳压时，各LTM4616降压稳压器分别将电源电压转换成不同的值域，从而使各LTM4616降压稳压器输出的电压适用于不同的芯片。
当所述大数据传输的高速通信子母板卡运行时，包括以下步骤：
步骤1：将板卡中的PCIe总线接口模块、6PIN供电口分别与对应的设备相连，连接完成后，电源模块接收外部电源并对板卡中指定模块提供电源；
步骤2：在板卡接收电源时，6PIN供电口接收外部电源，将电源输送至LTM4613降压稳压器，LTM4613降压稳压器对电源进行一次降压稳压以使电源电压稳定在指定值；
步骤3：LTM4613降压稳压器在一次稳压后将电源分别输送至各LTM4616降压稳压器，各LTM4616降压稳压器分别对接收到的电源电压进行二次降压和稳压，并将二次稳压后的电源电压输送至指定芯片；
步骤4：当LTM4616降压稳压器对缓存模块输送电源时，LTM4616降压稳压器将二次稳压后的电源输送至TPS51200稳压器，TPS51200稳压器对电源进行进一步稳定以使电源稳定在指定电压值，并在稳定后将电源提供至DDR3A缓存芯片和DDR3B缓存芯片；
步骤5：板卡通电后开始运行，子板从外部接收信息，并将信息输送至FPGA模块，FPGA模块会对信息进行处理，并将处理完的信息储存至DDR3缓存模块；
步骤6：DDR3A缓存芯片和DDR3B缓存芯片会分别接收HP Bank输送的信息，并将信息储存起来，当FPGA模块需要使用指定信息时，DDR3A缓存芯片和DDR3B缓存芯片会将指定的信息通过HP Bank输送至FPGA模块。
步骤7：当FPGA模块将信息从DDR3缓存模块中取出后，FPGA模块会将取出的信息输送至PCIe总线接口模块，PCIe总线接口模块将信息输送至上位机以完成板卡和上位机之间的信息交互。
具体而言，当板卡从外部接收信息时，FPGA模块会接收子板输送的信息，并在对信息处理后通过HP Bank将接收到的信息存储至所述DDR3缓存模块，当FPGA模块需要输送指定信息时，FPGA模块会通过HP Bank将DDR3缓存模块中储存的指定信息提取至FPGA模块内部，并通过MGTX Bank输送至CPIe总线接口模块；
当板卡从上位机接收信息时，FPGA模块会通过MGTX Bank接收CPIe总线接口模块输送的信息，并通过HP Bank将接收到的信息存储至所述DDR3缓存模块。
至此，已经结合附图所示的优选实施方式描述了本发明的技术方案，但是，本领域技术人员容易理解的是，本发明的保护范围显然不局限于这些具体实施方式。在不偏离本发明的原理的前提下，本领域技术人员可以对相关技术特征做出等同的更改或替换，这些更改或替换之后的技术方案都将落入本发明的保护范围之内。
以上所述仅为本发明的优选实施例，并不用于限制本发明；对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种用于大数据传输的高速通信子母板卡，其特征在于，包括母板和子板，其中母板包括：
FPGA模块，其内含FPGA芯片以作为板卡的核心芯片；
PCIe总线接口模块，其与所述FPGA模块相连，用以与上位机进行通信；
DDR3缓存模块，其与所述FPGA模块相连，用以储存板卡采集到的数据；
电源模块，其设置在母板上并分别与各模块相连，用以转换外部电源；
时钟产生模块，其与所述FPGA模块相连，用以为FPGA模块与PCIe总线接口模块和DDR3缓存模块连接的部分提供所需时钟。
2.根据权利要求1所述的用于大数据传输的高速通信子母板卡，其特征在于，所述FPGA模块内设有多个Bank，包括MGTX Bank、HP Bank和HR Bank，其中：
MGTX Bank中预留有8路高速接口，各高速接口分别通过FMC接口与子板相连；
HP Bank与所述DDR3缓存模块相连，用以进行数据缓存；
HR Bank预留多路差分信号，用以连接LVDS信号或连接单端信号。
3.根据权利要求1所述的用于大数据传输的高速通信子母板卡，其特征在于，所述PCIe总线接口模块的卡槽中设有金手指，金手指与所述FPGA模块中MGTX Bank相应管脚相连，用以与上位机进行高速通信。
4.根据权利要求2所述的用于大数据传输的高速通信子母板卡，其特征在于，所述DDR3缓存模块包括两颗DDR3缓存芯片，各缓存芯片分别与所述FPGA芯片中HP Bank的对应管脚相连，以缓存板卡采集到的数据。
5.根据权利要求4所述的用于大数据传输的高速通信子母板卡，其特征在于，各所述DDR3缓存芯片的内存均为2Gb。
6.根据权利要求1所述的用于大数据传输的高速通信子母板卡，其特征在于，所述时钟产生模块内设有AD9522芯片，用以将晶振时钟产生满足FPGA各功能所需的时钟。
7.根据权利要求6所述的用于大数据传输的高速通信子母板卡，其特征在于，所述所需时钟包括PCIe总线接口模块所需时钟和DDR3缓存模块所需时钟。
8.一种用于大数据传输的高速通信子母板卡的使用方法，其特征在于，包括：
步骤1：将板卡中的PCIe总线接口模块、6PIN供电口分别与对应的设备相连，连接完成后，电源模块接收外部电源并对板卡中指定模块提供电源；
步骤2：在板卡接收电源时，6PIN供电口接收外部电源，将电源输送至LTM4613降压稳压器，LTM4613降压稳压器对电源进行一次降压稳压以使电源电压稳定在指定值；
步骤3：LTM4613降压稳压器在一次稳压后将电源分别输送至各LTM4616降压稳压器，各LTM4616降压稳压器分别对接收到的电源电压进行二次降压和稳压，并将二次稳压后的电源电压输送至指定芯片；
步骤4：当LTM4616降压稳压器对缓存模块输送电源时，LTM4616降压稳压器将二次稳压后的电源输送至TPS51200稳压器，TPS51200稳压器对电源进行进一步稳定以使电源稳定在指定电压值，并在稳定后将电源提供至DDR3A缓存芯片和DDR3B缓存芯片；
步骤5：板卡通电后开始运行，子板从外部接收信息，并将信息输送至FPGA模块，FPGA模块会对信息进行处理，并将处理完的信息储存至DDR3缓存模块；
步骤6：DDR3A缓存芯片和DDR3B缓存芯片会分别接收HP Bank输送的信息，并将信息储存起来，当FPGA模块需要使用指定信息时，DDR3A缓存芯片和DDR3B缓存芯片会将指定的信息通过HP Bank输送至FPGA模块。
步骤7：当FPGA模块将信息从DDR3缓存模块中取出后，FPGA模块会将取出的信息输送至PCIe总线接口模块，PCIe总线接口模块将信息输送至上位机以完成板卡和上位机之间的信息交互。
9.根据权利要求8所述的用于大数据传输的高速通信子母板卡的使用方法，其特征在于，当板卡从外部接收信息时，FPGA模块会接收子板输送的信息，并在对信息处理后通过HPBank将接收到的信息存储至所述DDR3缓存模块，当FPGA模块需要输送指定信息时，FPGA模块会通过HP Bank将DDR3缓存模块中储存的指定信息提取至FPGA模块内部，并通过MGTXBank输送至CPIe总线接口模块；
当板卡从上位机接收信息时，FPGA模块会通过MGTX Bank接收CPIe总线接口模块输送的信息，并通过HP Bank将接收到的信息存储至所述DDR3缓存模块。
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2019
- 2019-12-04 CN CN201911224854.7A patent/CN111078626B/zh active Active
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