CN111048576A - 一种半导体器件及其制备方法 - Google Patents
一种半导体器件及其制备方法 Download PDFInfo
- Publication number
- CN111048576A CN111048576A CN201811199037.6A CN201811199037A CN111048576A CN 111048576 A CN111048576 A CN 111048576A CN 201811199037 A CN201811199037 A CN 201811199037A CN 111048576 A CN111048576 A CN 111048576A
- Authority
- CN
- China
- Prior art keywords
- semiconductor layer
- contact
- semiconductor device
- electrode
- contact region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 229
- 238000002360 preparation method Methods 0.000 title abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 230000005533 two-dimensional electron gas Effects 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims description 20
- 238000002955 isolation Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 13
- 239000010409 thin film Substances 0.000 claims description 13
- 230000008859 change Effects 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000002513 implantation Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 151
- 230000007547 defect Effects 0.000 description 27
- 238000010586 diagram Methods 0.000 description 10
- 239000010408 film Substances 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 229910002601 GaN Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 229910002704 AlGaN Inorganic materials 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000000875 corresponding effect Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000002028 premature Effects 0.000 description 3
- 229910017083 AlN Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- -1 SiN Chemical class 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明公开了一种半导体器件及其制备方法，其中，半导体器件包括：衬底；半导体层，位于所述衬底的一侧，所述半导体层内形成有二维电子气沟道；栅极、源极和漏极，位于所述半导体层远离所述衬底的一侧，所述栅极位于所述源极和所述漏极之间；接触区，形成于所述半导体层中，位于所述源极远离所述漏极的一侧，且所述接触区的底部位于所述二维电子气沟道的下方；接触电极，位于所述接触区远离所述衬底的一侧，且与所述接触区电接触，所述接触电极连接一电位。本发明降低了半导体器件的动态电阻，避免半导体器件发生电流崩塌。
Description
技术领域
本发明实施例涉及微电子技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
在半导体电子器件方面，AlGaN/GaN高电子迁移率晶体管(High ElectronMobility Transistor，HEMT)是具有高浓度二维电子气(Two-Dimensional Electron Gas，2DEG)的宽禁带半导体器件，具有输出功率密度高、耐高温、稳定性强和击穿电压高的特点，在电力电子器件领域具有极大的应用潜力。
其中HEMT器件为横向器件，需要缓冲层承受足够的耐压，为了降低漏电，需要在半导体中进行掺杂(如掺杂C或Fe)。但掺杂会引入一定的缺陷，半导体器件在关断过程中，电子在应力作用下被缺陷所俘获，之后半导体器件在开启瞬间，缺陷中的电子来不及释放，对沟道产生耗尽作用，导致半导体器件动态电阻增大，电流减小，很容易发生电流崩塌，进而导致半导体器件功耗增加并影响电路***的稳定性。
发明内容
有鉴于此，本发明的目的是提出一种半导体器件及其制备方法，以改善电子被半导体中的掺杂而引入的缺陷所述俘获的问题，降低半导体器件的动态电阻，避免半导体器件发生电流崩塌。
为实现上述目的，本发明采用如下技术方案：
一方面，本发明实施例提供了一种半导体器件，包括：
衬底；
半导体层，位于所述衬底的一侧，所述半导体层内形成有二维电子气沟道；
栅极、源极和漏极，位于所述半导体层远离所述衬底的一侧，所述栅极位于所述源极和所述漏极之间；
接触区，形成于所述半导体层中，位于所述源极远离所述漏极的一侧，且所述接触区的底部位于所述二维电子气沟道靠近衬底一侧；
接触电极，位于所述接触区远离所述衬底的一侧，且与所述接触区接触。
进一步地，所述接触电极连接一电位，所述电位的绝对值大小随着接触区的底部向靠近衬底方向延伸而增大。
进一步地，所述接触电极连接一电位，所述电位为固定正电位或固定负电位或随栅极电压或漏极电压变化而变化的可变电位。
进一步地，所述接触区的掺杂类型和所述接触区的底部所接触的所述半导体层的掺杂类型相同。
进一步地，所述接触区与所述二维电子气沟道之间为高阻接触。
进一步地，所述接触区与所述二维电子气沟道的至少一侧的接触面形成有介质薄膜。
进一步地，所述半导体层包括依次层叠的缓冲层、第一半导体层和第二半导体层，所述第一半导体层和所述第二半导体层之间形成所述二维电子气沟道。
进一步地，所述接触区的底部与所述第一半导体层、所述缓冲层或所述衬底电接触。
进一步地，所述半导体层位于所述接触区与所述源极之间的部分形成有隔离槽，所述隔离槽中填充有介质。
进一步地，所述隔离槽的底部位于所述缓冲层中、所述第一半导体层中、所述第二半导体层中、所述缓冲层与所述第一半导体层的交界面或所述第一半导体层与所述第二半导体层的交界面。
另一方面，本发明实施例还提供了一种半导体器件的制备方法，包括：
提供衬底；
在所述衬底上形成具有二维电子气沟道的半导体层；
在所述半导体层远离所述衬底的一侧形成栅极、源极和漏极，其中，所述栅极位于所述源极和所述漏极之间；
在所述源极远离所述漏极一侧的所述半导体层中形成接触区，其中，所述接触区的底部位于所述二维电子气沟道靠近所述衬底的一侧；
形成所述接触区的接触电极。
进一步地，通过注入或刻蚀再生长形成所述接触区。
进一步地，通过刻蚀再生长形成所述接触区，包括：
刻蚀出所述接触区的凹槽，并在所述凹槽内生长薄膜介质；
刻蚀所述薄膜介质，在所述凹槽的侧壁上形成薄膜介质层；
生长接触区半导体层，形成所述接触区。
进一步地，还包括：
刻蚀所述半导体层位于所述源区与所述接触区之间的部分，形成隔离槽；
在所述隔离槽中填充介质。
本发明的有益效果是：本发明提供的半导体器件及其制备方法，通过在半导体层中形成接触区，其中，该接触区位于源极远离漏极的一侧，且接触区的底部位于二维电子气沟道的下方，同时，在接触区远离衬底的一侧形成与接触区电接触的接触电极，再将接触电极连接到一电位，可以使半导体器件在关断过程中，抑制电子被缺陷所俘获，减少缺陷所俘获的电子的数量，从而减轻半导体器件再次开启时缺陷中的电子对沟道的耗尽作用，避免因电流减小过多而发生电流崩塌；或者，可以使半导体器件在导通时，增加二维电子气沟道中的电子的数量，具有更强的电流能力，从而补偿缺陷中的电子对沟道的耗尽，进而可以保持正常的工作电流。因此，本发明提供的半导体器件可以改善电子被半导体层中的掺杂而引入的缺陷所述俘获的问题，降低半导体器件的动态电阻，避免半导体器件发生电流崩塌，进而降低半导体器件的功耗，增强电路***的稳定性。
附图说明
下面将通过参照附图详细描述本发明的示例性实施例，使本领域的普通技术人员更清楚本发明的上述及其他特征和优点，附图中：
图1是本发明实施例提供的一种半导体器件的结构示意图；
图2是本发明实施例提供的又一种半导体器件的结构示意图；
图3是本发明实施例提供的又一种半导体器件的结构示意图；
图4是本发明实施例提供的又一种半导体器件的结构示意图；
图5是本发明实施例提供的又一种半导体器件的结构示意图；
图6是本发明实施例提供的又一种半导体器件的结构示意图；
图7是本发明实施例提供的又一种半导体器件的结构示意图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
半导体器件在关断过程中，电子在应力作用下被缺陷所俘获，之后半导体器件在开启瞬间，缺陷中的电子来不及释放，对沟道产生耗尽作用，导致半导体器件动态电阻增大，电流减小，很容易发生电流崩塌，进而导致半导体器件功耗增加并影响电路***的稳定性。
基于上述问题，本发明实施例提供了一种半导体器件，分别从抑制缺陷俘获电子以及增加二维电子气沟道中的电子的数量两方面，来保证半导体器件的正常工作电流，避免半导体器件发生电流崩塌，该半导体器件的结构适用于HEMT器件等可形成有二维电子气沟道的半导体器件。图1是本发明实施例提供的一种半导体器件的结构示意图，如图1所示，本发明实施例提供的半导体器件可包括：
衬底100；
半导体层200，位于衬底100的一侧，在半导体层200内形成有二维电子气沟道202(图中虚线处)，二维电子气沟道202位于势垒层204和沟道层203的界面处；
栅极301、源极302和漏极303，位于半导体层200远离衬底100的一侧，栅极301位于源极302和漏极303之间；
接触区304，形成于半导体层200中，位于源极302远离漏极303的一侧，与源极302不接触，且接触区304的底部位于二维电子气沟道202的下方；
接触电极305，位于接触区304远离衬底100的一侧，且与接触区304电接触，位于源极302远离漏极303的一侧；接触电极305连接一电位VDD，可选地该电位VDD大于-5V。
其中，上述衬底100的材料可以是蓝宝石、氮化硅、氮化镓、硅或其他适合生长氮化镓的材料，本申请实施例并不限制衬底100的具体材料形式。半导体层可包括用于形成二维电子气沟道的异质结结构，如沟道层和势垒层。栅极可以为P型栅、肖特基栅或金属-绝缘层-半导体栅极等，本发明实施例对此不作限制。另外，可选地，参考图1，半导体器件还可包括缓冲层、介质层、以及栅介质。缓冲层的材料可以为AlGaN、AlN和GaN中的至少一种，可以为单层结构，也可以为至少两层的叠层结构。
上述接触区304与接触电极305可以为低阻接触(如欧姆接触)，也可以为高阻接触(如肖特基接触)，纵向上，接触区304每毫米的电阻值的范围为0.1Ω～109Ω。接触区304可通过离子注入形成，也可以通过刻蚀再生长方式形成。接触电极305所连接的电位VDD可以为固定电位，也可以为可变电位。其中的固定电位可以为固定正电位或固定负电位，可变电位可以为随栅极电压或漏极电压变化而变化的可变电位。本发明对上述电位的选取不作限定，只要保证半导体器件不会通过接触区304和接触电极305发生过大的漏电即可。可选的，接触电极305与源极302之间的漏电电流小于源极302与漏极303之间的可允许漏电电流，如若源极302与漏极303之间的可允许漏电电流为1毫安，则接触电极305与源极302之间的漏电电流小于1毫安。而不同的半导体器件可能具有不同的可允许漏电电流，可允许漏电电流由半导体器件本身决定，本发明实施例可根据实际情况，通过调节接触电极305与源极302之间压差和/或电阻，来控制接触电极305与源极302之间的漏电电流小于源极302与漏极303之间的可允许漏电电流。由此，保证半导体器件不会在接触电极305与源极302之间发生提前击穿。
具体的，上述半导体层200可包括多层子半导体层。可选的，如图2所示，在衬底100一侧半导体层200包括依次层叠的缓冲层201、第一半导体层203和第二半导体层204，第一半导体层203和第二半导体层204之间形成二维电子气沟道202(位于第一半导体层203和第二半导体层204的界面处)。可选的，接触区304的底部与第一半导体层203、缓冲层201或衬底100电接触，使得与接触区304的底部电接触的第一半导体层203、缓冲层201或衬底100的电位始终与接触电极305的电位VDD保持一致，接触电极305所连接电位的绝对值大小随着接触区304的底部向靠近衬底方向延伸而增大，以增加二维电子气沟道中的电子的数量，提高电流能力，从而补偿缺陷中的电子对沟道的耗尽。由此，在电位VDD为负电位或接近0V的正电位(小于1V)时，第一半导体层203、缓冲层201或衬底100具有与接触电极305相同的负电位或较低的正电位，半导体器件在关断过程中，可抑制电子被缓冲层中的缺陷所俘获，从而减轻半导体器件再次开启时缺陷中的电子对沟道的耗尽作用；在电位VDD为正电位(大于1V)时，第一半导体层203、缓冲层201或衬底100具有与接触电极305相同的较高的正电位，此时，能带下拉，可以增加二维电子气沟道中的电子的数量，具有更强的电流能力，从而补偿缺陷中的电子对沟道的耗尽。
示例性的，图3是本发明实施例提供的又一种半导体器件的结构示意图。由于源极电压为一近0V的低电压，因此，可以直接将接触电极与源极电连接，由源极电源提供接触电极的连接电位，以减少外部电源的使用。本实施例以接触电极与源极电连接，且接触区的底部与衬底电接触为例进行说明。现有技术中，衬底处于浮空状态，即未连接任何电源，此时，半导体器件在关断过程中，衬底会感应出较大的负电势，促使跟多的电子被缺陷所俘获，半导体器件再次导通时，造成对沟道的耗尽。本实施例中，如图3所示，接触电极305与源极302电连接，接触区304的底部与衬底100电接触，其中，接触区304的底部可位于衬底100中，也可位于衬底100与缓冲层201的交界面处。此时，衬底100的电势在半导体器件动态开关中可快速地保持低电位，从而抑制电子被缓冲层中的缺陷所俘获，减轻电子对沟道的耗尽作用。
另外，在本发明又一实施例中，接触电极可外接一固定正电位，以增加二维电子气沟道中的电子的数量。图4是本发明实施例提供的又一种半导体器件的结构示意图，如图4所示，接触区304的底部与缓冲层201电接触，接触电极305连接一固定正电位500(大于1V)，此时，在半导体器件导通时，缓冲层201具有相应的正电势，能带下拉，可以增加2DEG沟道中的电子数量，具有更强的电流能力，进而补偿缺陷中的电子对沟道的耗尽。
需要说明的是，上述示例仅为本发明的部分实施例，本发明并不对接触区所电接触的半导体层与接触电极所连接的电位作对应性限定，接触区的底部与第一半导体层、缓冲层或衬底电接触时，接触电极所连接的电位可以为大于-5V的任一电位。
另外，接触电极所连接的电位可以为随栅极电压或漏极电压变化而变化的可变电位。示例性的，接触电极所连接的电位为随栅极电压变化而变化的可变电位。本实施例中，接触电极所连接的电位可与栅极电压正相关或负相关，可随栅极电压的变化呈线性变化。例如，半导体器件为高电位导通，低电位关断，具体的，半导体器件在关断过程中，栅极电压为低电位，相应的接触电极上的电位也为低电位，此时，可以使接触区的底部所接触的半导体层保持低电势，从而抑制电子被缓冲层中的缺陷所俘获，减轻电子对沟道的耗尽作用；而半导体器件在导通时，栅极电压为高电位，相应的接触电极上的电位也为高电位，此时，可以使接触区的底部所接触的半导体层保持高电势，可增加2DEG沟道中的电子数量，具有更强的电流能力，进而补偿缺陷中的电子对沟道的耗尽。由此，可更有效地改善电子被缓冲层中的掺杂而引入的缺陷所述俘获的问题，降低半导体器件的动态电阻，避免半导体器件发生电流崩塌。可选的，接触电极连接栅极电压。
可选的，上述第一半导体层203可以为AlGaN、AlN和GaN等材料组成的单一层或多层的叠层结构，可形成半导体器件的沟道层，其中，GaN位于第一半导体层203的上表面。第二半导体层204的材料可以是AlGaN、AlN或InAlN等可以与GaN形成二维电子气的材料，优选为III族氮化物半导体材料，可形成半导体器件的势垒层。第一半导体层203与第二半导体层204可通过极化形成二维电子气。本发明实施例中，接触区304的底部可与缓冲层201中的任一层电接触，也可与第一半导体层203中的任一层电接触。
可选的，接触区的掺杂类型和接触区的底部所接触的半导体层的掺杂类型相同，其中，掺杂类型包括N型掺杂和P型掺杂。
示例性的，接触区通过离子注入形成，接触区与缓冲层电接触，则接触区的掺杂类型和缓冲层的掺杂类型相同。若缓冲层呈弱N型(N型掺杂)，则通过离子注入N型杂质，如Si，形成N掺杂的接触区。若缓冲层呈弱P型(P型掺杂)，则离子注入P型杂质，如Mg，形成P掺杂的接触区。此时，保证接触电极与接触区的底部所电接触的区域有较低的接触势垒，进而保证接触区的底部所电接触的半导体层的电位与接触电极的电位保持一致。
考虑到源极需要与二维电子气沟道形成良好的欧姆接触，希望有较小的接触电阻，进而导通电流，但不希望二维电子气通过接触电极流出。倘若接触电极通过接触区与二维电子气沟道形成低阻接触(如欧姆接触)，半导体器件的漏极加压的过程中，可能会导致在接触区与二维电子气沟道的接触面漏电过大，导致漏极与接触电极之间提前击穿。因此，可选的，接触区与二维电子气沟道之间为高阻接触。
示例性的，如图5所示，接触区304与二维电子气沟道202的接触面形成有介质薄膜404，可以在接触区304和第一半导体层203、第二半导体层204之间形成介质薄膜404，该介质薄膜404的材料可以与栅介质的材料相同，如氮化硅和氧化铝等。通过在接触区304与二维电子气沟道202的接触面形成有介质薄膜404，介质薄膜404至少位于接触区304靠近源极302的一侧，优选地，可通过在接触区304与半导体层之间沉积介质薄膜404，然后将介质薄膜404的底部刻蚀掉，保留两侧的介质薄膜，以保证接触区304底部和半导体层之间形成电学连接。可在较小的压差下保证漏电较小，防止漏极303与接触电极305之间发生提前击穿。另外，由于二维电子气沟道形成于第一半导体层203与第二半导体层204的界面处并向下(向第一半导体层203中)具有一定的厚度，因此，本发明实施例还可在接触区304与第一半导体层203的接触面形成有介质薄膜，防止漏极303与接触电极305之间发生提前击穿，提高半导体器件的耐压性。
此外，由于在半导体器件的耐压过程中，尤其是在高漏极电压下，第一半导体层和第二半导体层会感应出一定的电势，第一半导体层和第二半导体层分别与接触电极之间存在有压差，当压差过大时，会导致接触电极处出现漏电。针对该问题，可选的，如图6所示，本发明实施例中的半导体层200位于接触区304与源极302之间的部分形成有隔离槽405，隔离槽405中填充有介质406，隔离槽405的底部位于2DEG沟道以下，隔离槽405的底部深度可以大于、小于或等于接触区304的底部。由此可将第一半导体层203和第二半导体层204中源极302与接触电极305之间的漏电路径隔断，进而降低接触电极305的漏电。其中，介质406为具有高耐压特性的材料，可以是氮化物，例如SiN，也可以是氧化物，例如HF02。
可选的，上述隔离槽405的底部位于缓冲层201中、第一半导体层203中、第二半导体层204中、缓冲层201与第一半导体层203的交界面或第一半导体层203与第二半导体层204的交界面。具体的，当隔离槽405的底部位于缓冲层201中或缓冲层201与第一半导体层203的交界面或第一半导体层203中时，可同时降低第一半导体层203和第二半导体层204分别与接触电极305之间的漏电；当隔离槽405的底部位于第二半导体层204中或第一半导体层203与第二半导体层204的交界面时，可降低第二半导体层204与接触电极305之间的漏电。
本发明实施例中的半导体器件还可包括源场板。如图7所示，源场板407形成于第二介质层403上，一端与源极302电连接，一端延伸至栅极301和漏极303之间的区域。由于工作在高漏源电压下的半导体器件(尤其是HEMT器件)，其栅极靠近漏端一侧附近的电场线非常密集，会形成一个高电场尖峰，这种局部区域的高电场可以引起非常大的栅极泄露电流，甚至导致材料击穿，器件失效，从而降低器件的击穿电压，并且电场尖峰越高，器件可承受的击穿电压就越小。本实施例通过设置源场板407，在栅漏区域产生一个附加电势，增加了耗尽区的面积，提高了耗尽区的耐压，并且该源场板407对栅极301近漏极303边缘的密集电场线进行了调制，使得电场线分布更加均匀，降低了栅极301近漏极303边缘的电场，减小了栅极301泄露电流，提高了半导体器件的耐压性。
本发明实施例提供的半导体器件，通过在半导体层中形成接触区，其中，该接触区位于源极远离漏极的一侧，且接触区的底部位于二维电子气沟道的下方，同时，在接触区远离衬底的一侧形成与接触区电接触的接触电极，再将接触电极连接到一电位，可以使半导体器件在关断过程中，抑制电子被半导体层中的缺陷所俘获，减少缺陷所俘获的电子的数量，从而减轻半导体器件再次开启时缺陷中的电子对沟道的耗尽作用，避免因电流减小过多而发生电流崩塌；或者，可以使半导体器件在导通时，增加二维电子气沟道中的电子的数量，具有更强的电流能力，从而补偿缺陷中的电子对沟道的耗尽，进而可以保持正常的工作电流。因此，本实施例提供的半导体器件可以改善电子被半导体层中的掺杂而引入的缺陷所述俘获的问题，降低半导体器件的动态电阻，避免半导体器件发生电流崩塌，进而降低半导体器件的功耗，增强电路***的稳定性。
另外，本发明实施例还提供了上述半导体器件的制备方法。该半导体器件的制备方法可包括：提供衬底；在衬底上形成具有二维电子气沟道的半导体层；在半导体层远离衬底的一侧形成栅极、源极和漏极，其中，栅极位于源极和漏极之间；在源极远离漏极一侧的半导体层中形成接触区，其中，接触区的底部位于二维电子气沟道靠近衬底的一侧；形成接触区的接触电极。
可选的，上述半导体器件的制备方法中，可通过注入或刻蚀再生长形成接触区。
可选的，通过刻蚀再生长形成接触区可包括：刻蚀出接触区的凹槽，并在凹槽内生长薄膜介质；刻蚀薄膜介质，在凹槽的侧壁上形成薄膜介质层；生长接触区半导体层，形成接触区。
可选的，上述半导体器件的制备方法还可包括：刻蚀半导体层位于源区与接触区之间的部分，形成隔离槽；在隔离槽中填充介质。
示例性的，以图6所示的半导体器件为例，该半导体器件的制备方法可包括：
步骤S101，提供衬底100。
步骤S102，在衬底100的一侧依次形成缓冲层201、第一半导体层203以及第二半导体层204，第一半导体层203和及第二半导体层204之间形成有二维电子气沟道202。
步骤S103，在半导体层200中形成源区、漏区和栅区(图中未示出)。
步骤S104，在半导体层200中，位于源区远离漏区的一侧，通过注入或刻蚀再生长形成接触区304。
可选的，通过刻蚀半导体层形成凹槽，在凹槽内生长薄膜介质，刻蚀薄膜介质，在凹槽的侧壁上形成薄膜介质层，然后生长接触区半导体层形成接触区304。
步骤S105，刻蚀半导体层200位于源区与接触区304之间的部分，形成隔离槽405，并在隔离槽405中填充介质406。
步骤S106，在半导体层200上生长第一介质层401。
步骤S107，刻蚀第一介质层401并在源区、漏区和接触区304分别形成源极302、漏极303和接触电极305。
步骤S108，刻蚀栅区处的第一介质层401形成凹槽，生长栅介质402并形成栅极301。
步骤S109，在栅介质402远离衬底100的一侧生长第二介质层402。
步骤S110，刻蚀实现金属互连(形成源极302、漏极303、栅极301和接触电极305的引出线)。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (14)
1.一种半导体器件，其特征在于，包括：
衬底；
半导体层，位于所述衬底的一侧，所述半导体层内形成有二维电子气沟道；
栅极、源极和漏极，位于所述半导体层远离所述衬底的一侧，所述栅极位于所述源极和所述漏极之间；
接触区，形成于所述半导体层中，位于所述源极远离所述漏极的一侧，且所述接触区的底部位于所述二维电子气沟道靠近衬底一侧；
接触电极，位于所述接触区远离所述衬底的一侧，且与所述接触区接触。
2.根据权利要求1所述的半导体器件，其特征在于，所述接触电极连接一电位，所述电位的绝对值大小随着接触区的底部向靠近衬底方向延伸而增大。
3.根据权利要求1所述的半导体器件，其特征在于，所述接触电极连接一电位，所述电位为固定正电位或固定负电位或随栅极电压或漏极电压变化而变化的可变电位。
4.根据权利要求1所述的半导体器件，其特征在于，所述接触区的掺杂类型和所述接触区的底部所接触的所述半导体层的掺杂类型相同。
5.根据权利要求1所述的半导体器件，其特征在于，所述接触区与所述二维电子气沟道之间为高阻接触。
6.根据权利要求5所述的半导体器件，其特征在于，所述接触区与所述二维电子气沟道的至少一侧的接触面形成有介质薄膜。
7.根据权利要求1-6任一所述的半导体器件，其特征在于，所述半导体层包括依次层叠的缓冲层、第一半导体层和第二半导体层，所述第一半导体层和所述第二半导体层之间形成所述二维电子气沟道。
8.根据权利要求7所述的半导体器件，其特征在于，所述接触区的底部与所述第一半导体层、所述缓冲层或所述衬底电接触。
9.根据权利要求7所述的半导体器件，其特征在于，所述半导体层位于所述接触区与所述源极之间的部分形成有隔离槽，所述隔离槽中填充有介质。
10.根据权利要求9所述的半导体器件，其特征在于，所述隔离槽的底部位于所述缓冲层中、所述第一半导体层中、所述第二半导体层中、所述缓冲层与所述第一半导体层的交界面或所述第一半导体层与所述第二半导体层的交界面。
11.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上形成具有二维电子气沟道的半导体层；
在所述半导体层远离所述衬底的一侧形成栅极、源极和漏极，其中，所述栅极位于所述源极和所述漏极之间；在所述源极远离所述漏极一侧的所述半导体层中形成接触区，其中，所述接触区的底部位于所述二维电子气沟道靠近所述衬底的一侧；
形成所述接触区的接触电极。
12.根据权利要求11所述的半导体器件的制备方法，其特征在于，通过注入或刻蚀再生长形成所述接触区。
13.根据权利要求12所述的半导体器件的制备方法，其特征在于，通过刻蚀再生长形成所述接触区，包括：
刻蚀出所述接触区的凹槽，并在所述凹槽内生长薄膜介质；
刻蚀所述薄膜介质，在所述凹槽的侧壁上形成薄膜介质层；
生长接触区半导体层，形成所述接触区。
14.根据权利要求11所述的半导体器件的制备方法，其特征在于，还包括：刻蚀所述半导体层位于所述源区与所述接触区之间的部分，形成隔离槽；在所述隔离槽中填充介质。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811199037.6A CN111048576B (zh) | 2018-10-15 | 2018-10-15 | 一种半导体器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811199037.6A CN111048576B (zh) | 2018-10-15 | 2018-10-15 | 一种半导体器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111048576A true CN111048576A (zh) | 2020-04-21 |
| CN111048576B CN111048576B (zh) | 2024-02-02 |
Family
ID=70230430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811199037.6A Active CN111048576B (zh) | 2018-10-15 | 2018-10-15 | 一种半导体器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111048576B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114759080A (zh) * | 2022-06-13 | 2022-07-15 | 深圳市时代速信科技有限公司 | 一种半导体器件及其制备方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100032683A1 (en) * | 2007-03-23 | 2010-02-11 | Nariaki Ikeda | GaN-BASED SEMICONDUCTOR ELEMENT |
| CN101689564A (zh) * | 2007-07-09 | 2010-03-31 | 飞思卡尔半导体公司 | 异质结构场效应晶体管、包括异质结构场效应晶体管的集成电路以及用于制造异质结构场效应晶体管的方法 |
| CN102194866A (zh) * | 2010-03-02 | 2011-09-21 | 松下电器产业株式会社 | 场效应晶体管 |
| JP2012018972A (ja) * | 2010-07-06 | 2012-01-26 | Sanken Electric Co Ltd | 半導体装置 |
| CN104716176A (zh) * | 2013-12-16 | 2015-06-17 | 瑞萨电子株式会社 | 半导体器件 |
| CN104821340A (zh) * | 2014-02-05 | 2015-08-05 | 瑞萨电子株式会社 | 半导体器件 |
| CN106024879A (zh) * | 2015-03-31 | 2016-10-12 | 瑞萨电子株式会社 | 半导体器件和制造半导体器件的方法 |
| CN107658334A (zh) * | 2016-07-25 | 2018-02-02 | 瑞萨电子株式会社 | 半导体器件和制造半导体器件的方法 |
-
2018
- 2018-10-15 CN CN201811199037.6A patent/CN111048576B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100032683A1 (en) * | 2007-03-23 | 2010-02-11 | Nariaki Ikeda | GaN-BASED SEMICONDUCTOR ELEMENT |
| CN101689564A (zh) * | 2007-07-09 | 2010-03-31 | 飞思卡尔半导体公司 | 异质结构场效应晶体管、包括异质结构场效应晶体管的集成电路以及用于制造异质结构场效应晶体管的方法 |
| CN102194866A (zh) * | 2010-03-02 | 2011-09-21 | 松下电器产业株式会社 | 场效应晶体管 |
| JP2012018972A (ja) * | 2010-07-06 | 2012-01-26 | Sanken Electric Co Ltd | 半導体装置 |
| CN104716176A (zh) * | 2013-12-16 | 2015-06-17 | 瑞萨电子株式会社 | 半导体器件 |
| CN104821340A (zh) * | 2014-02-05 | 2015-08-05 | 瑞萨电子株式会社 | 半导体器件 |
| CN106024879A (zh) * | 2015-03-31 | 2016-10-12 | 瑞萨电子株式会社 | 半导体器件和制造半导体器件的方法 |
| CN107658334A (zh) * | 2016-07-25 | 2018-02-02 | 瑞萨电子株式会社 | 半导体器件和制造半导体器件的方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114759080A (zh) * | 2022-06-13 | 2022-07-15 | 深圳市时代速信科技有限公司 | 一种半导体器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111048576B (zh) | 2024-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9461122B2 (en) | Semiconductor device and manufacturing method for the same | |
| US8692319B2 (en) | Lateral trench MESFET | |
| CN102292812B (zh) | 半导体结构、包括半导体结构的集成电路及制造半导体结构的方法 | |
| CN106981507B (zh) | 半导体器件及其制造方法 | |
| WO2012063529A1 (ja) | 半導体装置およびその製造方法 | |
| US8426895B2 (en) | Semiconductor device and manufacturing method of the same | |
| CN110021661B (zh) | 半导体器件及其制作方法 | |
| JP2023537713A (ja) | 空乏層を有するｉｉｉ族窒化物デバイス | |
| JP2010045364A (ja) | トランジスタ | |
| KR101636134B1 (ko) | 반도체 장치 | |
| JP2011165777A (ja) | 窒化ガリウム半導体装置及びその製造方法 | |
| JP2015046444A (ja) | 半導体装置 | |
| CN113140629A (zh) | 纵向氮化物半导体晶体管装置 | |
| JP7497453B2 (ja) | ノーマリオフ型デバイスおよびその製造方法 | |
| JP2012104567A (ja) | 半導体装置およびその製造方法 | |
| CN104347696A (zh) | 半导体装置以及其制造方法 | |
| CN112768519A (zh) | 半导体器件 | |
| US20230036698A1 (en) | Reverse blocking gallium nitride high electron mobility transistor | |
| JP2018041933A (ja) | 半導体装置及び半導体基板 | |
| JPWO2012060206A1 (ja) | 半導体装置およびその製造方法 | |
| CN116072724B (zh) | 一种半导体功率器件及其制备方法 | |
| CN111048576B (zh) | 一种半导体器件及其制备方法 | |
| CN111933709A (zh) | 一种具有高可靠性的氮化物器件及其制备方法 | |
| WO2022062281A1 (zh) | 一种高阈值的功率半导体器件及其制造方法 | |
| WO2022021593A1 (zh) | 半导体功率器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |