CN111010166A - 一种基于GaAs工艺的输入缓冲电路 - Google Patents

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Abstract

本发明公开一种基于GaAs工艺的输入缓冲电路，包括第一至第三PHEMT管、第五至第九PHEMT管、第一至第九电阻、第十一至第十四电阻，以及源极跟随电路；其中，第一PHEMT管和第二PHEMT管构成伪差分的比较器结构，通过设置第一电阻、第二电阻、第三电阻与第四电阻的值，保证在翻转点附近的电压相等。此种电路结构可减小翻转点电压对工艺偏差、温度变化的敏感性，且在一定程度上抑制外界共模噪声干扰，极大地提高GaAs数字电路芯片的成品率，并使电路的安全可靠性得到进一步的提升，保证电路的正常工作，并实现电路的全摆幅输出。

Description

一种基于GaAs工艺的输入缓冲电路
技术领域
本发明属于集成电路技术领域，特别涉及一种基于GaAs工艺适用于数字电路驱动的输入缓冲电路。
背景技术
输入缓冲电路是数字电路中的重要组成部分，其性能直接关系到整个***的稳定性。而输入缓冲电路中翻转点电压变化是数字电路中经常遇到的问题，也是在电路设计中不可避免的难题，主要原因是晶体管的阈值电压受高低温变化和工艺偏差的影响较大，从而影响到电路的工作状态。
传统的串并电路如图1所示，其采用电阻分压结构，其翻转电压与阈值电压密切相关，有待改进。
发明内容
本发明的目的，在于提供一种基于GaAs工艺的输入缓冲电路，其可减小翻转点电压对工艺偏差、温度变化的敏感性，且在一定程度上抑制外界共模噪声干扰，极大地提高GaAs数字电路芯片的成品率，并使电路的安全可靠性得到进一步的提升，保证电路的正常工作，并实现电路的全摆幅输出。
为了达成上述目的，本发明的解决方案是：
一种基于GaAs工艺的输入缓冲电路，包括第一至第三PHEMT管、第五至第九PHEMT管、第一至第九电阻、第十一至第十四电阻，以及源极跟随电路；
第一PHEMT管的源极分别连接第二PHEMT管的源极和第三PHEMT管的漏极，其栅极分别通过第一电阻连接至输入信号IN和通过第二电阻连接至电源电压VS，其漏极通过第五电阻连接至地GND；
第二PHEMT管的栅极分别通过第三电阻连接至地GND和通过第四电阻连接至电源电压VS，其漏极和源极跟随电路的一端相连，其漏极还通过第六电阻连接至地GND；
第三PHEMT管的栅极分别通过第七电阻连接至地GND和通过第八电阻R8连接至电源电压VS，其源极通过第九电阻R9连接至电源电压VS；
第五PHEMT管的栅极和源极跟随电路的另一端相连并通过第十一电阻连接至电源电压VS，其源极连接至电源电压VS，其漏极与第六PHEMT管的栅极相连，并通过第十二电阻连接至地GND；
第六PHEMT管的源极连接电源电压VS，其漏极连接第七PHEMT管的栅极、第八PHEMT管的栅极和输出信号Q，并通过第十三电阻连接至第七PHEMT管的源极；
第八PHEMT管的源极连接电源电压VS，其漏极分别连接第九PHEMT管的栅极和输出信号
Figure BDA0002332942070000021
并通过第十四电阻连接至第九PHEMT管的源极；
第七PHEMT管的漏极和第九PHEMT管的漏极均连接至地GND。
上述源极跟随电路包括第四PHEMT管、第十电阻、第一至第三肖特基二极管，其中，第四PHEMT管的漏极连接至地GND，其栅极连接第二PHEMT管的漏极，其源极通过第十电阻连接至第一肖特基二极管的正向输入端；第二肖特基二极管的正向输入端连接至第一肖特基二极管的负向输出端，其负向输出端连接至第三肖特基二极管的正向输入端；第三肖特基二极管的负向输出端连接第五PHEMT管的栅极。
上述输入信号IN为5V/0V TTL信号，电源电压VS的大小为-5V，输出信号Q与
Figure BDA0002332942070000022
为互补信号，大小为0V/-5V。
上述第七PHEMT管与第十三电阻均采用有源电阻。
上述第九PHEMT管与第十四电阻均采用有源电阻。
采用上述方案后，本发明的电路结构与传统的串并电路相比，具有两方面的优点：第一个优点是采用基于伪差分对的比较器结构，降低了翻转点电压对阈值电压变化的敏感度，而传统的串并电路的翻转点电压直接与阈值电压相关；第二个优点是，此结构的通用性强，几乎适用于所有的III-V族化合物半导体串并电路。
附图说明
图1为传统的串并电路的电路图；
图2为本发明提出的基于GaAs工艺的输入缓冲电路图。
具体实施方式
以下将结合附图，对本发明的技术方案及有益效果进行详细说明。
如图2所示，本发明提供一种基于GaAs工艺的输入缓冲电路，包括第一PHEMT管M1、第二PHEMT管M2、第三PHEMT管M3、第四PHEMT管M4、第五PHEMT管M5、第六PHEMT管M6、第七PHEMT管M7、第八PHEMT管M8、第九PHEMT管M9、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第十二电阻R12、第十三电阻R13、第十四电阻R14、第一肖特基二极管D1、第二肖特基二极管D2和第三肖特基二极管D3；
第一PHEMT管M1的源极分别连接第二PHEMT管M2的源极和第三PHEMT管M3的漏极，其栅极分别通过第一电阻R1连接至输入信号IN和通过第二电阻R2连接至电源电压VS，其漏极通过第五电阻R5连接至地GND；
第二PHEMT管M2的栅极分别通过第三电阻R3连接至地GND和通过第四电阻R4连接至电源电压VS，其漏极和第四PHEMT管M4的栅极相连，其漏极还通过第六电阻R6连接至地GND；
第三PHEMT管M3的栅极分别通过第七电阻R7连接至地GND和通过第八电阻R8连接至电源电压VS，其源极通过第九电阻R9连接至电源电压VS；
第四PHEMT管M4的漏极连接至地GND，其源极通过第十电阻R10连接至第一肖特基二极管D1的正向输入端；
第五PHEMT管M5的栅极和第三肖特基二极管D3的负向输出端相连并通过第十一电阻R11连接至电源电压VS，其源极连接至电源电压VS，其漏极与第六PHEMT管M6的栅极相连，并通过第十二电阻R12连接至地GND；
第六PHEMT管M6的源极连接电源电压VS，其漏极连接第七PHEMT管M7的栅极、第八PHEMT管M8的栅极和输出信号Q，并通过第十三电阻R13连接至第七PHEMT管M7的源极；
第八PHEMT管M8的源极连接电源电压VS，其漏极分别连接第九PHEMT管M9的栅极和输出信号
Figure BDA0002332942070000041
并通过第十四电阻R14连接至第九PHEMT管M9的源极；
第七PHEMT管M7的漏极和第九PHEMT管M9的漏极均连接至地GND；
第二肖特基二极管D2的正向输入端连接至第一肖特基二极管D1的负向输出端，其负向输出端连接至第三肖特基二极管D3的正向输入端。
其中，电路中的输入信号IN为5V/0V TTL信号，电源电压VS的大小为-5V，第一输出信号Q与第二输出信号
Figure BDA0002332942070000042
为互补，大小为0V/-5V。由第一PHEMT管M1与第二PHEMT管M2管构成伪差分结构，第三电阻R3与第四电阻R4为第二PHEMT管M2提供偏置电压，第七电阻R7与第八电阻R8为第三PHEMT管M3提供偏置电压，保证第三PHEMT管M3处于饱和状态，提供一个稳定的尾电流源。通过设置第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4的阻值，保证在翻转点M点(第一PHEMT管M1的栅极)与N点(第二PHEMT管M2的栅极)附近的电压相等。因此，该翻转点电压只与电阻比例有关，与晶体管的阈值电压并无直接关系。当工艺偏差和温度变化导致阈值电压发生变化时，M点与N点之间的电压大小不变，保证电路的正常工作。翻转点电压只与电阻比例有关，减小了翻转点电压对工艺偏差、温度变化的敏感性，且在一定程度上抑制了外界共模噪声干扰，极大地提高了GaAs数字电路芯片的成品率，并使电路的安全可靠性得到进一步的提升。
由第四PHEMT管M4、第十电阻R10、第一肖特基二极管D1、第二肖特基二极管D2和第三肖特基二极管D3构成的源极跟随结构起到电平位移的作用，将A点(第二PHEMT管M的漏极)的电压降低至B点(第五PHEMT管M5的栅极)，利用第十一电阻R11上的压降变化来控制第五PHEMT管M5的开启与关断。当第五PHEMT管M5的栅源电压高于其阈值电压时，第五PHEMT管M5导通，将C点(第五PHEMT管M5的漏极)的电压下拉至-5V，第一输出信号Q为0V，第二输出信号
Figure BDA0002332942070000043
为-5V。同理当第五PHEMT管M5的栅源电压低于其阈值电压时，第五PHEMT管M5关断，C点的电压被上拉至0V，第一输出信号Q为-5V，第二输出信号
Figure BDA0002332942070000051
为0V。
此外，电路输出级中第七PHEMT管M7与第十三电阻R13、第九PHEMT管M9与第十四电阻R14均采用有源电阻的形式，在提供轨到轨输出电压摆幅的同时，相对负载具有更强的驱动能力。
以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。

Claims (5)

1.一种基于GaAs工艺的输入缓冲电路，其特征在于：包括第一至第三PHEMT管、第五至第九PHEMT管、第一至第九电阻、第十一至第十四电阻，以及源极跟随电路；
第一PHEMT管的源极分别连接第二PHEMT管的源极和第三PHEMT管的漏极，其栅极分别通过第一电阻连接至输入信号IN和通过第二电阻连接至电源电压VS，其漏极通过第五电阻连接至地GND；
第二PHEMT管的栅极分别通过第三电阻连接至地GND和通过第四电阻连接至电源电压VS，其漏极和源极跟随电路的一端相连，其漏极还通过第六电阻连接至地GND；
第三PHEMT管的栅极分别通过第七电阻连接至地GND和通过第八电阻R8连接至电源电压VS，其源极通过第九电阻R9连接至电源电压VS；
第五PHEMT管的栅极和源极跟随电路的另一端相连并通过第十一电阻连接至电源电压VS，其源极连接至电源电压VS，其漏极与第六PHEMT管的栅极相连，并通过第十二电阻连接至地GND；
第六PHEMT管的源极连接电源电压VS，其漏极连接第七PHEMT管的栅极、第八PHEMT管的栅极和输出信号Q，并通过第十三电阻连接至第七PHEMT管的源极；
第八PHEMT管的源极连接电源电压VS，其漏极分别连接第九PHEMT管的栅极和输出信号
Figure FDA0002332942060000011
并通过第十四电阻连接至第九PHEMT管的源极；
第七PHEMT管的漏极和第九PHEMT管的漏极均连接至地GND。
2.如权利要求1所述的一种基于GaAs工艺的输入缓冲电路，其特征在于：所述源极跟随电路包括第四PHEMT管、第十电阻、第一至第三肖特基二极管，其中，第四PHEMT管的漏极连接至地GND，其栅极连接第二PHEMT管的漏极，其源极通过第十电阻连接至第一肖特基二极管的正向输入端；第二肖特基二极管的正向输入端连接至第一肖特基二极管的负向输出端，其负向输出端连接至第三肖特基二极管的正向输入端；第三肖特基二极管的负向输出端连接第五PHEMT管的栅极。
3.如权利要求1所述的一种基于GaAs工艺的输入缓冲电路，其特征在于：所述输入信号IN为5V/0V TTL信号，电源电压VS的大小为-5V，输出信号Q与
Figure FDA0002332942060000021
为互补信号，大小为0V/-5V。
4.如权利要求1所述的一种基于GaAs工艺的输入缓冲电路，其特征在于：所述第七PHEMT管与第十三电阻均采用有源电阻。
5.如权利要求1所述的一种基于GaAs工艺的输入缓冲电路，其特征在于：所述第九PHEMT管与第十四电阻均采用有源电阻。
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