CN111010164B - 一种基于GaAs工艺的输出缓冲电路 - Google Patents
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Abstract
本发明公开一种基于GaAs工艺的输出缓冲电路,包括第一电阻、第二电阻、第一至第四PHEMT管、第一至第五肖特基二极管;第一电阻在输入信号为‑5V时发挥作用,从而开启第二PHEMT管与第三PHEMT管,将下拉路径打开;第二电阻在输入信号为‑4.2V时发挥作用,开启第四PHEMT管,将上拉路径打开。此种电路将输入电平充电至相对应的所需电平,起到电平位移以及电流驱动的作用,同时使输出电路的切换时间相对较小,从而满足***高性能的要求,保证了芯片的安全可靠性。
Description
技术领域
本发明属于集成电路技术领域,特别涉及一种基于GaAs工艺适用于数字电路驱动的输出缓冲电路。
背景技术
输出缓冲电路是一颗完整芯片设计中不可或缺的一部分,其性能优劣直接关系到整个***的稳定性。输出缓冲电路被广泛应用于各种数字电路,进一步隔离信号输入端与输出端,以避免信号输入端对负载的影响,并能够增强驱动负载的能力。在CMOS集成电路中,一般是用多级反相器构成的反相器链做输出缓冲电路,但是并不能满足GaAs电路中对于电平的要求。
基于此,本案由此产生。
发明内容
本发明的目的,在于提供一种基于GaAs工艺的输出缓冲电路,通过将输入电平充电至相对应的所需电平,起到电平位移以及电流驱动的作用,同时使输出电路的切换时间相对较小,从而满足***高性能的要求,保证了芯片的安全可靠性。
为了达成上述目的,本发明的解决方案是:
一种基于GaAs工艺的输出缓冲电路,包括第一电阻、第二电阻、第一至第四PHEMT管、第一至第五肖特基二极管;
第一PHEMT管的栅极连接输入信号IN,其漏极连接第一肖特基二极管的负极,第一肖特基二极管的正极连接第二肖特基二极管的负极,第二肖特基二极管的正极连接第三肖特基二极管的负极,第三肖特基二极管的正极连接第四肖特基二极管的负极,第四肖特基二极管的正极经第一电阻连接正电电源VDD,第四肖特基二极管的正极还分别连接第二PHEMT管的栅极和第三PHEMT管的栅极,第一PHEMT管的源极接负电电源VSS;
第二PHEMT管的漏极连接第四PHEMT管的栅极,并通过第二电阻连接正电电源VDD,第二PHEMT管的源极接地GND;
第三PHEMT管的漏极分别连接第四PHEMT管的源极和输出信号OUT,第三PHEMT管的源极接地GND;
第四PHEMT管的漏极连接第五肖特基二极管的负极,第五肖特基二极管的正极连接正电电源VDD。
上述输入信号IN为-5V或-4.2V。
采用上述方案后,本发明基于GaAs电路中的实际电平需求,通过输出缓冲电路将输入电平充电至相对应的所需电平,起到电平位移以及电流驱动的作用,同时使输出电路的切换时间相对较小,从而满足***高性能的要求,保证了芯片的安全可靠性。
与现有的输出缓冲电路相比,本发明的输出缓冲电路具有两方面的优点:第一个优点是通过灵活使用二极管将输入电平转换为所需电平;第二个优点是可以提供足够的驱动能力,在预设时间内保证输出缓冲器的上拉或者下拉操作所需的裕量。
附图说明
图1是本发明的原理图;
图2是本发明提出的输出缓冲电路在输入为-5V时的工作原理图;
图3是本发明提出的输出缓冲电路在输入为-4.2V时的工作原理图。
具体实施方式
以下将结合附图,对本发明的技术方案及有益效果进行详细说明。
如图1所示,本发明提供一种基于GaAs工艺的输出缓冲电路,包括第一电阻R1、第二电阻R2、第一PHEMT管Q1、第二PHEMT管Q2、第三PHEMT管Q3、第四PHEMT管Q4、第一肖特基二极管D1、第二肖特基二极管D2、第三肖特基二极管D3、第四肖特基二极管D4、第五肖特基二极管D5;
第一PHEMT管Q1的栅极连接输入信号IN,其漏极连接第一肖特基二极管D1的负极,第一肖特基二极管D1的正极连接第二肖特基二极管D2的负极,第二肖特基二极管D2的正极连接第三肖特基二极管D3的负极,第三肖特基二极管D3的正极连接第四肖特基二极管D4的负极,第四肖特基二极管D4的正极经第一电阻R1连接正电电源VDD,串联点A、B位于第四肖特基二极管D4、第一电阻R1之间,串联点B还连接第二PHEMT管Q2的栅极和第三PHEMT管Q3的栅极,第一PHEMT管Q1的源极接负电电源VSS;
第二PHEMT管Q2的栅极连接第三PHEMT管Q3的栅极,其漏极连接第四PHEMT管Q4的栅极,并通过第二电阻R2连接正电电源VDD,其源极接地GND;
第三PHEMT管Q3的漏极分别连接第四PHEMT管Q4的源极和输出信号OUT,其源极接地GND;
第四PHEMT管Q4的漏极连接第五肖特基二极管D5的负极,第五肖特基二极管D5的正极连接正电电源VDD。
当输入信号IN为-5V时,输出缓冲电路的工作原理图如图2所示,此时第一PHEMT管Q1的栅源电压低于其阈值电压,第一PHEMT管Q1关断,其中第一电阻R1是限流电阻,正电电源电压VDD通过第一电阻R1进行降压,A点的电压为0.8V左右,且此时第一肖特基二极管D1、第二肖特基二极管D2、第三肖特基二极管D3、第四肖特基二极管D4不导通,第二PHEMT管Q2与第三PHEMT管Q3的栅源电压大于其阈值电压,使得第二PHEMT管Q2与第三PHEMT管Q3导通,第二PHEMT管Q2的导通将C点(第二PHEMT管Q2的漏极)的电压下拉至0V左右,此时第四PHEMT管Q4的栅源电压低于其阈值电压,即第四PHEMT管Q4处于关断状态,此时上拉路径关断,第三PHEMT管Q3的导通将输出OUT下拉至0V,即此时输出为低电平。
当输入IN为-4.2V时,输出缓冲电路的工作原理图如图3所示,此时第一PHEMT管Q1的栅源电压高于其阈值电压,第一PHEMT管Q1导通,第一肖特基二极管D1、第二肖特基二极管D2、第三肖特基二极管D3和第四肖特基二极管D4导通,假设此时每个二极管的导通电压为0.8V,那么A点电压是-5+4*0.8=-1.8V,此时第二PHEMT管Q2与第三PHEMT管Q3的栅源电压低于其阈值电压,第二PHEMT管Q2与第三PHEMT管Q3关断。正电电源电压VDD通过第二电阻R2,使得第四PHEMT管Q4的栅源电压大于其阈值电压,使得第四PHEMT管Q4导通,第四PHEMT管Q4的漏极电压为正电电源电压VDD减去第五肖特基二极管D5的导通压降,即5-0.8V=4.2V。下拉路径第三PHEMT管Q3被关断,输出信号OUT被上拉至第四PHEMT管Q4的漏极电压4.2V,即此时输出为高电平。第五肖特基二极管D5的存在使第四PHEMT管Q4的栅极电压与漏极电压大致相等,避免了漏电。若电路中没有第五肖特基二极管D5,那么第四PHEMT管Q4的栅极电压低于漏极电压,从漏极到栅极将存在漏电,增大了电路的功耗。
本发明设计的输出缓冲电路,第一电阻R1在输入信号为-5V时发挥作用,从而开启第二PHEMT管Q2与第三PHEMT管Q3,将下拉路径打开。第二电阻R2在输入信号为-4.2V时发挥作用,开启第四PHEMT管Q4,将上拉路径打开。本发明在设计中适当增大第三PHEMT管Q3与第四PHEMT管Q4管的宽长比,增大其通过的电流,提供足够的负载驱动能力,相应的输出等效电阻减小,但同时也带来了寄生电容的增大。此外,由τ=RC(R为等效输出电阻,C为输出等效电容)可知,电阻R、电容C与延迟时间息息相关,在设计时将在它们之间进行折中,从而实现***性能的最优。
以上实施例仅为说明本发明的技术思想,不能以此限定本发明的保护范围,凡是按照本发明提出的技术思想,在技术方案基础上所做的任何改动,均落入本发明保护范围之内。
Claims (1)
1.一种基于GaAs工艺的输出缓冲电路,其特征在于:包括第一电阻、第二电阻、第一PHEMT管、第二PHEMT管、第三PHEMT管、第四PHEMT管、第一肖特基二极管、第二肖特基二极管、第三肖特基二极管、第四肖特基二极管以及第五肖特基二极管;
第一PHEMT管的栅极连接输入信号IN,其漏极连接第一肖特基二极管的负极,第一肖特基二极管的正极连接第二肖特基二极管的负极,第二肖特基二极管的正极连接第三肖特基二极管的负极,第三肖特基二极管的正极连接第四肖特基二极管的负极,第四肖特基二极管的正极经第一电阻连接正电电源VDD,第四肖特基二极管的正极还分别连接第二PHEMT管的栅极和第三PHEMT管的栅极,第一PHEMT管的源极接负电电源VSS;
第二PHEMT管的漏极连接第四PHEMT管的栅极,并通过第二电阻连接正电电源VDD,第二PHEMT管的源极接地GND;
第三PHEMT管的漏极分别连接第四PHEMT管的源极和输出信号OUT,第三PHEMT管的源极接地GND;
第四PHEMT管的漏极连接第五肖特基二极管的负极,第五肖特基二极管的正极连接正电电源VDD;
当输入信号IN为-5V时,第一PHEMT管的栅源电压低于第一PHEMT管的阈值电压,第一PHEMT管关断,第一电阻是限流电阻,正电电源VDD通过第一电阻进行降压,此时第一肖特基二极管、第二肖特基二极管、第三肖特基二极管及第四肖特基二极管不导通,第二PHEMT管的栅源电压大于第二PHEMT管的阈值电压,第三PHEMT管的栅源电压大于第三PHEMT管的阈值电压,使得第二PHEMT管与第三PHEMT管导通,第二PHEMT管的导通将第二PHEMT管漏极的电压下拉至0V,此时第四PHEMT管的栅源电压低于第四PHEMT管的阈值电压,即第四PHEMT管处于关断状态,此时上拉路径关断,第三PHEMT管的导通将输出信号OUT下拉至0V,即此时输出为低电平;
当输入信号IN为-4.2V时,第一PHEMT管的栅源电压高于第一PHEMT管的阈值电压,第一PHEMT管导通,第一肖特基二极管、第二肖特基二极管、第三肖特基二极管及第四肖特基二极管导通,每个二极管的导通电压为0.8V,此时第二PHEMT管的栅源电压低于第二PHEMT管的阈值电压,第三PHEMT管的栅源电压低于第三PHEMT管的阈值电压,第二PHEMT管与第三PHEMT管关断,正电电源VDD通过第二电阻,使得第四PHEMT管的栅源电压大于第四PHEMT管的阈值电压,第四PHEMT管导通,第四PHEMT管的漏极电压为正电电源VDD减去第五肖特基二极管的导通压降,即5-0.8V=4.2V,下拉路径第三PHEMT管被关断,输出信号OUT被上拉至第四PHEMT管的漏极电压4.2V,即此时输出为高电平;
增大第三PHEMT管与第四PHEMT管的宽长比,增大第三PHEMT管与第四PHEMT管通过的电流,相应的输出等效电阻减小,寄生电容增大。
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Application Number | Priority Date | Filing Date | Title |
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CN201911344970.2A CN111010164B (zh) | 2019-12-24 | 2019-12-24 | 一种基于GaAs工艺的输出缓冲电路 |
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CN111010164B true CN111010164B (zh) | 2023-08-25 |
Family
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Application Number | Title | Priority Date | Filing Date |
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CN201911344970.2A Active CN111010164B (zh) | 2019-12-24 | 2019-12-24 | 一种基于GaAs工艺的输出缓冲电路 |
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CN (1) | CN111010164B (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114567151B (zh) * | 2022-02-25 | 2023-09-29 | 中国电子科技集团公司第二十九研究所 | GaAs工艺驱动电路的改善方法、电路、开关、芯片 |
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CN101212179A (zh) * | 2006-12-25 | 2008-07-02 | 普诚科技股份有限公司 | 升压电路与电压电平移位器 |
CN102117644A (zh) * | 2009-12-30 | 2011-07-06 | 中国科学院微电子研究所 | 一种存储器读出电路 |
-
2019
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CN102117644A (zh) * | 2009-12-30 | 2011-07-06 | 中国科学院微电子研究所 | 一种存储器读出电路 |
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PB01 | Publication | ||
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