CN110993590A - 一种减小3d nand产品尺寸的封装结构及其制造方法 - Google Patents

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Abstract

一种减小3D NAND产品尺寸的封装结构及其制造方法，封装结构包括基板，基板的上表面设置有与其相连的产品单元，通过塑封料将基板的上表面以及产品单元进行封装，基板的下表面设置有若干个锡球；所述的产品单元包括分别与基板相连的第一3D NAND存储芯片组、第二3D NAND存储芯片组、电流控制器件和读写控制芯片；第一3D NAND存储芯片组和第二3D NAND存储芯片组均由多层3D NAND存储芯片呈阶梯状堆叠而成，电流控制器件和读写控制芯片布置在由第一3D NAND存储芯片组和第二3D NAND存储芯片组形成的空间内部。本发明能够节省空间，使NAND存储芯片能堆叠更多的层数，增加产品容量。

Description

一种减小3D NAND产品尺寸的封装结构及其制造方法
技术领域
本发明属于芯片封装领域，涉及一种减小3D NAND产品尺寸的封装结构及其制造方法。
背景技术
eMMC/eMCP：eMMC(Embedded Multi Media Card)是由MMC协会订立、主要针对手机或平板电脑等产品的内嵌式存储器标准规格；eMCP(Embedded Multi-Chip Package)是指嵌入式多制层封装芯片，由于NAND产品要求产品容量足够大，堆叠层数多，但是受单颗产品的尺寸大小以及空间的限制，使得有限空间无法满足多叠层体积的需求。
发明内容
本发明的目的在于针对上述现有技术中芯片封装结构无法提供多层芯片堆叠的足够空间，提供一种减小3D NAND产品尺寸的封装结构及其制造方法，满足多层芯片堆叠的空间需求。
为了实现上述目的，本发明有如下的技术方案：
一种减小3D NAND产品尺寸的封装结构，包括基板，所述基板的上表面设置有与其相连的若干个产品单元，通过塑封料将基板的上表面以及产品单元进行封装，所述基板的下表面设置有若干个锡球；所述的产品单元包括分别与基板相连的第一3D NAND存储芯片组、第二3D NAND存储芯片组、电流控制器件和读写控制芯片；所述的第一3D NAND存储芯片组和第二3D NAND存储芯片组均由多层3D NAND存储芯片呈阶梯状堆叠而成，通过键合线将组内的3D NAND存储芯片相互连接，且第一3D NAND存储芯片组和第二3D NAND存储芯片组之间由下至上相向堆叠；所述的电流控制器件和读写控制芯片布置在由第一3D NAND存储芯片组和第二3D NAND存储芯片组形成的空间内部。
作为本发明减小产品尺寸的封装结构的一种优选的实施例，所述的第一3D NAND存储芯片组和第二3D NAND存储芯片组将完成贴片后的多层3D NAND存储芯片通过胶膜进行粘接并烘烤固化；所述的键合线采用0.8mil线径的金线，通过压焊方式连接。
作为本发明减小产品尺寸的封装结构的一种优选的实施例，所述的电流控制器件包括电容、电阻和电感，通过电容、电阻和电感控制工作过程中的电流大小。
作为本发明减小产品尺寸的封装结构的一种优选的实施例，所述的第一3D NAND存储芯片组、第二3D NAND存储芯片组、电流控制器件以及读写控制芯片通过基板形成闭合电路，通过所述的读写控制芯片来控制3D NAND存储芯片的读写。
作为本发明减小产品尺寸的封装结构的一种优选的实施例，所述的第一3D NAND存储芯片组以及第二3D NAND存储芯片组上叠加DRAM芯片。上述本发明的封装结构应用于eMMC产品，当然也可以适用于eMMP产品，eMCP是在层叠NAND存储芯片的位置叠加DRAM芯片，电流控制器件和读写控制芯片的位置不变，不影响产品的叠放结构。
本发明还提出一种减小3D NAND产品尺寸的封装结构的制造方法，包括以下步骤：
1)在基板的上表面固定电流控制器件和读写控制芯片，并将设置好的电流控制器件和读写控制芯片与基板的上表面进行电连接；
2)分别在电流控制器件和读写控制芯片的两侧设置第一3D NAND存储芯片组和第二3D NAND存储芯片组，所述的第一3D NAND存储芯片组和第二3D NAND存储芯片组均由多层3D NAND存储芯片呈阶梯状堆叠而成，第一3D NAND存储芯片组和第二3D NAND存储芯片组之间由下至上相向堆叠，将堆叠好的多层3D NAND存储芯片粘接固定，使所述电流控制器件和读写控制芯片布置在由第一3D NAND存储芯片组和第二3D NAND存储芯片组形成的空间内部；
3)通过键合线将各组内的3D NAND存储芯片相互连接，同时通过键合线将首尾两个3D NAND存储芯片与基板的上表面进行电连接；
4)通过塑封料将基板的上表面以及第一3D NAND存储芯片组、第二3D NAND存储芯片组、键合线、电流控制器件和读写控制芯片进行封装；
5)在基板的下表面设置若干个锡球；
6)在基板上同时制作好若干个产品单元，切割得到3D NAND产品。
相较于现有技术，本发明减小3D NAND产品尺寸的封装结构具有如下的有益效果：采用由多层3D NAND存储芯片呈阶梯状堆叠而成的第一3D NAND存储芯片组和第二3D NAND存储芯片组，第一3D NAND存储芯片组和第二3D NAND存储芯片组之间由下至上相向堆叠，两个NAND存储芯片组之间形成三角悬空部分，电流控制器件和读写控制芯片布置在由第一3D NAND存储芯片组和第二3D NAND存储芯片组形成的空间内部，在产品尺寸规格要求越来越小的情况下，本发明实现了对产品空间的利用率达到最大。
相较于现有技术，本发明封装结构的制造方法操作过程简便，电流控制器件和读写控制芯片布置在由第一3D NAND存储芯片组和第二3D NAND存储芯片组形成的空间内部，能够有效的节省空间，NAND存储芯片能够堆叠更多的层数，增加产品的容量。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1本发明封装结构的基板上表面布置示意图；
图2本发明封装结构的整体示意图；
图3本发明封装结构的制造方法步骤示意图，图中下方数字表示步骤顺序。
附图中：1-基板；2-第一3D NAND存储芯片组；3-第二3D NAND存储芯片组；4-键合线；5-电流控制器件；6-读写控制芯片；7-锡球；8-塑封料。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。
基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提还可以进行若干简单的修改和润饰，所获得的所有其他实施例，都属于本发明保护的范围。
在本发明中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施方案中。在说明书中的各个位置展示该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员能显式地和隐式地理解的是，在本发明所描述的实施例可以与其它实施例相结合。
参见图1-2，本发明减小3D NAND产品尺寸的封装结构实施例，包括基板1，基板1上表面设置有与其相连的产品单元，通过塑封料8将基板1的上表面以及产品单元进行封装，基板1的下表面设置有若干个锡球7。产品单元包括分别与基板1相连的第一3D NAND存储芯片组2、第二3D NAND存储芯片组3、电流控制器件5和读写控制芯片6。
第一3D NAND存储芯片组2和第二3D NAND存储芯片组3均由多层3D NAND存储芯片呈阶梯状堆叠而成，第一3D NAND存储芯片组2和第二3D NAND存储芯片组3将完成贴片工序后的多层3D NAND存储芯片通过胶膜进行粘接并烘烤固化，键合线4采用0.8mil线径的金线，通过压焊方式连接。通过键合线4将组内的3D NAND存储芯片相互连接，同时通过键合线4将首尾两个3D NAND存储芯片与基板1的上表面进行电连接。
本发明实施例中的第一3D NAND存储芯片组2和第二3D NAND存储芯片组3之间由下至上相向堆叠，两个NAND存储芯片组之间形成三角悬空部分，电流控制器件5和读写控制芯片6布置在由第一3D NAND存储芯片组2和第二3D NAND存储芯片组3形成的空间内部。电流控制器件5包括电容、电阻和电感，第一3D NAND存储芯片组2、第二3D NAND存储芯片组3、电流控制器件5以及读写控制芯片6通过基板1形成闭合电路。通过电容、电阻和电感控制工作过程中的电流大小，通过读写控制芯片控制3D NAND存储芯片的读写。
以上实施例以eMMC产品为例进行说明，本发明的封装结构不仅可以应用于eMMC产品，当然也可以适用于eMMP产品，由于eMCP是在层叠NAND存储芯片的位置叠加DRAM芯片，电流控制器件和读写控制芯片的位置不变，并不影响产品的叠放结构。因此，第一3D NAND存储芯片组2以及第二3D NAND存储芯片组3上也可叠加DRAM芯片。
参见图3，本发明减小3D NAND产品尺寸的封装结构可以按如下制造方法实施：
1)在基板1的上表面固定电流控制器件5和读写控制芯片6，电流控制器件5和读写控制芯片6的安装顺序可以根据实际情况调整，图中示出的是先安装电流控制器件5的情形。并将设置好的电流控制器件5和读写控制芯片6与基板1的上表面进行电连接。
2)分别在电流控制器件5和读写控制芯片6的两侧分别先后设置第一3D NAND存储芯片组2和第二3D NAND存储芯片组3，第一3D NAND存储芯片组2和第二3D NAND存储芯片组3均由多层3D NAND存储芯片呈阶梯状堆叠而成，第一3D NAND存储芯片组2和第二3D NAND存储芯片组3之间由下至上相向堆叠，将堆叠好的多层3D NAND存储芯片粘接固定，使通过步骤1)安装好的电流控制器件5和读写控制芯片6布置在由第一3D NAND存储芯片组2和第二3D NAND存储芯片组3所形成的三角形空间内部。
3)通过键合线4将各组内的3D NAND存储芯片相互连接，同时通过键合线4将首尾两个3D NAND存储芯片与基板1的上表面进行电连接；至此，所述第一3D NAND存储芯片组2、第二3D NAND存储芯片组3、电流控制器件5以及读写控制芯片6通过基板1形成闭合电路，通过读写控制芯片6能够控制3D NAND存储芯片的读写。
4)通过塑封料8将基板1的上表面以及第一3D NAND存储芯片组2、第二3D NAND存储芯片组3、键合线4、电流控制器件5和读写控制芯片6进行封装，表面打印内容。
5)在基板1的下表面设置若干个锡球7。
6)在基板1上可以同时制作好若干个产品单元，然后切割得到3D NAND产品。
本发明的制造方法当中，在实施过程中有以下几个方面需要注意：
1、NAND存储芯片错开叠层时候，由于层数多且NAND存储芯片要进行减薄处理，而芯片的厚度薄，过程中容易造成芯片裂片，工艺制程的能力要求高。
2、受3D NAND产品的成品芯片尺寸要求，NAND存储芯片叠芯后的下悬空间很小，安装电流控制器件5和读写控制芯片6时可能会存在放不下的风险。
3、第一3D NAND存储芯片组2、第二3D NAND存储芯片组3形成的三角悬空部分，空间小，塑封过程塑封料如果不能完全填充会导致空洞分层风险。
本发明封装结构及其制造方法的突出特点在于，制造方法的操作过程简便，电流控制器件和读写控制芯片布置在由第一3D NAND存储芯片组和第二3D NAND存储芯片组形成的空间内部，能够有效的节省空间，NAND存储芯片能够堆叠更多的层数，增加产品的容量。在产品尺寸规格要求越来越小的情况下，本发明实现了对产品空间的利用率达到最大。
以上结合具体特征及其实施例对本发明进行了描述，显而易见的，在不脱离本发明的精神和范围的情况下，还可以对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域技术人员可以对本发明进行各种改动和变型，这些不脱离本发明的精神和范围的修改和变型也属于本发明权利要求及其等同技术的范围之内。

Claims (6)

1.一种减小3D NAND产品尺寸的封装结构，其特征在于：包括基板(1)，所述基板(1)的上表面设置有与其相连的若干个产品单元，通过塑封料(8)将基板(1)的上表面以及产品单元进行封装，所述基板(1)的下表面设置有若干个锡球(7)；所述的产品单元包括分别与基板(1)相连的第一3D NAND存储芯片组(2)、第二3D NAND存储芯片组(3)、电流控制器件(5)和读写控制芯片(6)；所述的第一3D NAND存储芯片组(2)和第二3D NAND存储芯片组(3)均由多层3D NAND存储芯片呈阶梯状堆叠而成，通过键合线(4)将组内的3D NAND存储芯片相互连接，且第一3D NAND存储芯片组(2)和第二3D NAND存储芯片组(3)之间由下至上相向堆叠；所述的电流控制器件(5)和读写控制芯片(6)布置在由第一3D NAND存储芯片组(2)和第二3D NAND存储芯片组(3)形成的空间内部。
2.根据权利要求1所述减小3D NAND产品尺寸的封装结构，其特征在于：第一3D NAND存储芯片组(2)和第二3D NAND存储芯片组(3)将完成贴片后的多层3D NAND存储芯片通过胶膜进行粘接并烘烤固化；键合线(4)采用0.8mil线径的金线，通过压焊方式连接。
3.根据权利要求1所述减小3D NAND产品尺寸的封装结构，其特征在于：所述的电流控制器件(5)包括电容、电阻和电感，通过电容、电阻和电感控制工作过程中的电流大小。
4.根据权利要求1所述减小3D NAND产品尺寸的封装结构，其特征在于：所述第一3DNAND存储芯片组(2)、第二3D NAND存储芯片组(3)、电流控制器件(5)以及读写控制芯片(6)通过基板(1)形成闭合电路，读写控制芯片(6)控制3D NAND存储芯片的读写。
5.根据权利要求1所述减小3D NAND产品尺寸的封装结构，其特征在于：所述的第一3DNAND存储芯片组(2)以及第二3D NAND存储芯片组(3)上叠加DRAM芯片。
6.一种减小3D NAND产品尺寸的封装结构的制造方法，其特征在于：
1)在基板(1)的上表面固定电流控制器件(5)和读写控制芯片(6)，并将设置好的电流控制器件(5)和读写控制芯片(6)与基板(1)的上表面进行电连接；
2)分别在电流控制器件(5)和读写控制芯片(6)的两侧设置第一3D NAND存储芯片组(2)和第二3D NAND存储芯片组(3)，所述的第一3D NAND存储芯片组(2)和第二3D NAND存储芯片组(3)均由多层3D NAND存储芯片呈阶梯状堆叠而成，第一3D NAND存储芯片组(2)和第二3D NAND存储芯片组(3)之间由下至上相向堆叠，将堆叠好的多层3D NAND存储芯片粘接固定，使所述电流控制器件(5)和读写控制芯片(6)布置在由第一3D NAND存储芯片组(2)和第二3D NAND存储芯片组(3)形成的空间内部；
3)通过键合线(4)将各组内的3D NAND存储芯片相互连接，同时通过键合线(4)将首尾两个3D NAND存储芯片与基板(1)的上表面进行电连接；
4)通过塑封料(8)将基板(1)的上表面以及第一3D NAND存储芯片组(2)、第二3D NAND存储芯片组(3)、键合线(4)、电流控制器件(5)和读写控制芯片(6)进行封装；
5)在基板(1)的下表面设置若干个锡球(7)；
6)在基板(1)上同时制作好若干个产品单元，切割得到3D NAND产品。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111639739A (zh) * 2020-06-05 2020-09-08 华天科技(南京)有限公司 一种eMMC规格的存储装置及其制备方法
CN112364598A (zh) * 2020-11-10 2021-02-12 西安紫光国芯半导体有限公司 三维芯片、三维芯片集成验证方法、验证装置、电子设备
CN117133727A (zh) * 2023-08-29 2023-11-28 江苏柒捌玖电子科技有限公司 一种三维堆叠封装结构及其封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102136467A (zh) * 2010-01-22 2011-07-27 三星电子株式会社 半导体装置的堆叠封装件
CN104795386A (zh) * 2014-01-16 2015-07-22 三星电子株式会社 包括阶梯式堆叠的芯片的半导体封装件
US20180277529A1 (en) * 2017-03-23 2018-09-27 Toshiba Memory Corporation Semiconductor package
US20180342481A1 (en) * 2017-05-25 2018-11-29 SK Hynix Inc. Semiconductor packages including stacked chips

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102136467A (zh) * 2010-01-22 2011-07-27 三星电子株式会社 半导体装置的堆叠封装件
CN104795386A (zh) * 2014-01-16 2015-07-22 三星电子株式会社 包括阶梯式堆叠的芯片的半导体封装件
US20180277529A1 (en) * 2017-03-23 2018-09-27 Toshiba Memory Corporation Semiconductor package
US20180342481A1 (en) * 2017-05-25 2018-11-29 SK Hynix Inc. Semiconductor packages including stacked chips

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111639739A (zh) * 2020-06-05 2020-09-08 华天科技(南京)有限公司 一种eMMC规格的存储装置及其制备方法
CN112364598A (zh) * 2020-11-10 2021-02-12 西安紫光国芯半导体有限公司 三维芯片、三维芯片集成验证方法、验证装置、电子设备
CN117133727A (zh) * 2023-08-29 2023-11-28 江苏柒捌玖电子科技有限公司 一种三维堆叠封装结构及其封装方法

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