CN110957215B - 平坦化工艺方法 - Google Patents
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Abstract
本发明公开了一种平坦化工艺方法，包括：提供半导体衬底，多个栅极结构、隔离层和层间介质层，栅极结构间隔形成于半导体衬底上方，隔离层形成于栅极结构上方，层间介质层覆盖半导体衬底，栅极结构和隔离层；除去部分层间介质层，以暴露部分隔离层；采用第一平坦化工艺研磨隔离层和层间介质层，直至暴露出栅极结构，第一平坦化工艺对层间介质层、隔离层和栅极结构的研磨速率分别为v1、v2和v3，v1＞v2＞v3；和采用第二平坦化工艺研磨剩余的隔离层、层间介质层和暴露出的栅极结构，直至所有的栅极结构的顶部平齐。采用较少的工艺步骤，达到了暴露栅极结构的目的，并且栅极结构高度损失较小。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种平坦化工艺方法。
背景技术
在半导体器件制造工艺中，通常会在材料层中形成凹槽，并向凹槽填充材料，后续需要去除多预留的部分材料。如在现有的工艺中，除去多预留的材料的方法有多种，如刻蚀工艺，研磨工艺等。但不同结构的去除工艺有所不同。
如在实际半导体器件的形成工艺中，常用到刻蚀工艺去除多预留的材料，实现栅极顶部平齐的效果。在刻蚀工艺下，刻蚀的步骤繁多，工艺繁杂，提高了工艺成本。同时，刻蚀的终点不容易控制，且容易出现过度刻蚀的情况，最终影响器件的性能。
因此，亟需一种能够缩减工艺步骤，节约工艺成本的工艺方法。
发明内容
本发明实施例公开了一种平坦化工艺方法，采用先暴露硬掩膜层，再利用两步研磨工艺的工艺流程，使最终栅极结构的顶部平齐。
本发明公开了一种平坦化工艺方法，包括：提供半导体衬底，多个栅极结构、隔离层和层间介质层，栅极结构间隔形成于半导体衬底上方，隔离层形成于栅极结构上方，层间介质层覆盖半导体衬底，栅极结构和隔离层；除去部分层间介质层，以暴露部分隔离层；采用第一平坦化工艺研磨隔离层和层间介质层，直至暴露出栅极结构，第一平坦化工艺对层间介质层、隔离层和栅极结构的研磨速率分别为v1、v2和v3，v1＞v2＞v3；和采用第二平坦化工艺研磨剩余的隔离层、层间介质层和暴露出的栅极结构，直至所有的栅极结构的顶部平齐。
根据本发明的一个方面，第一平坦化工艺的研磨液中包括酸性溶液和铈基粒子，或者包括带有正电荷的硅基粒子。
根据本发明的一个方面，2:1≤v1:v2≤6:1。
根据本发明的一个方面，第一平坦化工艺对层间介质层的研磨速率范围为
根据本发明的一个方面，5:1≤v2:v3≤15:1。
根据本发明的一个方面，第二平坦化工艺对层间介质层和对隔离层的研磨速率分别为f1、f2，f1＜f2。
根据本发明的一个方面，1:10≤f1:f2≤1:6。
根据本发明的一个方面，第二平坦化工艺对栅极结构的研磨速率为f3，0.8≤f2:f3≤1.2。
根据本发明的一个方面，还包括形成位于隔离层上方的硬掩膜层，层间介质层覆盖硬掩膜层。
根据本发明的一个方面，在除去部分层间介质层后，暴露隔离层前，还包括：除去部分层间介质层，以暴露硬掩膜层；和除去部分层间介质层和部分硬掩膜层，以暴露隔离层。
根据本发明的一个方面，除去部分层间介质层或除去部分硬掩膜层的工艺方法包括刻蚀工艺或预研磨工艺。
根据本发明的一个方面，预研磨工艺对层间介质层和硬掩膜层的研磨速率分别为w1、w2，20≤w1:w2≤80。
根据本发明的一个方面，预研磨工艺对层间介质层的研磨速率范围为
根据本发明的一个方面，第一平坦化工艺和第二平坦化工艺包括化学机械平坦化工艺。
与现有的技术方案相比，本发明的技术方案具备以下优点：
在本发明的技术方案中，除去部分层间介质层，以暴露部分隔离层；采用第一平坦化工艺研磨隔离层和层间介质层，直至暴露出栅极结构，第一平坦化工艺对层间介质层、隔离层和栅极结构的研磨速率分别为v1、v2和v3，v1＞v2＞v3；和采用第二平坦化工艺研磨剩余的隔离层、层间介质层和暴露出的栅极结构，直至所有的栅极结构的顶部平齐。除去层间介质层，然后利用两步研磨工艺即可使得栅极结构顶部平齐，这样的步骤简化了工艺步骤，节约了工艺成本。
进一步的，第一平坦化工艺的研磨液中包括酸性溶液和铈基粒子，或者包括带有正电荷的硅基粒子。研磨液中包括这些粒子，能够保证第一平坦化工艺对层间介质层和隔离层具有一定的研磨速率比，能较好地控制研磨过程和研磨终点，保护其下方的结构不被过度研磨损耗。
进一步的，第二平坦化工艺对层间介质层和隔离层的研磨速率分别为f1、f2，f1＜f2。第二平坦化工艺去除隔离层时，保证层间介质层被研磨的速率较小，保证最终栅极结构之间的各层间介质层的高度一致，尺寸规整。
附图说明
图1-图5是根据本发明的一个实施例的平坦化工艺过程的结构示意图。
具体实施方式
如前所述，现有的工艺中存在工艺步骤繁琐，工艺成本较高的问题。
经研究发现，造成上述问题的原因为：除去预留材料的工艺步骤包括刻蚀，平坦化和沉积工艺，工艺过程比较繁琐，且最终形成的栅极结构高度损失较大。
为了解决该问题，本发明提供了一种平坦化工艺方法，先除去部分层间介质层，暴露硬掩膜层，然后再经过两步研磨工艺，即可实现暴露栅极结构，简化了工艺条件，节约成本。
现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
请参考图1，提供半导体衬底100，并在半导体衬底100上形成栅极结构120。
半导体衬底100作为形成半导体器件的工艺基础。半导体衬底100的材料为以下所提到的材料中的至少一种：多晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)及绝缘体上锗化硅(SiGeOI)等。在本发明实施例中，半导体衬底100的材料为多晶硅。且半导体衬底100内还可以包含有其他结构，如：金属插塞、金属连接层、介电层等结构，或者还包含有这些结构组成的其他半导体器件，在这里并不做具体限制。
栅极结构120用于控制电路的导通与停止导通。栅极结构120可以是初步形成的伪栅结构，或者多晶硅栅极结构，或者是金属栅极结构，在这里并不做具体限制。在本发明实施例中，栅极结构120为多晶硅栅极结构，且形成多个分隔开的多晶硅栅极结构。
在本发明实施例中，还包括提供了隔离层130。隔离层130用于隔离栅极结构120和其他结构，且能够隔离相邻的栅极结构120。
隔离层130形成于栅极结构120的上方。具体的，在本发明实施例中，隔离层130的材料为SiN。
本发明实施例还包括提供硬掩膜层140。硬掩膜层140用于刻蚀形成特定的凹槽，所以后续需要去除。硬掩膜层140形成于隔离层130上方。
本发明实施例还包括提供层间介质层110。层间介质层110用于隔离不同层结构，达到绝缘的目的。层间介质层110形成于相邻的栅极结构120之间，且覆盖栅极结构120、隔离层130和硬掩膜层140，且同时覆盖半导体衬底100余下的表面。
在本发明实施例中，形成层间介质层110的工艺为流体化学气相沉积工艺(Flowable Chemical Vapor Deposition，FCVD)。FCVD工艺形成的层间介质层110结构更加致密。在本发明实施例中，层间介质层110的材料为SiO2。
请参考图2，除去部分层间介质层110，以暴露硬掩膜层140。
除去部分层间介质层110，即开始除去后续不需要的结构。具体的，在本发明实施例中，除去部分层间介质层110的工艺为预研磨工艺。预研磨工艺能够更好的控制研磨的终点，很好保护下方的结构不被过度研磨而损耗。
一般的，硬掩膜层140上方的层间介质层110厚度较大，因此预研磨工艺研磨层间介质层110和研磨硬掩膜层140的速率不相同。在本发明的实施例中，预研磨工艺对层间介质层110和硬掩膜层140的研磨速率分别为w1、w2，则20≤w1:w2≤80。具体的，在本发明的一个实施例中，w1:w2＝45。在本发明的再一个实施例中，w1:w2＝65。
在本发明的实施例中，预研磨工艺对层间介质层110的研磨速率范围为
(研磨速率范围为大于等于
小于等于
即范围包括端点数值，下文的范围表述与此处的意义相同)。具体的，在本发明实施例中，预研磨工艺对层间介质层110的研磨速率为
在本发明的另一个实施例中，预研磨工艺对层间介质层110的研磨速率为
在本发明的又一个实施例中，预研磨工艺对层间介质层110的研磨速率为
在本发明的再一个实施例中，预研磨工艺对层间介质层110的研磨速率为
需要说明的是，在本发明的其他实施例中，除去部分层间介质层110的工艺还可以是刻蚀工艺，在这里并不做具体限制，只要将位于硬掩膜层140上方的层间介质层110去除，进而满足暴露硬掩膜层140的条件即可。
请参考图3，除去部分硬掩膜层140，以暴露隔离层130。
由于栅极结构120顶部不平齐，栅极结构120上方暴露硬掩膜层140后，仍有部分栅极结构上方的硬掩膜层被层间介质层110覆盖。本发明实施例在暴露硬掩膜层140后，继续执行预研磨工艺研磨部分硬掩膜层140和部分层间介质层110，直至暴露隔离层130。由于隔离层130的厚度较小，因此在研磨除去硬掩膜层140时，需要将预研磨工艺停止在隔离层130上，避免过度研磨，破坏下方的结构。
需要说明的是，在本发明的其他实施例中，除去部分硬掩膜层140，暴露隔离层130的工艺还可以是刻蚀工艺，在这里并不做具体限制。
请参考图4，研磨隔离层130。
研磨隔离层130的工艺为第一平坦化工艺。由于研磨隔离层130时，会一起将层间介质层110去除，并且研磨需要停止在栅极结构120上，因此在本发明的实施例中，第一平坦化工艺对层间介质层110、隔离层130和栅极结构120的研磨速率分别为v1、v2和v3，v1＞v2＞v3。v1＞v2能够保证层间介质层110被尽快研磨，不影响对隔离层130的研磨。v2＞v3保证在暴露栅极结构120后，研磨速率降低，使研磨能够停止在栅极结构120上，避免因速率过大破坏栅极结构120，同时也避免对栅极结构120过度研磨，导致栅极结构120被过度损耗。明显的，在本发明的实施例中，第一平坦化工艺会停止在顶部最高的栅极结构120上。且在本发明实施例中，第一平坦化工艺包括化学机械平坦化工艺。
如前所述，层间介质层的材料为SiO2，隔离层的材料为SiN，栅极结构的材料为多晶硅，为了实现上述这一研磨速率关系，在本发明的实施例中，第一平坦化工艺的研磨液中包括酸性溶液和铈基(Ce-)粒子，或者包括带有正电荷的硅基粒子。具体的，在本发明实施例中，第一平坦化工艺的研磨液中包括酸性溶液和铈基(Ce-)粒子。这种研磨液的成分能够实现对层间介质层110和对隔离层130具有一定的研磨速率比。在本发明的实施例中，2:1≤v1:v2≤6:1。具体的，在本发明的一个实施例中，v1:v2＝4:1。
第一平坦化工艺研磨层间介质层110的速率范围为
具体的，在本发明实施例中，第一平坦化工艺研磨层间介质层110的速率为
在本发明的另一个实施例中，第一平坦化工艺研磨层间介质层110的速率为
在本发明的又一个实施例中，第一平坦化工艺研磨层间介质层110的速率为
在本发明的实施例中，5:1≤v2:v3≤15:1。具体的，在本发明实施例中，v2:v3＝8:1。明显的，研磨栅极结构120的速率比较小，能够很好保护栅极结构120。
需要说明的是，执行第一平坦化工艺前，部分栅极结构120上方还余下小部分硬掩膜层140未被预研磨工艺去除，因此第一平坦化工艺也会将余下的这部分硬掩膜层140去除。
请参考图5，研磨除去隔离层130，使余下栅极结构120的顶部平齐。
在实际的生产过程中，栅极结构120的顶部不平齐，但是顶部的高度差并不太大，所以在暴露顶部最高的栅极结构120时，部分栅极结构120顶部上方仍然残留部分隔离层130。或者由于隔离层130或者硬掩膜层140的厚度较小，部分栅极结构120顶部上方的隔离层140还没有暴露出来。所以需要除去这部分余下的隔离层130，最终使得各栅极结构120的高度一致。同时也要严格控制研磨工艺的速率，缓慢研磨，才能保证栅极结构120的结构不会被破坏。
由于研磨过程中，需要始终研磨到层间介质层110，所以第二平坦化工艺对剩余的层间介质层110、隔离层130和暴露出的栅极结构120的研磨速率分别为f1、f2和f3，f1＜f2。对层间介质层110的研磨速率较小，对层间介质层110精细研磨，使得整体研磨下降的速度很慢，最终能够保证位于栅极结构120之间的各层间介质层110的高度尺寸一致。在本发明实施例中，第二平坦化工艺包括第二化学机械平坦化工艺。
在本发明的实施例中，1:10≤f1:f2≤1:6。具体的，在本发明的一个实施例中，f1:f2＝1:8。
在本发明的实施例中，0.8≤f2:f3≤1.2。具体的，在本发明实施例中，f2:f3＝1。第二平坦化工艺对隔离层130和栅极结构120的研磨速率接近，保证了研磨过程更加精细和同步，也能够避免对栅极结构120过度研磨。
在本发明的实施例中，第二平坦化工艺对层间介质层110研磨速率的范围为
具体的，在本发明实施例中，第二平坦化工艺对层间介质层110的研磨速率为
在本发明的另一个实施例中，第二平坦化工艺对层间介质层110的研磨速率为
在本发明的又一个实施例中，第二平坦化工艺对层间介质层110的研磨速率为
在一种半导体器件的形成方法中，除去层间介质层110、硬掩膜层140和隔离层130，最终使得各金属栅极120顶部平齐的工艺包括以下过程：研磨层间隔离层110，暴露硬掩膜层140；然后回刻层间介质层110，刻蚀除去硬掩膜层140；沉积形成氧化层，保证研磨开始时，接触面相平齐，然后研磨氧化层，暴露隔离层130；刻蚀隔离层130，进而暴露栅极结构120；再次研磨层间介质层110，最终使得栅极结构120顶部平齐。但是此工艺过程繁琐，步骤较多，工艺成本较高，而且最终形成栅极结构120的高度损失较大，影响半导体器件的性能。
利用本发明的平坦化工艺，严格控制对不同材料的研磨速率比，节省了工艺步骤，节约了工艺成本。同时也较小损耗栅极结构120。
需要说明的是，附图中虽然示出了两种顶部高度不同的栅极结构，对于本发明的其他实施例中具有三种或三种以上顶部高度不同的栅极结构的情况，本发明实施例的平坦化工艺方法同样适用。即第一平坦化工艺首先将顶部最高的栅极结构暴露。然后第二平坦化工艺继续研磨余下的隔离层、层间介质层以及暴露的栅极结构，然后暴露具有第二顶部高度的栅极结构。依次执行第二平坦化工艺研磨，直至所有栅极结构的顶部平齐。
综上所述，本发明实施例公开了一种平坦化工艺，利用预研磨工艺，第一和第二平坦化工艺研磨不同结构，使得最终栅极结构顶部平齐，简化的工艺步骤，降低了工艺成本。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (14)
1.一种平坦化工艺方法，其特征在于，包括：
提供半导体衬底，多个栅极结构、隔离层和层间介质层，所述栅极结构间隔形成于所述半导体衬底上方，所述隔离层形成于所述栅极结构上方，所述层间介质层覆盖所述半导体衬底，所述栅极结构和所述隔离层；
除去部分所述层间介质层，以暴露部分所述隔离层；
采用第一平坦化工艺研磨所述隔离层和所述层间介质层，直至暴露出所述栅极结构，所述第一平坦化工艺对所述层间介质层、所述隔离层和所述栅极结构的研磨速率分别为v1、v2和v3，v1＞v2＞v3；和采用第二平坦化工艺研磨剩余的所述隔离层、所述层间介质层和暴露出的栅极结构，直至暴露出所有的所述栅极结构，且所有的所述栅极结构的顶部平齐。
2.根据权利要求1所述的平坦化工艺方法，其特征在于，所述第一平坦化工艺的研磨液中包括酸性溶液和铈基粒子，或者包括带有正电荷的硅基粒子。
3.根据权利要求2所述的平坦化工艺方法，其特征在于，2:1≤v1:v2≤6:1。
4.根据权利要求3所述的平坦化工艺方法，其特征在于，所述第一平坦化工艺对所述层间介质层的研磨速率范围为
5.根据权利要求1所述的平坦化工艺方法，其特征在于，5:1≤v2:v3≤15:1。
6.根据权利要求1所述的平坦化工艺方法，其特征在于，所述第二平坦化工艺对所述层间介质层和对所述隔离层的研磨速率分别为f1、f2，f1＜f2。
7.根据权利要求6所述的平坦化工艺方法，其特征在于，1:10≤f1:f2≤1:6。
8.根据权利要求6所述的平坦化工艺方法，其特征在于，所述第二平坦化工艺对所述栅极结构的研磨速率为f3，0.8≤f2:f3≤1.2。
9.根据权利要求1所述的平坦化工艺方法，其特征在于，还包括：形成位于所述隔离层上方的硬掩膜层，所述层间介质层覆盖所述硬掩膜层。
10.根据权利要求9所述的平坦化工艺方法，其特征在于，在除去部分所述层间介质层后，暴露所述隔离层前，还包括：
除去部分所述层间介质层，以暴露所述硬掩膜层；和
除去部分所述层间介质层和部分所述硬掩膜层，以暴露所述隔离层。
11.根据权利要求10所述的平坦化工艺方法，其特征在于，除去部分所述层间介质层或除去部分所述硬掩膜层的工艺方法包括刻蚀工艺或预研磨工艺。
12.根据权利要求11所述的平坦化工艺方法，其特征在于，所述预研磨工艺对所述层间介质层和所述硬掩膜层的研磨速率分别为w1、w2，20≤w1:w2≤80。
13.根据权利要求12所述的平坦化工艺方法，其特征在于，所述预研磨工艺对所述层间介质层的研磨速率范围为
14.根据权利要求1所述的平坦化工艺方法，其特征在于，所述第一平坦化工艺和所述第二平坦化工艺包括化学机械平坦化工艺。
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