CN110956915A - 栅极驱动单元电路、栅极驱动电路、显示装置和驱动方法 - Google Patents

Abstract

本公开提供一种栅极驱动单元电路、栅极驱动电路以及对栅极驱动单元电路进行驱动的方法。所述栅极驱动单元电路包括输入子电路和输出子电路。输入子电路连接至第一上拉节点、第二上拉节点和输入端，并且输入子电路在输入端输入的信号的控制下，将输入端输入的信号传输至第一上拉节点和第二上拉节点。输出子电路连接至第一上拉节点、第二上拉节点、第一控制端、第三控制端、第一输出端和第二输出端。输出子电路在第一上拉节点的电位的控制下将通过第一控制端输入的信号传输至第一输出端，并且在第二上拉节点的电位的控制下将通过第三控制端输入的信号传输至第二输出端。

Description

栅极驱动单元电路、栅极驱动电路、显示装置和驱动方法

技术领域

本公开涉及显示技术领域，尤其涉及一种栅极驱动单元电路、栅极驱动电路其驱动方法、以及包含该栅极驱动电路的显示装置。

背景技术

阵列基板栅极驱动（Gate Driver on Array，GOA）技术是直接将栅极驱动电路（也称作移位寄存器电路）制作在阵列基板上，来代替由外部晶片制作的驱动晶片的一种技术。应用GOA技术可简化制作过程、降低产品成本、提高显示面板的集成度、并使得面板更加薄型化。利用GOA技术集成在阵列基板上的电路也称为GOA电路。

随着显示器逐渐向高分辨、高刷新率发展，对于阵列基板上的薄膜晶体管（ThinFilm Transistor，TFT）的充电率要求越来越高。然而，为了保证阵列基板上的TFT具有足够的充电率，会造成与栅极驱动单元电路（也称作移位寄存器单元电路）内部的上拉节点相连的晶体管器件因电压过高导致特性漂移而产生显示不良，从而影响GOA电路的正常工作。

发明内容

针对现有技术中的上述技术问题，提出本公开构思。根据本公开构思的栅极驱动电路，在保证充电效率的同时，可避免与上拉节点相连的晶体管器件因电压过高导致特性漂移。

根据本公开的一个方面，提供一种栅极驱动单元电路，包括输入子电路和输出子电路，其中，输入子电路连接至第一上拉节点、第二上拉节点和输入端，输入子电路在输入端输入的信号的控制下，将输入端输入的信号传输至第一上拉节点和第二上拉节点。输出子电路连接至第一上拉节点、第二上拉节点、第一控制端、第三控制端、第一输出端和第二输出端。输出子电路在第一上拉节点的电位的控制下将通过第一控制端输入的信号传输至第一输出端，并且在第二上拉节点的电位的控制下将通过第三控制端输入的信号传输至第二输出端。

根据本公开实施例，所述栅极驱动单元电路还可以包括上拉节点控制子电路，其中，上拉节点控制子电路连接至第一上拉节点、第二上拉节点、下拉节点和第一电压端。上拉节点控制子电路可以在下拉节点的电位的控制下，将第一电压端输入的信号传输至第一上拉节点和第二上拉节点。

根据本公开实施例，所述栅极驱动单元电路还可以包括下拉节点控制子电路，其中，下拉节点控制子电路连接至第一上拉节点、下拉节点、第一电压端和第二控制端。下拉节点控制子电路可以在第二控制端输入的信号和第一上拉节点的电位的控制下，将第二控制端输入的信号或者第一电压端输入的信号传输至下拉节点。

根据本公开实施例，所述栅极驱动单元电路还可以包括下拉子电路，其中，下拉子电路连接至下拉节点、第一输出端、第二输出端和第一电压端。下拉子电路可以在下拉节点的控制下，将第一电压端输入的信号传输至第一输出端和第二输出端。

根据本公开实施例，所述的栅极驱动单元电路还可以包括复位子电路，其中，复位子电路连接至复位控制端、第一上拉节点、第二上拉节点、第一输出端、第二输出端和第一电压端。复位子电路可以在复位控制端输入的信号的控制下，将第一电压端输入的信号传输至第一上拉节点、第二上拉节点、第一输出端和第二输出端。

根据本公开实施例，输入子电路可以包括第一输入子电路和第二输入子电路，并且输出子电路可以包括第一输出子电路和第二输出子电路。第一输入子电路可以经第一上拉节点连接至第一输出子电路，并且第二输入子电路可以经第二上拉节点连接至第二输出子电路。第一输出子电路可以在第一上拉节点的电位的控制下，将第三控制端输入的信号传输至第二输出端，并且第二输出子电路可以在第二上拉节点的电位的控制下，将第一控制端输入的信号传输至第一输出端。

根据本公开实施例，第一控制端输入的信号和第三控制端输入的信号可以具有相同的周期和相位，并且第一控制端输入的信号的峰值电压可以是第三控制端输入的信号的峰值电压的两倍。

根据本公开实施例，上拉节点控制子电路可以包括第一上拉节点控制子电路和第二上拉节点控制子电路。第一上拉节点控制子电路可以在下拉节点的电位的控制下，将第一电压端输入的信号传输至第一上拉节点，并且第二上拉节点控制子电路可以在下拉节点的电位的控制下，将第一电压端输入的信号传输至第二上拉节点。

根据本公开实施例，下拉子电路可以包括第一下拉子电路和第二下拉子电路。第一下拉子电路可以在下拉节点的电位的控制下，将第一电压端输入的信号传输至第二输出端，并且第二下拉子电路可以在下拉节点的电位的控制下，将第一电压端输入的信号传输至第一输出端。

根据本公开实施例，复位子电路可以包括第一复位子电路和第二复位子电路。第一复位子电路可以在复位控制端输入的信号的控制下，将第一电压端输入的信号传输至第一上拉节点和第二输出端，并且第二复位子电路可以在复位控制端输入的信号的控制下，将第一电压端输入的信号传输至第二上拉节点和第一输出端。

根据本公开实施例，第一输入子电路可以包括第一晶体管，第二输入子电路可以包括第十四晶体管，第一输出子电路可以包括第十五晶体管和第一电容器，并且第二输出子电路可以包括第三晶体管和第二电容器。第一晶体管的栅极和第一极可以连接至输入端，并且第一晶体管的第二极可以连接至第一上拉节点。第十四晶体管的栅极和第一极可以连接至输入端，并且第十四晶体管的第二极可以连接至第二上拉节点。第十五晶体管的栅极可以连接至第一上拉节点，并且第十五晶体管的第一极可以连接至第三控制端。第一电容器的第一极连接可以至第一上拉节点，第十五晶体管的第二极和第一电容器的第二极可以共同连接至第二输出端。第三晶体管的栅极可以连接至第二上拉节点，并且第三晶体管的第一极可以连接至第一控制端.第二电容器的第一极可以连接至第二上拉节点，第三晶体管的第二极和第二电容器的第二极可以共同连接至第一输出端。

根据本公开实施例，第一上拉节点控制子电路可以包括第十晶体管，并且第二上拉节点控制子电路可以包括第十二晶体管。第十晶体管的栅极和第十二晶体管的栅极可以共同连接至下拉节点，并且第十晶体管的第一极和第十二晶体管的第一极可以共同连接至第一电压端。第十晶体管的第二极可以连接至第一上拉节点，并且第十二晶体管的第二极可以连接至第二上拉节点。

根据本公开实施例，第一下拉子电路可以包括第十一晶体管，并且第二下拉子电路包括第十六晶体管。第十一晶体管的栅极和第十六晶体管的栅极可以共同连接至下拉节点，并且第十一晶体管的第一极和第十六晶体管的第一极可以共同连接至第一电压端。第十一晶体管的第二极可以连接至第二输出端，并且第十六晶体管的第二极可以连接至第一输出端。

根据本公开实施例，第一复位子电路可以包括第二晶体管和第四晶体管，并且第二复位子电路包括第十三晶体管和第十七晶体管。第二晶体管的栅极、第四晶体管的栅极、第十三晶体管的栅极和第十七晶体管的栅极可以共同连接至复位控制端，并且第二晶体管的第一极、第四晶体管的第一极、第十三晶体管的第一极和第十七晶体管的第一极共可以同连接至第一电压端。第二晶体管的第二极可以连接至第一上拉节点，并且第四晶体管的第二极连接至第二输出端。第十三晶体管的第二极可以连接至第二上拉节点，并且第十七晶体管的第二极可以连接至第一输出端。

根据本公开实施例，下拉节点控制子电路可以包括第九晶体管、第五晶体管、第八晶体管和第六晶体管。第九晶体管的栅极和第一极可以连接至第二控制端，并且第九晶体管的第二极可以连接至第五晶体管的栅极。第五晶体管的第一极可以连接至第二控制端，并且第五晶体管的第二极可以连接至下拉节点。第八晶体管的栅极和第六晶体管的栅极可以共同连接至第一上拉节点，并且第八晶体管的第一极和第六晶体管的第一极可以共同连接至第一电压端。第八晶体管的第二极可以连接至第五晶体管的栅极，并且第六晶体管的第二极连接至下拉节点。

根据本公开的另一个方面，提供一种栅极驱动电路，包括多个级联的根据本公开的栅极驱动单元电路，其中，上一级栅极驱动单元电路的第二输出端连接至下一级栅极驱动单元电路的输入端。

根据本公开实施例，其中，每个栅极驱动单元电路还可以包括复位子电路，其中，复位子电路连接至复位控制端、第一上拉节点、第二上拉节点、第一输出端、第二输出端和第一电压端。复位子电路可以在复位控制端输入的信号的控制下，将第一电压端输入的信号传输至第一上拉节点、第二上拉节点、第一输出端和第二输出端。下一级栅极驱动单元电路的第一输出端可以连接至上一级栅极驱动单元电路的复位控制端。

根据本公开实施例，第一控制端输入的信号和第三控制端输入的信号可以具有相同的周期和相位，并且第一控制端输入的信号的峰值电压可以是第三控制端输入的信号的峰值电压的两倍。

根据本公开的另一个方面，提供一种显示装置，包括根据本公开的栅极驱动电路。

根据本公开的另一个方面，提供一种对根据本公开的栅极驱动单元电路进行驱动的方法，包括输入阶段、输出阶段、复位阶段和下拉保持阶段，其中，在输入阶段，施加至输入端的信号使得输入子电路将输入端输入的信号传输至第一上拉节点和第二上拉节点。

根据本公开实施例，在输出阶段，施加至第一控制端的信号可以使得输出子电路将第一控制端输入的信号传输至第一输出端，并且施加至第三控制端的信号可以使得输出子电路将第三控制端输入的信号传输至第二输出端。

根据本公开实施例，在输出阶段，第一上拉节点的电平可以为在输入阶段施加至输入端的信号与在输出阶段施加至第三控制端的信号之和，并且第二上拉节点的电平可以为在输入阶段施加至输入端的信号与在输出阶段施加至第一控制端的信号之和。

根据本公开实施例，第一控制端输入的信号和第三控制端输入的信号可以具有相同的周期和相位，并且第一控制端输入的信号的峰值电压可以是第三控制端输入的信号的峰值电压的两倍。

附图说明

通过以下结合附图的详细描述，将更加清楚地理解以上和其它方面、特征和其它优点，其中：

图1示出了相关技术中的栅极驱动单元电路的示意电路图；

图2示出了图1所示的栅极驱动单元电路的操作过程，以及各个端子和节点的波形示意图；

图3为根据本公开的实施例的栅极驱动单元电路的示意性框图；

图4为根据本公开的实施例的栅极驱动单元电路的示意性电路图；

图5示出了图4所示的栅极驱动单元电路的操作过程，以及各个端子和节点的波形示意图；以及

图6为根据本公开的实施例的栅极驱动电路的示意图。

具体实施方式

下文中，将参照附图详细描述本公开构思的示例性实施例。

然而，本公开构思可按照许多不同形式例示，并且不应理解为限于本文阐述的特定实施例。此外，提供这些实施例是为了使得本公开将是彻底和完整的，并且将把本公开构思的范围完全传递给本领域技术人员。

为了清楚起见，在附图中可夸大示出元件的形状和尺寸。并且相同的附图标记将用于始终指代相同或相似的元件。

除非另外限定，否则本文中使用的所有术语（包括技术和科学术语）具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些术语应该被解释为具有与它们在相关技术和/或本说明书的上下文中的含义一致的含义，而不应该按照理想化地或过于正式的含义来解释它们。

本公开实施例中所采用的晶体管可以为薄膜晶体管或场效应晶体管或其他类似器件。由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。此外，晶体管可以分为N型晶体管和P型晶体管。

图1示出了相关技术中的栅极驱动单元电路的示意电路图，图2示出了图1所示的栅极驱动单元电路的操作过程，以及各个端子和节点的波形示意图。

栅极驱动电路通常包括若干个栅极驱动单元电路。如图1所示，在通常的栅极驱动单元电路中，上拉节点PU处的电压构成了栅极驱动单元电路的最高电压。由于与上拉节点PU相连的电容器C1的自举效果（参见图2中的圆圈部分），上拉节点处的电压会达到50V至60V。此外，为了满足游戏类产品的需求，显示面板的分辨率和刷新率都有所提高，从而导致了阵列基板上每一行TFT的充电时间变短。因此，会通过提高VGH的电压（即，通过控制端CLKA输入的信号的高电压）的方式来提高通过输出端OUTPUT输出的信号的电压，以满足足够的充电率。因此，由于电容器C1的自举效果，上拉节点PU处的电压会达到70V至80V。这严重影响了其栅极与上拉节点PU相连的晶体管M6和M8，使其因电压过高而导致晶体管特性漂移。一段时间后，晶体管M6和M8不能在可控的范围内工作，会导致显示面板不能正常显示。

针对相关技术中的上述问题，提出本公开构思。根据本公开构思，在原有一个上拉节点的基础上增加了一个上拉节点，即，在根据本公开构思的栅极驱动单元电路中包括两个上拉节点，其中一个上拉节点用于输出能够满足足够的充电率的电位较高的输出信号，另一个上拉节点用于为与其相连的晶体管提供电位较低的控制信号。

图3为根据本公开的实施例的栅极驱动单元电路的示意性框图。

如图3所示，根据本公开的实施例的栅极驱动单元电路可以包括输入子电路和输出子电路。输入子电路连接至第一上拉节点PU1和第二上拉节点PU2，并且在输入端INPUT输入的信号的控制下，将输入端INPUT输入的信号传输至第一上拉节点PU1和第二上拉节点PU2。输出子电路连接至第一上拉节点PU1、第二上拉节点PU2、第一控制端CLKA、第三控制端CLKC、第一输出端OUTPUT1和第二输出端OUTPUT2，并且在第一上拉节点PU1的电位的控制下将通过第一控制端CLKA输入的信号传输至第一输出端OUTPUT1，并且在第二上拉节点PU2的电位的控制下将通过第三控制端CLKC输入的信号传输至第二输出端OUTPUT2。

如图3所示，栅极驱动单元电路还可以包括上拉节点控制子电路。上拉节点控制子电路连接至第一上拉节点PU1、第二上拉节点PU2、下拉节点PD和第一电压端VSS。上拉节点控制子电路在下拉节点PD的电位的控制下，将第一电压端VSS输入的信号传输至第一上拉节点PU1和第二上拉节点PU2。

如图3所示，栅极驱动单元电路还可以包括下拉节点控制子电路。下拉节点控制子电路连接至第一上拉节点PU1、下拉节点PD、第一电压端VSS和第二控制端CLKB。下拉节点控制子电路在第二控制端CLKB输入的信号和第一上拉节点PU1的电位的控制下，将第二控制端CLKB输入的信号或者第一电压端VSS输入的信号传输至下拉节点PD。

应当认识到，在根据本公开实施例的栅极驱动单元电路中，下列节点控制子电路仅连接到第一下拉节点PU1和第二下拉节点PU2中的一个，即，构成下拉节点控制子电路的各晶体管仅受到第一下拉节点PU1和第二下拉节点PU2中的一个的电位的控制。为了减小与上拉节点相连的晶体管因电压过高而导致晶体管特性漂移，可以将与晶体管的栅极相连的上拉节点的电位设置得较低，而将另一个与晶体管的栅极不相连的上拉节点的电位设置得较高，以提供足够的充电率。

在图3所示的实施例中，下拉节点控制子电路仅与第一上拉节点PU1连接，而不与第二上拉节点PU2连接，因此，可以将第一上拉节点PU1的电位设置得较低，以减小对构成下拉节点控制子电路的各晶体管的影响，并且可以将第二上拉节点PU2的电位设置得较高，以提供足够的充电率。

如图3所示，栅极驱动单元电路还可以包括下拉子电路。下拉子电路连接至下拉节点PD、第一输出端OUTPUT1、第二输出端OUTPUT2和第一电压端VSS。下拉子电路在下拉节点PD的控制下，将第一电压端VSS输入的信号传输至第一输出端OUTPUT1和第二输出端OUTPUT2。

如图3所示，栅极驱动单元电路还可以包括复位子电路。复位子电路连接至复位控制端RESET、第一上拉节点PU1、第二上拉节点PU2、第一输出端OUTPUT1、第二输出端OUTPUT2和第一电压端VSS。复位子电路在复位控制端RESET输入的信号的控制下，将第一电压端VSS输入的信号传输至第一上拉节点PU1、第二上拉节点PU2、第一输出端OUTPUT1和第二输出端OUTPUT2。

通常，在级联时，上一级栅极驱动单元电路的输出信号可以用作下一级栅极驱动单元电路的输入信号，下一级栅极驱动单元电路的输出信号可以用作上一级栅极驱动单元电路的复位信号。稍后将详细描述根据本公开实施例的栅极驱动单元电路的级联方式。

图4为根据本公开的实施例的栅极驱动单元电路的示意性电路图。

参见图3和图4，根据本公开实施例的栅极驱动单元电路的输入子电路可以包括第一输入子电路和第二输入子电路，并且输出子电路可以包括第一输出子电路和第二输出子电路。第一输入子电路可以经第一上拉节点PU1连接至第一输出子电路，并且第二输入子电路可以经第二上拉节点PU2连接至第二输出子电路。第一输出子电路可以在第一上拉节点PU1的电位的控制下，将第三控制端CLKC输入的信号传输至第二输出端OUTPUT2，并且第二输出子电路可以在第二上拉节点PU2的电位的控制下，将第一控制端CLKA输入的信号传输至第一输出端OUTPUT1。

如图4所示，第一输入子电路可以包括第一晶体管M1，第二输入子电路可以包括第十四晶体管M14，第一输出子电路可以包括第十五晶体管M15和第一电容器C1，并且第二输出子电路包括第三晶体管M3和第二电容器C2。第一晶体管M1的栅极和第一极连接至输入端INPUT，并且第一晶体管M1的第二极连接至第一上拉节点PU1。第十四晶体管M14的栅极和第一极连接至输入端INPUT，并且第十四晶体管M14的第二极连接至第二上拉节点PU2。第十五晶体管M15的栅极连接至第一上拉节点PU1，并且第十五晶体管M15的第一极连接至第三控制端CLKC。第一电容器C1的第一极连接至第一上拉节点PU1，并且第十五晶体管的第二极和第一电容器C1的第二极共同连接至第二输出端OUTPUT2。第三晶体管M3的栅极连接至第二上拉节点PU2，并且第三晶体管M3的第一极连接至第一控制端CLKA。第二电容器C2的第一极连接至第二上拉节点PU2，并且第三晶体管的第二极和第二电容器C2的第二极共同连接至第一输出端OUTPUT1。

图5示出了图4所示的栅极驱动单元电路的操作过程，以及各个端子和节点的波形示意图。

参见图5，根据本公开实施例，第一控制端CLKA输入的信号和第三控制端CLKC输入的信号具有相同的周期和相位，并且第一控制端CLKA输入的信号的峰值电压可以是第三控制端CLKC输入的信号的峰值电压的两倍。

在输入阶段（1），施加至输入端INPUT的信号使得输入子电路将输入端INPUT输入的信号传输至第一上拉节点PU1和第二上拉节点PU2。此时，第一上拉节点PU1和第二上拉节点PU2的电位可以是输入端INPUT输入的信号的电位。

在输出阶段（2），施加至第一控制端CLKA的信号使得输出子电路将第一控制端CLKA输入的信号传输至第一输出端OUTPUT1，并且施加至第三控制端CLKC的信号使得输出子电路将第三控制端CLKC输入的信号传输至第二输出端OUTPUT2。由于第二电容器C2的自举效果，使得第二上拉节点PU2的电位达到在输入阶段（1）从输入端INPUT输入的信号与在输出阶段（2）从第一控制端CLKA输入的信号之和，并且由于第一电容器C1的自举效果，使得第一上拉节点PU1的电位达到在输入阶段（1）从输入端INPUT输入的信号与在输出阶段（2）从第三控制端CLKC输入的信号之和。

根据本公开实施例，第一控制端CLKA输入的信号的峰值电压可以是第三控制端CLKC输入的信号的峰值电压的两倍，因此在输出阶段（2），第一上拉节点PU1的电位可以低于第二上拉节点PU2的电位，如图5所示。

应当认识到，将施加至第一控制端CLKA的信号设置得较大，是为了使得能够从第一输出端OUTPUT1输出足够满足充电率的信号。此外，将施加至第二控制端CLKC的信号设置得较小，能够使得第一上拉节点PU1的电位保持在相对较低的水平，从而减小与其连接的晶体管因电压过高而导致的晶体管特性漂移。

根据本公开实施例，施加至第一控制端CLKA的信号可以为第二电压VGH，施加至第三控制端CLKC的信号可以为第二电压VGH的一半，即，VGH/2。这样，通过第一输出端OUTPUT1输出的信号的电压可以为第二电压VGH，而通过第一输出端OUTPUT2输出的信号的电压可以为VGH/2。

在进行级联时，可以将上一级栅极驱动单元电路的第二输出端OUTPUT2连接至下一级栅极驱动单元电路的输入端INPUT，即，从输入端INPUT输入的信号的电压可以为VGH/2。在此情况下，第一上拉节点PU1的电位可以达到(VGH/2+VGH/2)=VGH，而第二上拉节点PU2的电位可以达到(VGH/2+VGH)=3VGH/2。根据本公开实施例，第二上拉节点PU2的高电位并不会对晶体管器件造成影响，这是因为第二上拉节点PU2不与任何一个晶体管的栅极相连。

另一方面，在进行级联时，可以将下一级栅极驱动单元的第一输出端OUTPUT1连接至上一级栅极驱动单元电路的复位控制端RESET。通过第一输出端OUTPUT1输出的信号的电压可以为第二电压VGH，因而从复位控制端RESET输入的信号的电压可以为第二电压VGH，参见图5。

回到图3和图4，根据本公开实施例的栅极驱动单元电路的上拉节点控制子电路可以包括第一上拉节点控制子电路和第二上拉节点控制子电路。第一上拉节点控制子电路可以在下拉节点PD的电位的控制下，将第一电压端VSS输入的信号传输至第一上拉节点PU1，并且第二上拉节点控制子电路可以在下拉节点PD的电位的控制下，将第一电压端VSS输入的信号传输至第二上拉节点PU2。

如图4所示，第一上拉节点控制子电路可以包括第十晶体管M10，并且第二上拉节点控制子电路可以包括第十二晶体管M12。第十晶体管M10的栅极和第十二晶体管M12的栅极可以共同连接至下拉节点PD，并且第十晶体管M10的第一极和第十二晶体管M12的第一极可以共同连接至第一电压端VSS。第十晶体管M10的第二极可以连接至第一上拉节点PU1，并且第十二晶体管M12的第二极可以连接至第二上拉节点PU2。

根据本公开实施例的栅极驱动单元电路的下拉子电路可以包括第一下拉子电路和第二下拉子电路。第一下拉子电路可以在下拉节点PD的电位的控制下，将第一电压端VSS输入的信号传输至第二输出端OUTPUT2，并且第二下拉子电路可以在下拉节点PD的电位的控制下，将第一电压端VSS输入的信号传输至第一输出端OUTPUT1。

如图4所示，第一下拉子电路可以包括第十一晶体管M11，并且第二下拉子电路包括第十六晶体管M16。第十一晶体管M11的栅极和第十六晶体管M16的栅极可以共同连接至下拉节点PD，并且第十一晶体管M11的第一极和第十六晶体管M16的第一极可以共同连接至第一电压端VSS。第十一晶体管M11的第二极可以连接至第二输出端OUTPUT2，并且第十六晶体管M16的第二极可以连接至第一输出端OUTPUT1。

根据本公开实施例的栅极驱动单元电路的复位子电路可以包括第一复位子电路和第二复位子电路。第一复位子电路可以在复位控制端RESET输入的信号的控制下，将第一电压端VSS输入的信号传输至第一上拉节点PU1和第二输出端OUTPUT2，并且第二复位子电路可以在复位控制端RESET输入的信号的控制下，将第一电压端VSS输入的信号传输至第二上拉节点PU2和第一输出端OUTPUT1。

如图4所示，第一复位子电路可以包括第二晶体管M2和第四晶体管M4，并且第二复位子电路包括第十三晶体管M13和第十七晶体管M17。第二晶体管M2的栅极、第四晶体管M4的栅极、第十三晶体管M13的栅极和第十七晶体管M17的栅极可以共同连接至复位控制端RESET，并且第二晶体管M2的第一极、第四晶体管M4的第一极、第十三晶体管M13的第一极和第十七晶体管M17的第一极可以共同连接至第一电压端VSS。第二晶体管M2的第二极可以连接至第一上拉节点PU1，第四晶体管M4的第二极可以连接至第二输出端OUTPUT2，第十三晶体管M13的第二极可以连接至第二上拉节点PU2，并且第十七晶体管M17的第二极可以连接至第一输出端OUTPUT1。

如图4所示，根据本公开实施例的栅极驱动单元电路的下拉节点控制子电路可以包括第九晶体管M9、第五晶体管M5、第八晶体管M8和第六晶体管M6。第九晶体管M9的栅极和第一极可以连接至第二控制端CLKB，并且第九晶体管M9的第二极可以连接至第五晶体管M5的栅极。第五晶体管M5的第一极可以连接至第二控制端CLKB，并且第五晶体管的第二极可以连接至下拉节点PD。第八晶体管M8的栅极和第六晶体管M6的栅极可以共同连接至第一上拉节点PU1，并且第八晶体管M8的第一极和第六晶体管M6的第一极可以共同连接至第一电压端VSS。第八晶体管M8的第二极可以连接至第五晶体管M5的栅极，并且第六晶体管M6的第二极可以连接至下拉节点PD。

图6为根据本公开的实施例的栅极驱动电路的示意图。

根据本公开实施例，提供一种包括多个级联的栅极驱动单元电路的栅极驱动电路，所述栅极驱动单元电路可以为根据本公开各实施例的栅极驱动单元电路。上一级栅极驱动单元电路的第二输出端OUTPUT2可以连接至下一级栅极驱动单元电路的输入端INPUT。此外，下一级栅极驱动单元电路的第一输出端OUTPUT1可以连接至上一级栅极驱动单元电路的复位控制端RESET。

如图6所示，在根据本公开的实施例的栅极驱动电路中，每个栅极驱动单元电路包括复位控制端RESET和输入端INPUT。除了第一级栅极驱动单元电路之外，每一级栅极驱动单元电路的输入端INPUT连接至相邻上一级栅极驱动单元电路的第二输出端OUTPUT2。除了最后一级栅极驱动单元电路之外，每一级栅极驱动单元电路的复位控制端RESET连接至相邻下一级栅极驱动单元电路的第一输出端OUTPUT1。此外，每一级栅极驱动单元电路的第一输出端OUTPUT1用于提供栅极驱动电路的输出信号OUTPUT。

根据本公开实施例，提供一种显示装置，包括根据本公开各实施例的栅极驱动电路。

根据本公开实施例，提供一种对栅极驱动单元电路进行驱动的方法，所述栅极驱动单元电路可以为根据本公开各实施例的栅极驱动单元电路，所述方法可以包括输入阶段、输出阶段、复位阶段和下拉保持阶段。在输入阶段，施加至输入端INPUT的信号使得输入子电路将输入端INPUT输入的信号传输至第一上拉节点PU1和第二上拉节点PU2。在输出阶段，施加至第一控制端CLKA的信号使得输出子电路将第一控制端CLKA输入的信号传输至第一输出端OUTPUT1，并且施加至第三控制端CLKC的信号使得输出子电路将第三控制端CLKC输入的信号传输至第二输出端OUTPUT2。

本公开实施例中所采用的晶体管可以为薄膜晶体管或场效应晶体管或其他类似器件。此外，晶体管可以为N型晶体管或P型晶体管。

根据本公开的栅极驱动电路可以应用于各种显示装置，例如，液晶显示器、大尺寸拼接屏以及包括基于非晶硅（a-Si）、氧化物、低温多晶硅（LTPS）、高温多晶硅（HTPS）等各种技术的显示屏的显示装置。

虽然已经示出并说明了根据本公开的各个实施例，但本领域普通技术人员应当理解的是，可以对这些示例性实施例在形式和细节方面做出各种改变而不背离由所附权利要求书限定的本公开构思的精神和范围。

Claims (23)

1. 一种栅极驱动单元电路，包括输入子电路和输出子电路，其中，

输入子电路连接至第一上拉节点、第二上拉节点和输入端，输入子电路在输入端输入的信号的控制下，将输入端输入的信号传输至第一上拉节点和第二上拉节点，并且

输出子电路连接至第一上拉节点、第二上拉节点、第一控制端、第三控制端、第一输出端和第二输出端，输出子电路在第一上拉节点的电位的控制下将通过第一控制端输入的信号传输至第一输出端，并且在第二上拉节点的电位的控制下将通过第三控制端输入的信号传输至第二输出端。

2.根据权利要求1所述的栅极驱动单元电路，还包括上拉节点控制子电路，其中，

上拉节点控制子电路连接至第一上拉节点、第二上拉节点、下拉节点和第一电压端，上拉节点控制子电路在下拉节点的电位的控制下，将第一电压端输入的信号传输至第一上拉节点和第二上拉节点。

3.根据权利要求1所述的栅极驱动单元电路，还包括下拉节点控制子电路，其中，

下拉节点控制子电路连接至第一上拉节点、下拉节点、第一电压端和第二控制端，下拉节点控制子电路在第二控制端输入的信号和第一上拉节点的电位的控制下，将第二控制端输入的信号或者第一电压端输入的信号传输至下拉节点。

4.根据权利要求1所述的栅极驱动单元电路，还包括下拉子电路，其中，

下拉子电路连接至下拉节点、第一输出端、第二输出端和第一电压端，下拉子电路在下拉节点的控制下，将第一电压端输入的信号传输至第一输出端和第二输出端。

5.根据权利要求1所述的栅极驱动单元电路，还包括复位子电路，其中，

复位子电路连接至复位控制端、第一上拉节点、第二上拉节点、第一输出端、第二输出端和第一电压端，复位子电路在复位控制端输入的信号的控制下，将第一电压端输入的信号传输至第一上拉节点、第二上拉节点、第一输出端和第二输出端。

6.根据权利要求1所述的栅极驱动单元电路，其中，

输入子电路包括第一输入子电路和第二输入子电路；

输出子电路包括第一输出子电路和第二输出子电路，

第一输入子电路经第一上拉节点连接至第一输出子电路，第二输入子电路经第二上拉节点连接至第二输出子电路，并且

第一输出子电路在第一上拉节点的电位的控制下，将第三控制端输入的信号传输至第二输出端，第二输出子电路在第二上拉节点的电位的控制下，将第一控制端输入的信号传输至第一输出端。

7.根据权利要求1所述的栅极驱动单元电路，其中，

第一控制端输入的信号和第三控制端输入的信号具有相同的周期和相位，并且第一控制端输入的信号的峰值电压是第三控制端输入的信号的峰值电压的两倍。

8.根据权利要求2所述的栅极驱动单元电路，其中，

上拉节点控制子电路包括第一上拉节点控制子电路和第二上拉节点控制子电路，

第一上拉节点控制子电路在下拉节点的电位的控制下，将第一电压端输入的信号传输至第一上拉节点，并且第二上拉节点控制子电路在下拉节点的电位的控制下，将第一电压端输入的信号传输至第二上拉节点。

9.根据权利要求4所述的栅极驱动单元电路，其中，

下拉子电路包括第一下拉子电路和第二下拉子电路，

第一下拉子电路在下拉节点的电位的控制下，将第一电压端输入的信号传输至第二输出端，并且第二下拉子电路在下拉节点的电位的控制下，将第一电压端输入的信号传输至第一输出端。

10.根据权利要求5所述的栅极驱动单元电路，其中，

复位子电路包括第一复位子电路和第二复位子电路，

第一复位子电路在复位控制端输入的信号的控制下，将第一电压端输入的信号传输至第一上拉节点和第二输出端，并且第二复位子电路在复位控制端输入的信号的控制下，将第一电压端输入的信号传输至第二上拉节点和第一输出端。

11.根据权利要求6所述的栅极驱动单元电路，其中，

第一输入子电路包括第一晶体管，第二输入子电路包括第十四晶体管，第一输出子电路包括第十五晶体管和第一电容器，第二输出子电路包括第三晶体管和第二电容器，

第一晶体管的栅极和第一极连接至输入端，第一晶体管的第二极连接至第一上拉节点，

第十四晶体管的栅极和第一极连接至输入端，第十四晶体管的第二极连接至第二上拉节点，

第十五晶体管的栅极连接至第一上拉节点，第十五晶体管的第一极连接至第三控制端，第一电容器的第一极连接至第一上拉节点，第十五晶体管的第二极和第一电容器的第二极共同连接至第二输出端，并且

第三晶体管的栅极连接至第二上拉节点，第三晶体管的第一极连接至第一控制端，第二电容器的第一极连接至第二上拉节点，第三晶体管的第二极和第二电容器的第二极共同连接至第一输出端。

12.根据权利要求8所述的栅极驱动单元电路，其中，

第一上拉节点控制子电路包括第十晶体管，第二上拉节点控制子电路包括第十二晶体管，

第十晶体管的栅极和第十二晶体管的栅极共同连接至下拉节点，第十晶体管的第一极和第十二晶体管的第一极共同连接至第一电压端，第十晶体管的第二极连接至第一上拉节点，并且第十二晶体管的第二极连接至第二上拉节点。

13.根据权利要求9所述的栅极驱动单元电路，其中，

第一下拉子电路包括第十一晶体管，第二下拉子电路包括第十六晶体管，

第十一晶体管的栅极和第十六晶体管的栅极共同连接至下拉节点，第十一晶体管的第一极和第十六晶体管的第一极共同连接至第一电压端，第十一晶体管的第二极连接至第二输出端，并且第十六晶体管的第二极连接至第一输出端。

14.根据权利要求10所述的栅极驱动单元电路，其中，

第一复位子电路包括第二晶体管和第四晶体管，第二复位子电路包括第十三晶体管和第十七晶体管，

第二晶体管的栅极、第四晶体管的栅极、第十三晶体管的栅极和第十七晶体管的栅极共同连接至复位控制端，

第二晶体管的第一极、第四晶体管的第一极、第十三晶体管的第一极和第十七晶体管的第一极共同连接至第一电压端，

第二晶体管的第二极连接至第一上拉节点，第四晶体管的第二极连接至第二输出端，第十三晶体管的第二极连接至第二上拉节点，并且第十七晶体管的第二极连接至第一输出端。

15.根据权利要求3所述的栅极驱动单元电路，其中，

下拉节点控制子电路包括第九晶体管、第五晶体管、第八晶体管和第六晶体管，

第九晶体管的栅极和第一极连接至第二控制端，第九晶体管的第二极连接至第五晶体管的栅极，

第五晶体管的第一极连接至第二控制端，第五晶体管的第二极连接至下拉节点，

第八晶体管的栅极和第六晶体管的栅极共同连接至第一上拉节点，第八晶体管的第一极和第六晶体管的第一极共同连接至第一电压端，第八晶体管的第二极连接至第五晶体管的栅极，并且第六晶体管的第二极连接至下拉节点。

16.一种栅极驱动电路，包括多个级联的根据权利要求1所述的栅极驱动单元电路，其中，上一级栅极驱动单元电路的第二输出端连接至下一级栅极驱动单元电路的输入端。

17. 根据权利要求16所述的栅极驱动电路，其中，每个栅极驱动单元电路还包括复位子电路，其中，

复位子电路连接至复位控制端、第一上拉节点、第二上拉节点、第一输出端、第二输出端和第一电压端，复位子电路在复位控制端输入的信号的控制下，将第一电压端输入的信号传输至第一上拉节点、第二上拉节点、第一输出端和第二输出端，并且

其中，下一级栅极驱动单元电路的第一输出端连接至上一级栅极驱动单元电路的复位控制端。

18.根据权利要求16所述的栅极驱动电路，其中，

第一控制端输入的信号和第三控制端输入的信号具有相同的周期和相位，并且第一控制端输入的信号的峰值电压是第三控制端输入的信号的峰值电压的两倍。

19.一种显示装置，包括根据权利要求16至18中任一项所述的栅极驱动电路。

20.一种对根据权利要求1所述的栅极驱动单元电路进行驱动的方法，包括输入阶段、输出阶段、复位阶段和下拉保持阶段，其中，

在输入阶段，施加至输入端的信号使得输入子电路将输入端输入的信号传输至第一上拉节点和第二上拉节点。

21.根据权利要求20所述的方法，其中，

在输出阶段，施加至第一控制端的信号使得输出子电路将第一控制端输入的信号传输至第一输出端，并且施加至第三控制端的信号使得输出子电路将第三控制端输入的信号传输至第二输出端。

22.根据权利要求21所述的方法，其中，

在输出阶段，第一上拉节点的电平为在输入阶段施加至输入端的信号与在输出阶段施加至第三控制端的信号之和，并且第二上拉节点的电平为在输入阶段施加至输入端的信号与在输出阶段施加至第一控制端的信号之和。

23.根据权利要求20所述的方法，其中，

第一控制端输入的信号和第三控制端输入的信号具有相同的周期和相位，并且第一控制端输入的信号的峰值电压是第三控制端输入的信号的峰值电压的两倍。

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